JP4966205B2 - 共有メモリコンピュータシステムにおける、所有されている複数のキャッシュブロックのライトバックの早期予測 - Google Patents
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Description
本発明の様々な側面が、これらの具体的な詳細から外れる他の例において実施され得ることが明かである。場合によっては、周知のデバイス、回路、および方法の記述は、本発明の記述を不必要な詳細な記述で不明瞭にしないために省略される。
対応するデータが他のCPUまたはキャッシュコヒーレントエージェントによって利用されることが予測される場合、システム100に対して、purgeMeビットは、1つのエントリに対して設定してよい。
本発明の様々な側面が、これらの具体的な詳細から外れる他の例において実施され得ることが明かである。場合によっては、周知のデバイス、回路、および方法の記述は、本発明の記述を不必要な詳細な記述で不明瞭にしないために省略される。
Claims (21)
- 第1プロセッサが、1つのキャッシュブロックを、前記第1プロセッサおよび第2プロセッサによって共有される共有キャッシュにリクエストする段階と、
リクエストされた前記キャッシュブロックが前記第2プロセッサによって所有されていたか否かを、前記共有キャッシュが判定する段階と、
リクエストされた前記キャッシュブロックが前記第2プロセッサによって共有されていたか否かを、システムが判定する段階と、
前記リクエストされた前記キャッシュブロックが前記第1プロセッサに移された後に、前記第1プロセッサが、前記リクエストされた前記キャッシュブロックを更新済みキャッシュブロックに更新する段階と、
前記リクエストされた前記キャッシュブロックが前記第1プロセッサに移される前に、前記リクエストされた前記キャッシュブロックが前記第2プロセッサによって所有も共有もされていなかったと判定したことに応じて、前記更新済みキャッシュブロックを他のストアデータと合体すべく、前記第1プロセッサが、前記更新済みキャッシュブロックを共有キャッシュへの書き込みをマージする、第1プロセッサに含まれる第1バッファ内で維持するように試みる段階と、
前記リクエストされた前記キャッシュブロックが前記第1プロセッサに移される前に、前記リクエストされた前記キャッシュブロックが前記第2プロセッサによって所有されていたと判定したことに応じて、前記リクエストされた前記キャッシュブロックを更新した後に、前記第1プロセッサが、前記更新済みキャッシュブロックを前記共有キャッシュに即座に書き込む段階と、
を備える、方法。 - 前記第1プロセッサに前記キャッシュブロックを移す段階は、前記第1プロセッサに第1信号を送る段階を備える、請求項1に記載の方法。
- 前記リクエストされた前記キャッシュブロックが前記第2プロセッサによって共有されていたか否かを、システムが判定する段階は、前記リクエストされた前記キャッシュブロックが前記第2プロセッサによって共有されていることを指示する共有信号を前記第1プロセッサが受け取る段階を備える、請求項1に記載の方法。
- 前記リクエストされた前記キャッシュブロックが前記第1プロセッサに移される前に、前記リクエストされた前記キャッシュブロックが前記第2プロセッサによって共有されていたことに応じて、前記第1プロセッサが前記リクエストされた前記キャッシュブロックを更新した後に、前記第1プロセッサが前記更新済みキャッシュブロックを前記共有キャッシュに即座に書き込む段階をさらに備える、請求項1に記載の方法。
- 前記リクエストされた前記キャッシュブロックが前記第2プロセッサによって所有されていたことに応じて、前記第2プロセッサに1つのエビクト信号が送られる、請求項1に記載の方法。
- 前記リクエストされた前記キャッシュブロックが前記第2プロセッサによって所有されていたことに応じて、前記リクエストされた前記キャッシュブロックを、前記第2プロセッサが当該第2プロセッサに含まれる第2バッファから引き出す段階をさらに備える、請求項5に記載の方法。
- 前記リクエストされた前記キャッシュブロックが前記第2プロセッサによって所有されていたことに応じて、前記第1プロセッサおよび前記第2プロセッサによって共有される前記共有キャッシュに、前記リクエストされたキャッシュブロックを書き込む段階をさらに備える、請求項6に記載の方法。
- 前記第1プロセッサが、前記更新済みキャッシュブロックをリクエストする段階と、
前記更新済みキャッシュブロックが前記共有キャッシュに即座に書きこまれた後に、前記第2プロセッサが、前記更新済みキャッシュブロックをリクエストしたか否かを判定する段階と、
前記更新済みキャッシュブロックを前記第1プロセッサに移す段階と、
をさらに備える、請求項7に記載の方法。 - 前記更新済みキャッシュブロックが前記共有キャッシュに送られた後に、前記第2プロセッサが、前記更新済みキャッシュブロックをリクエストしなかった場合に、第1信号が前記第1プロセッサに送られる、請求項8に記載の方法。
- 共有キャッシュへの書き込みをマージする第1バッファを含む第1プロセッサコアと、
前記共有キャッシュへの書き込みをマージする第2バッファを含む第2プロセッサコアと、
前記第1プロセッサコアおよび前記第2プロセッサコアに結合される共有キャッシュと、
を備え、
前記第1プロセッサコアは、前記共有キャッシュに関連付けられたデータのキャッシュブロックの所有権を要求し、前記データの前記キャッシュブロックの所有権を獲得し、前記データの前記キャッシュブロックを、更新済みキャッシュブロックに更新し、
前記第1プロセッサコアが前記データの前記キャッシュブロックの所有権をリクエストした場合に前記第2プロセッサコアが前記データの前記キャッシュブロックを所有も共有もしていなかったことに応じて、前記第1プロセッサコアは、さらに、前記第1バッファ内の他のストアデータと合体すべく、前記更新済みキャッシュブロックを前記第1バッファ内に維持することを試み、
前記第1プロセッサコアが前記データの前記キャッシュブロックの所有権をリクエストした場合に前記第2プロセッサコアが前記データの前記キャッシュブロックを所有していると判定したことに応じて、前記第1プロセッサコアは、さらに、前記第1バッファからの前記更新済みキャッシュブロックを前記共有キャッシュに即座に書き戻す、
装置。 - 前記第1プロセッサコアが、他のストアデータと合体すべく、前記更新済みキャッシュブロックを前記第1バッファ内に維持する試みの間に、続いて前記更新済みキャッシュブロックの所有権をリクエストした場合、
前記第2プロセッサコアが更新済みキャッシュブロックを共有しているか否かを判定することと、前記第2プロセッサコアが前記更新済みキャッシュブロックを共有すると判定したことに応じて、前記第1バッファからの前記更新済みキャッシュブロックを前記共有キャッシュに即座に書き込む、
請求項10に記載の装置。 - 前記第2バッファは、前記第2バッファ内のキャッシュブロックに対してパージビットを有し、前記第1プロセッサコアが前記データの前記キャッシュブロックの所有権を取得する前に前記第2プロセッサコアが前記データの前記キャッシュブロックを所有していたことに応じて前記第2プロセッサコアが前記パージビットをセットすることによって、前記データの前記キャッシュブロックが前記第2バッファから引き出される、請求項11に記載の装置。
- 前記第1バッファおよび前記第2バッファは、書き込みを共有キャッシュにマージできるプライベートキャッシュであり、前記共有キャッシュは、前記データのキャッシュブロックおよび前記更新済みキャッシュブロックの所有権を判定する、請求項11に記載の装置。
- 前記共有キャッシュが前記データの前記キャッシュブロックの所有権を判定することは、前記データの前記キャッシュブロックを、前記データの前記キャッシュブロックの所有権を指示するキャッシュコヒーレンシプロトコル状態に、前記共有キャッシュが維持する、請求項13に記載の装置。
- 複数のノードを備えるマルチプロセッサシステムであって、
前記複数のノードのそれぞれは、
少なくとも第1プロセッサおよび第2プロセッサ、
を備え、
前記第1プロセッサおよび前記第2プロセッサは、前記第1プロセッサおよび前記第2プロセッサに結合され、データのキャッシュブロックの所有権を判定する共有キャッシュを有し、
前記第1プロセッサは、前記第1プロセッサ内に配置され前記共有キャッシュへの書き込みをマージできる、第1バッファを有し、
前記第2プロセッサは、前記第2プロセッサ内に配置され前記共有キャッシュへの書き込みをマージできる、第2バッファを有し、
前記第1プロセッサは、前記キャッシュブロックをリクエストし、前記キャッシュブロックを獲得し、前記キャッシュブロックを更新済みキャッシュブロックに更新し、
前記第1プロセッサが前記キャッシュブロックを獲得する前に前記第2プロセッサが前記キャッシュブロックを所有も共有もしていなかったことに応じて、前記更新済みキャッシュブロックを他のストアデータと合体すべく、前記第1プロセッサが、前記更新済みキャッシュブロックを前記第1バッファ内で維持するように試み、
前記第1プロセッサが前記キャッシュブロックを獲得する前に前記第2プロセッサが前記キャッシュブロックを所有または共有をしていたことに応じて、前記第1プロセッサは、前記更新済みキャッシュブロックを前記共有キャッシュに即座に書き込む、マルチプロセッサシステム。 - 前記第1プロセッサおよび前記第2プロセッサの中の前記第1バッファおよび前記第2バッファは、前記第1バッファおよび前記第2バッファの中のすべてのキャッシュブロックに対して1つのビットを含む、請求項15に記載のマルチプロセッサシステム。
- 前記ビットが設定された場合、前記第1バッファおよび前記第2バッファの中の前記キャッシュブロックは引き出される、請求項16に記載のマルチプロセッサシステム。
- 前記第2プロセッサが前記キャッシュブロックを所有していたことに応じて前記第1プロセッサが前記キャッシュブロックを獲得することは、前記キャッシュブロックを前記第1プロセッサに移すことを含む、請求項15に記載のマルチプロセッサシステム。
- 前記第1プロセッサおよび前記第2プロセッサが前記キャッシュブロックを共有していたことに応じて、前記第1プロセッサは前記キャッシュブロックを獲得し、前記キャッシュブロックを更新済みキャッシュブロックに更新し、前記更新済みキャッシュブロックを即座に書き込む、請求項15に記載のマルチプロセッサシステム。
- 前記第1プロセッサおよび前記第2プロセッサが前記キャッシュブロックを共有していたことに応じて、前記第1プロセッサは前記キャッシュブロックを獲得することは、前記共有キャッシュが、共有キャッシュコヒーレンシ状態に維持されていることを指示する共有信号を前記第1プロセッサに送ることを含む、請求項19に記載のマルチプロセッサシステム。
- 入/出力デバイスと通信するポイントツーポイントインターフェースである第1インターフェースをさらに備える、請求項15に記載のマルチプロセッサシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/023,882 | 2004-12-27 | ||
US11/023,882 US7624236B2 (en) | 2004-12-27 | 2004-12-27 | Predictive early write-back of owned cache blocks in a shared memory computer system |
PCT/US2005/047589 WO2006072058A1 (en) | 2004-12-27 | 2005-12-27 | Predictive early write-back of owned cache blocks in a shared memory computer system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008525901A JP2008525901A (ja) | 2008-07-17 |
JP4966205B2 true JP4966205B2 (ja) | 2012-07-04 |
Family
ID=36177973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007548605A Expired - Fee Related JP4966205B2 (ja) | 2004-12-27 | 2005-12-27 | 共有メモリコンピュータシステムにおける、所有されている複数のキャッシュブロックのライトバックの早期予測 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7624236B2 (ja) |
JP (1) | JP4966205B2 (ja) |
CN (1) | CN101088076B (ja) |
TW (1) | TWI318737B (ja) |
WO (1) | WO2006072058A1 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2004
- 2004-12-27 US US11/023,882 patent/US7624236B2/en active Active
-
2005
- 2005-12-26 TW TW094146537A patent/TWI318737B/zh not_active IP Right Cessation
- 2005-12-27 JP JP2007548605A patent/JP4966205B2/ja not_active Expired - Fee Related
- 2005-12-27 CN CN2005800448943A patent/CN101088076B/zh not_active Expired - Fee Related
- 2005-12-27 WO PCT/US2005/047589 patent/WO2006072058A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JP2008525901A (ja) | 2008-07-17 |
US20060143406A1 (en) | 2006-06-29 |
US7624236B2 (en) | 2009-11-24 |
WO2006072058A1 (en) | 2006-07-06 |
CN101088076A (zh) | 2007-12-12 |
TWI318737B (en) | 2009-12-21 |
CN101088076B (zh) | 2011-06-08 |
TW200636482A (en) | 2006-10-16 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100929 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101006 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101028 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101105 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101125 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110920 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20111219 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20111227 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120119 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120126 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120217 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120313 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120330 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |