JPH10222423A

JPH10222423A - キャッシュメモリ制御方式

Info

Publication number: JPH10222423A
Application number: JP9024933A
Authority: JP
Inventors: Yoshihiro Iwata; 吉弘岩田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-02-07
Filing date: 1997-02-07
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】ライトバック方式のキャッシュメモリを有す
る共有メモリ型マルチプロセッサシステムにおいて、余
分なスヌープ処理をなくして高いシステム性能を実現す
るキャッシュメモリ制御方式を提供する。【解決手段】プロセッサ１００、２００は、無効状
態、共有状態、排他一致状態、および排他変更状態の４
状態を取る状態部１３２、２３２を備えるコピータグ１
３０、２３０を有している。キャッシュメモリ１１０、
２１０が排他変更状態に遷移したときは、コピータグ１
３０、２３０に通知することによってキャッシュメモリ
１１０、２１０の状態と一致させ、共有バス１０上の共
有メモリ３００へのリード要求をバス監視回路１７０、
２７０によって検出し、コピータグ１３０、２３０の検
査を行ってキャッシュメモリ１１０、２１０へのアクセ
スを減らし、排他変更状態のブロックにヒットしたとき
にだけ、変更信号線１１を出力して共有メモリ３００を
待機させ、キャッシュメモリ１１０、２１０に対してス
ヌープ処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
制御方式に関し、特に、キャッシュメモリを持つ複数の
プロセッサを有するマルチプロセッサシステム（ＭＰシ
ステム）におけるキャッシュメモリ制御方式に関する。

【０００２】

【従来の技術】通常、キャッシュメモリをそれぞれ備え
る複数のプロセッサが共有メモリをアクセスするＭＰシ
ステムでは、システム内のキャッシュメモリや共有メモ
リに記憶されたデータをも含む全てのデータの間で、一
貫性（コヒーレンシ）を保証しなければならない。この
一貫性を保証するとは、各プロセッサが共有メモリの特
定のアドレスに対応する最新のデータにアクセスできる
ことを保証するということである。例えば、特定のアド
レスのデータがあるプロセッサのキャッシュメモリに格
納されかつ変更された場合は、変更後のデータは、全て
のプロセッサにとってアクセス可能なでなければならな
い。

【０００３】従来、ＭＰシステムにおいて、一貫性を維
持するための１つの方法として、スヌープ方式があっ
た。スヌープ方式とは、共有バス上の一貫性に関連する
動作や要求を絶えず監視し、キャッシュメモリに対して
一貫性を維持するための処置（スヌープ）を行う制御方
式である。スヌープ方式には、共有バス上の全ての要求
に対応してキャッシュメモリをアクセスすると、その干
渉によってプロセッサの処理性能が低下するという欠点
があった。この欠点を解決するために種々の技術が提案
されている。

【０００４】例えば、特開平８−３０５１０号公報に開
示されているキャッシュ制御システムがある。このキャ
ッシュ制御システムでは、メモリバスに接続されたスヌ
ープ監視回路内に各プロセッサに対応して監視回路を設
け、その回路内に対応するプロセッサのキャッシュメモ
リの格納エントリ情報を格納する格納手段を設け、共有
メモリに対するライトアクセスがあったときに前記格納
手段を検索してライトアドレスに対応するエントリを格
納しているキャッシュメモリを検出し、そのキャッシュ
メモリのみに対して対応するエントリの無効化処理を行
う。これにより、各プロセッサのキャッシュメモリへの
スヌープの回数を減らしてプロセッサのスヌープ処理に
要する時間を減らし、プロセッサの処理性能を高めてい
る。

【０００５】

【発明が解決しようとする課題】第１の問題点は、上述
の特開平８−３０５１０号公報の技術では、ライトバッ
ク方式のキャッシュメモリに対しては、データの一貫性
を保証できないことである。

【０００６】その理由は、共有メモリへのライトアクセ
スに対してのみバス監視を行い、リードアクセスに対し
てはバス監視を行っていないからである。ライトバック
方式のキャッシュメモリの場合には、あるキャッシュメ
モリのデータがプロセッサのライトアクセスにより変更
されて、対応するアドレスの共有メモリのデータと一致
しない状態になりうる。この場合は、キャッシュメモリ
のデータが、最新のデータである。他のプロセッサがそ
のアドレスをリードして共有メモリのデータを読んでし
まうと、間違った古いデータを読むことになり、データ
の一貫性が保たれない。データの一貫性を維持するため
には、共有メモリへのリードアクセスをも監視して、別
のキャッシュメモリで変更されたデータを読もうとした
場合には、例えば共有メモリからではなく、変更された
キャッシュメモリから直接データを渡すようにするなど
という対応が可能でなければならない。

【０００７】第２の問題点は、上述の技術では、仮に、
共有メモリへのリードアクセスを監視したとしても、キ
ャッシュメモリのエントリ情報格納手段に格納されてい
るエントリを検出したならば、変更されているか否かに
拘らず各プロセッサのキャッシュメモリに対してスヌー
プを実行しなければならないが、変更されていないエン
トリへのリードアクセスに対するスヌープは無駄であ
り、共有メモリへのリードアクセス時間が無駄なスヌー
プ処理を待つために遅くなることである。

【０００８】その理由は、キャッシュメモリのエントリ
情報格納手段に、対応するキャッシュメモリが変更され
ているか否かの情報が、格納されないからである。前記
格納手段とキャッシュメモリとが直接通信する手段を持
たないことに、その原因がある。

【０００９】本発明の課題は、ライトバック方式のキャ
ッシュメモリを持つ複数のプロセッサを有するＭＰシス
テムにおいて、データの一貫性を保証するスヌープ方式
を実現するためのキャッシュメモリ制御方式を提供する
ことである。

【００１０】本発明の他の課題は、共有バスのアクセス
要求監視に対応して各プロセッサのキャッシュメモリへ
アクセスする条件を、アクセス要求されたブロックがそ
のキャッシュメモリに存在している場合だけに限定して
キャッシュメモリへの干渉を減らし、各プロセッサの処
理性能を高めるようにしたキャッシュメモリ制御方式を
提供することである。

【００１１】さらに本発明の他の課題は、共有メモリへ
のリードアクセスがプロセッサのキャッシュメモリへの
スヌープ処理を待つ条件を、リード要求されたブロック
がそのキャッシュメモリで変更されている場合だけに限
定してリードアクセス時間を短縮し、共有バスの性能を
高めるようにしたキャッシュメモリ制御方式を提供する
ことである。

【００１２】

【課題を解決するための手段】本発明によれば、共有メ
モリと、共有メモリのデータの写しを格納するキャッシ
ュメモリをそれぞれ備える複数のプロセッサと、前記共
有メモリと前記複数のプロセッサとを接続する共有バス
とを有するマルチプロセッサシステムにおけるキャッシ
ュメモリ制御方式において、前記共有バスは、リード要
求に対する応答データがプロセッサにより変更されてい
るか否かを通知する変更信号線と、リード要求に対する
応答データが複数のプロセッサで共有されるか否かを通
知する共有信号線とを備え、前記キャッシュメモリは、
ブロック毎に対応するアドレスの上位アドレスを格納す
るアドレス部と、無効状態、共有状態、排他一致状態、
および排他変更状態の４状態を格納する状態部と、対応
するアドレスのデータの写しを格納するデータ部とを含
み、ライトバック方式で制御されるものであり、前記複
数のプロセッサのそれぞれは、前記キャッシュメモリの
前記アドレス部と前記状態部の写しを格納するコピータ
グと、前記キャッシュメモリの任意のブロックの排他変
更状態への遷移およびそのブロック位置を前記コピータ
グに対して通知する手段と、前記共有バスに接続された
バス監視回路とを備え、前記バス監視回路は、前記共有
バス上のリード要求、ライト要求、および無効化要求を
検出し、前記コピータグを検査し、該コピータグの状態
に応じて変更信号および共有信号を出力し、自らのキャ
ッシュメモリの状態変更が必要な場合にはその指示を
し、さらに自らのキャッシュメモリのブロックが排他変
更状態にある場合にはスヌープの指示をするように動作
するものであることを特徴とするキャッシュメモリ制御
方式が得られる。

【００１３】本発明によればまた、前記キャッシュメモ
リ制御方式において、さらに、前記共有バスに接続され
た前記共有メモリに対してアクセス可能な入出力制御装
置を有するキャッシュメモリ制御方式が得られる。

【００１４】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態によるキャッシュメモリ制御方式について説
明する。

【００１５】図１は、本実施の形態によるキャッシュメ
モリ制御方式が適用されるＭＰシステムの構成を示すブ
ロック図である。図１を参照して、本キャッシュメモリ
制御方式は、プロセッサ１００、プロセッサ２００、共
有メモリ３００、および入出力制御装置４００が共有バ
ス１０に接続されたＭＰシステムである。

【００１６】プロセッサ１００は、ライトバック方式で
制御されるキャッシュメモリ１１０と、キャッシュメモ
リ１１０に入出力されるアドレス信号線、データ信号
線、制御信号線などを制御するキャッシュメモリ制御回
路１２０と、キャッシュメモリ１１０のアドレス部と状
態部の写しを格納するコピータグ１３０と、コピータグ
１３０に入出力されるアドレス信号線、データ信号線、
制御信号線などを制御するコピータグ制御回路１４０
と、演算処理やプログラムの実行制御を行う演算制御回
路１５０と、演算制御回路１５０と共有バス１０とのイ
ンターフェースを制御するバスインターフェース回路１
６０と、共有バス１０上のアクセス要求を検出しコピー
タグ制御回路１４０やバスインターフェース回路１６０
への指示を行うバス監視回路１７０とで構成される。キ
ャッシュメモリ１１０は、格納している各ブロックの上
位アドレスを記憶するアドレス部１１１と、各ブロック
の状態値を格納する状態部１１２と、各ブロックのデー
タを記憶するデータ部１１３とから構成される。ここで
いう上位アドレスとは、アドレスをビット列としてみた
場合に、ブロック内のバイト位置を指定するビット列お
よびキャッシュメモリ内のブロック位置を指定するビッ
ト列を除いた上位ビット列を指す。アドレス部１１１と
状態部１１２とを合わせて、タグ部と呼ぶ。コピータグ
１３０は、キャッシュメモリ１１０のタグ部の写しを格
納するものであり、キャッシュメモリ１１０のアドレス
部１１１の写しを格納するアドレス部１３１と、キャッ
シュメモリ１１０の状態部１１２の写しを格納する状態
部１３２とから構成される。キャッシュメモリ１１０の
状態部１１２とコピータグ１３０の状態部１３２とはそ
れぞれ、ブロックごとに４つの状態値を格納することが
できる。４つの状態値とは、無効状態、共有状態、排他
一致状態、および排他変更状態である。キャッシュメモ
リ制御回路１２０は、キャッシュメモリ１１０の任意の
ブロックの排他変更状態への遷移とそのブロック位置を
コピータグ１３０に通知する信号を信号線１２１を通し
て出力する。

【００１７】プロセッサ２００は、プロセッサ１００と
同様に構成されており、プロセッサ２００の構成要素も
それぞれプロセッサ１００の相当する構成要素と同様で
ある。即ち、プロセッサ２００は、アドレス部２１１、
状態部２１２、およびデータ部２１３を備えるキャッシ
ュメモリ２１０と、キャッシュメモリ制御回路２２０
と、アドレス部２３１および状態部２３２を備えるコピ
ータグ２３０と、コピータグ制御回路２４０と、演算制
御回路２５０と、バスインターフェース回路２６０と、
バス監視回路２７０とで構成される。

【００１８】共有メモリ３００は、共有バス１０に接続
され、プロセッサ１００、プロセッサ２００、および入
出力制御装置４００から共有バス１０上に要求されたメ
モリリードアクセスやメモリライトアクセスに対して応
答可能な記憶装置である。

【００１９】入出力制御装置４００は、特定の入出力装
置、例えば磁気ディスク装置（図示せず）とのインター
フェースを持ち、共有バス１０を介して共有メモリ３０
０にリード／ライト可能な装置である。

【００２０】共有バス１０は、接続された各装置が相互
にアクセス可能なためのアドレス信号線、データ信号
線、その他リードライトコマンド信号線、バス調停信号
線、タイミング信号線などの制御信号線を含むバスであ
る。共有バス１０は、特に、リード要求に対する応答デ
ータがプロセッサにより変更されているか否かを通知す
る変更信号線１１と、リード要求に対する応答データが
複数のプロセッサで共有されるか否かを通知する共有信
号線１２とを含む。

【００２１】次に、キャッシュメモリ１１０、２１０の
状態部１１２、２１２、ならびにコピータグ１３０、２
３０の状態部１３２、２３２が格納することのできる４
つの状態値のそれぞれを、順番に説明する。無効状態
は、そのブロックのアドレス部とデータ部とが有効でな
いこと、即ち、そのブロックが共有メモリの写しを持っ
ていないことを表す。共有状態は、そのブロックが共有
メモリの写しを持っており、複数のキャッシュメモリに
写しが存在しうるが、共有メモリのデータと内容とが一
致していることを表す。排他一致状態は、そのブロック
が共有メモリの写しを持っており、１つのキャッシュメ
モリにしか写しが存在せず、共有メモリのデータと内容
とが一致していることを表す。排他変更状態は、そのブ
ロックが共有メモリの写しを持っており１、つのキャッ
シュメモリにしか写しが存在せず、共有メモリのデータ
と内容とが一致していないこと、即ち、変更されている
ことを表す。データの一貫性を維持するためには、全て
のキャッシュメモリ内に、これらの状態値が矛盾なく格
納されなければならない。

【００２２】以上説明したように、本発明によるキャッ
シュメモリ制御方式において、キャッシュメモリは、ブ
ロック毎に無効状態、共有状態、排他一致状態、および
排他変更状態の４状態を格納できる状態部を有してい
る。このため、そのブロックが、「共有メモリの写しを
持っていない」か、「共有メモリの写しを持っており複
数のキャッシュメモリに写しが存在しうるが共有メモリ
のデータと一致している」か、「共有メモリの写しを持
っており１つのキャッシュメモリにしか存在せず共有メ
モリのデータと一致している」か、あるいは「共有メモ
リの写しを持っており１つのキャッシュメモリにしか存
在せず共有メモリのデータと一致していない」かの判断
が即座に可能であり、データの一貫性維持のために必要
十分な情報を保持している。

【００２３】また、各プロセッサ内に、共有バス上のリ
ード要求、ライト要求、無効化要求を検出するバス監視
回路と、キャッシュメモリのアドレス部と状態部の写し
を格納するコピータグとを有している。このため、共有
バス上のアクセス要求を検出し、共有メモリとキャッシ
ュメモリのデータの一貫性を保つための手段を適宜に講
じることができる。また、検出した要求アドレスのキャ
ッシュメモリ内での状態をキャッシュメモリにアクセス
することなく、コピータグによって検査することができ
るため、直接キャッシュメモリを検査するのとは異な
り、プロセッサの処理性能が下がることがない。

【００２４】さらに、リード要求に対する応答データが
プロセッサにより変更されているか否かを通知する変更
信号線を有しているため、共有メモリが応答すべきか否
かを一定の短時間で判定でき、共有バス上のアクセス性
能を高めることができる。

【００２５】また、リード要求に対する応答データが複
数のプロセッサで共有されるか否かを通知する共有信号
線を有しているため、リード要求の応答データの状態値
を、リード要求したプロセッサが認識することができ、
応答データの一貫性を維持できる。

【００２６】さらに、各プロセッサのキャッシュメモリ
の任意のブロックの排他変更状態への遷移とそのブロッ
ク位置をコピータグに通知する手段を有しているため、
プロセッサのライトアクセスにより変更されたブロック
をコピータグに反映することができ、コピータグの状態
をキャッシュメモリの状態と常に同一に保つことができ
る。

【００２７】また、各プロセッサ内のバス監視回路は、
共有バスのアクセス要求を検出したときにコピータグの
状態に応じて、自分のキャッシュメモリの状態変更が必
要な場合はその指示をし、自分のキャッシュメモリのブ
ロックが排他変更状態にある場合だけスヌープの指示を
するように動作する。このため、キャッシュメモリの状
態変更やスヌープなどのバス要求に起因する干渉の回数
を、必要最小限にすることができ、各プロセッサの処理
性能を最高度にすることができる。

【００２８】

【実施例】図２は、図１におけるキャッシュメモリ１１
０、コピータグ１３０、キャッシュメモリ２１０、およ
びコピータグ２３０の内部を模式的に表現した図であ
る。以下、図１および図２を参照して、本発明によるキ
ャッシュメモリ制御方式の実施例としての各種動作を説
明する。

【００２９】［実施例１］第１に、プロセッサ１００の
演算制御回路１５０が共有メモリ３００のアドレスＡ番
地に対してリードアクセスを行う場合を考える。

【００３０】このとき、演算制御回路１５０は、まず、
キャッシュメモリ制御回路１２０に対してキャッシュメ
モリ１１０のアドレスＡ番地に対応するブロック１１０
Ａの読み出し検査を指示する。キャッシュメモリ制御回
路１２０は、キャッシュメモリ１１０のブロック１１０
Ａのアドレス部１１１Ａの値と状態部１１２Ａの値を読
み出して検査する。

【００３１】アドレス部１１１Ａの値がアドレスＡの上
位アドレス（ＡＨ）と一致し、状態部１１２Ａの値が無
効状態以外ならば、キャッシュヒットとなり、ブロック
１１０Ａのデータ部１１３Ａに格納されているデータ
が、キャッシュメモリ制御回路１２０によって演算制御
回路１５０に渡され、リードアクセスは終了する。

【００３２】アドレス部１１１Ａの値が上位アドレスＡ
Ｈと一致しないか、または状態部１１２Ａの値が無効状
態ならば、キャッシュリードミスとなる。キャッシュメ
モリ制御回路１２０からキャッシュリードミスを通知さ
れると、演算制御回路１５０は、バスインターフェース
回路１６０に対してアドレスＡの共有リード要求を指示
する。共有リード要求とは、共有バス１０上のコマンド
であり、応答データが複数のキャッシュメモリで共有さ
れてもよいリード要求を表す。バスインターフェース回
路１６０は、共有バス１０の使用権を要求し、それを獲
得すると、アドレスＡに対する共有リード要求を共有バ
ス１０上に出力する。このとき、プロセッサ１００のバ
ス監視回路１７０とプロセッサ２００のバス監視回路２
７０は、アドレスＡに対する共有リード要求を検出す
る。

【００３３】バス監視回路１７０は、自分のバスインタ
ーフェース回路１６０の共有リード要求であることを認
識し、何もしない。これは、コピータグ１３０がアドレ
スＡに対応する有効なブロックを持っていないことが明
白だからである。

【００３４】バス監視回路２７０は、自分のバスインタ
ーフェース回路２６０以外の共有リード要求であること
を認識し、コピータグ制御回路２４０に対してコピータ
グ２３０のアドレスＡに対応するブロック２３０Ａの読
み出し検査を指示する。コピータグ制御回路２４０は、
コピータグ２３０のブロック２３０Ａのアドレス部２３
１Ａの値と状態部２３２Ａの値を読み出し検査する。こ
のとき、以下の４つのケースがあり得る。

【００３５】（ケース１）：アドレス部２３１Ａの値が
上位アドレスＡＨと一致しないか、または状態部２３２
Ａの値が無効状態の場合（コピータグミス）は、バス監
視回路２７０は、変更信号線１１への変更信号と共有信
号線１２への共有信号とを出力しない。変更信号が出力
されないため、アドレスＡに対する共有リード要求の応
答は、共有メモリ３００の責任となる。共有信号が出力
されないため、プロセッサ１００は、応答データの状態
値を排他一致状態と認識する。バス監視回路２７０はこ
れ以上何の動作もしないので、プロセッサ２００内の他
の回路は、何の干渉も受けずに動作することができる。
共有メモリ３００は、アドレスＡに記憶されていたブロ
ックデータＤを、共有バス１０上に出力する。

【００３６】（ケース２）：アドレス部２３１Ａの値が
上位アドレスＡＨと一致し、状態部２３２Ａの値が共有
状態の場合は、バス監視回路２７０は、変更信号線１１
を出力せず、共有信号線１２を有効に出力する。変更信
号線１１が出力されないため、アドレスＡに対する共有
リード要求の応答は、共有メモリ３００の責任となる。
共有信号線１２が有効なため、プロセッサ１００は、応
答データの状態値を共有状態と認識する。バス監視回路
２７０はこれ以上何の動作もしないので、プロセッサ２
００内の他の回路は、何の干渉も受けずに動作すること
ができる。共有メモリ３００は、アドレスＡ番地に記憶
されていたブロックデータＤを共有バス１０上に出力す
る。

【００３７】（ケース３）：アドレス部２３１Ａの値が
上位アドレスＡＨと一致し、状態部２３２Ａの値が排他
一致状態の場合は、バス監視回路２７０は、変更信号線
１１を出力せず、共有信号線１２を有効に出力する。変
更信号線１１が出力されないため、アドレスＡに対する
共有リード要求の応答は、共有メモリ３００の責任とな
る。共有信号線１２が有効なため、プロセッサ１００
は、応答データの状態値を共有状態と認識する。バス監
視回路２７０は、バスインターフェース回路２６０に対
してキャッシュメモリ２１０のブロック２１０Ａの共有
状態への変更を指示し、コピータグ制御回路２４０に対
してコピータグ２３０のブロック２３０Ａの共有状態へ
の変更を指示する。ブロック２１０Ａの共有状態への変
更の指示は、バスインターフェース回路２６０から演算
制御回路２５０を通してキャッシュメモリ制御回路２２
０に通知される。キャッシュメモリ制御回路２２０は、
キャッシュメモリ２１０のブロック２１０Ａの状態部２
１２Ａの値を共有状態に変更する。コピータグ制御回路
２４０は、コピータグ２３０のブロック２３０Ａの状態
部２３２Ａの値を共有状態に変更する。共有メモリ３０
０は、アドレスＡに記憶されていたブロックデータＤを
共有バス１０上に出力する。

【００３８】（ケース４）：アドレス部２３１Ａの値が
上位アドレスＡＨと一致し、状態部２３２Ａの値が排他
変更状態の場合は、バス監視回路２７０は、変更信号線
１１と共有信号線１２とをともに有効に出力する。変更
信号線１１が有効なため、アドレスＡに対する共有リー
ド要求の応答はプロセッサ２００の責任となり、共有メ
モリ３００は、待機状態となる。共有信号線１２が有効
なため、プロセッサ１００は、応答データの状態値を共
有状態と認識する。バス監視回路２７０は、バスインタ
ーフェース回路２６０に対してキャッシュメモリ２１０
のブロック２１０Ａのデータの読み出しと共有状態への
変更を含むスヌープ要求を指示すると共に、コピータグ
制御回路２４０に対してコピータグ２３０のブロック２
３０Ａの共有状態への変更を指示する。バスインターフ
ェース回路２６０は、ブロック２１０Ａのスヌープを演
算制御回路２５０に通知する。演算制御回路２５０は、
ブロック２１０Ａのスヌープをキャッシュメモリ制御回
路２２０に指示する。キャッシュメモリ制御回路２２０
は、キャッシュメモリ２１０のブロック２１０Ａのデー
タ部２１３ＡからブロックデータＤを読み出して演算制
御回路２５０に渡すと共に、ブロック２１０Ａの状態部
２１２Ａを共有状態に変更する。演算制御回路２５０
は、ブロックデータＤをバスインターフェース回路２６
０に渡す。バスインターフェース回路２６０は、アドレ
スＡに対する共有リード要求の応答としてブロックデー
タＤを共有バス１０上に出力する。共有メモリ３００
は、共有バス上に出力されたブロックデータＤをアドレ
スＡに格納し、これによって、キャッシュメモリ２１０
のブロック２１０Ａの内容は、共有メモリ３００の内容
と一致したことになる。コピータグ制御回路２４０は、
コピータグ２３０のブロック２３０Ａの状態部２３２Ａ
の値を共有状態に変更し、これによって、キャッシュメ
モリ２１０のブロック２１０Ａの状態とコピータグ２３
０のブロック２３０Ａの状態とは一致する。

【００３９】ケース１〜４全ての場合に、この時点で、
共有バス１０上にアドレスＡに対する共有リード要求の
応答データＤが出力されており、プロセッサ１００、即
ち、バスインターフェース回路１６０とバス監視回路１
７０とは、応答データＤの状態値を認識している。

【００４０】共有バス１０からブロックデータＤを受け
取ると、バスインターフェース回路１６０は、ブロック
データＤとその状態値を演算制御回路１５０に渡す。演
算制御回路１５０は、ブロックデータＤ中のリードデー
タを読み込むと共に、キャッシュメモリ制御回路１２０
に対してキャッシュメモリ１１０のブロック１１０Ａに
ブロックデータＤとその状態値を格納することを指示す
る。キャッシュメモリ制御回路１２０は、キャッシュメ
モリ１１０のブロック１１０Ａのアドレス部１１１Ａに
上位アドレスＡＨを格納し、状態部１１２Ａに受け取っ
た状態値を格納し、データ部１１３Ａにブロックデータ
Ｄを格納する。

【００４１】バス監視回路１７０は、ブロックデータＤ
がバスインターフェース回路１６０によって受け取られ
ると同時に、コピータグ制御回路１４０に対してコピー
タグ１３０の更新を指示する。コピータグ制御回路１４
０は、コピータグ１３０のブロック１３０Ａのアドレス
部１３１Ａに上位アドレスＡＨを格納し、状態部１３２
ＡにブロックデータＤの状態値を格納する。これによっ
て、コピータグ１３０のブロック１３０Ａの内容は、キ
ャッシュメモリ１１０のブロック１１０Ａのタグ部の内
容と一致することになる。これで、キャッシュリードミ
スの処理が終了する。

【００４２】以上説明したように、実施例１では、プロ
セッサから共有メモリへのリードアクセスの一連の動作
において、キャッシュメモリ１１０とキャッシュメモリ
２１０と共有メモリ３００との間のデータの一貫性が保
証される。また、キャッシュメモリ１１０とコピータグ
１３０、キャッシュメモリ２１０とコピータグ２３０
は、互いの内容が一致するように制御される。さらに、
共有メモリ３００が共有リード要求に対する応答をせ
ず、スヌープ処理のために待機させられるのは、ケース
４の場合、即ち、ブロック２３０Ａが排他変更状態の場
合だけである。

【００４３】［実施例２］第２に、プロセッサ１００の
演算制御回路１５０が共有メモリ３００のアドレスＢ番
地に対してライトアクセスを行う場合を考える。

【００４４】このとき、演算制御回路１５０は、まずキ
ャッシュメモリ制御回路１２０に対してキャッシュメモ
リ１１０のアドレスＢ番地に対応するブロック１１０Ｂ
の読み出し検査を指示する。キャッシュメモリ制御回路
１２０は、キャッシュメモリ１１０のブロック１１０Ｂ
のアドレス部１１１Ｂの値と状態部１１２Ｂの値を読み
出し検査する。

【００４５】アドレス部１１１Ｂの値がアドレスＢの上
位アドレス（ＢＨ）と一致し、状態部１１２Ｂの値が排
他変更状態ならば、キャッシュメモリ制御回路１２０
は、ブロック１１０Ｂのデータ部１１３Ｂに、演算制御
回路１５０から与えられたライトデータを書き込み、ラ
イトアクセスは終了する。

【００４６】アドレス部１１１Ｂの値が上位アドレスＢ
Ｈと一致し、状態部１１２Ｂの値が排他一致状態なら
ば、キャッシュメモリ制御回路１２０は、ブロック１１
０Ｂのデータ部１１３Ｂに、演算制御回路１５０から与
えられたライトデータを書き込むと共に、ブロック１１
０Ｂの状態部１１２Ｂの値を排他変更状態に変更する。
さらに、ブロック１１０Ｂの状態部１１２Ｂが排他変更
状態に変更されたことを、信号線１２１を使ってコピー
タグ制御回路１４０に通知する。コピータグ制御回路１
４０は、コピータグ１３０のブロック１３０Ｂの状態部
１３２Ｂの値を排他変更状態に変更する。これによっ
て、コピータグ１３０のブロック１３０Ｂの内容は、キ
ャッシュメモリ１１０のブロック１１０Ｂのタグ部の内
容と一致し、ライトアクセスは終了する。

【００４７】アドレス部１１１Ｂの値が上位アドレスＢ
Ｈと一致し、状態部１１２Ｂの値が共有状態ならば、キ
ャッシュメモリ制御回路１２０は、ブロック１１０Ｂの
データ部１１３Ｂに、演算制御回路１５０から与えられ
たライトデータを書き込むと共に、ブロック１１０Ｂの
状態部１１２Ｂの値を排他変更状態に変更し、演算制御
部１５０に共有ライトヒットが発生したことを通知す
る。さらに、ブロック１１０Ｂの状態部１１２Ｂが排他
変更状態に変更されたことを、信号線１２１を使ってコ
ピータグ制御回路１４０に通知する。コピータグ制御回
路１４０は、コピータグ１３０のブロック１３０Ｂの状
態部１３２Ｂの値を、排他変更状態に変更する。共有ラ
イトヒットが発生したことを通知された演算制御部１５
０は、バスインターフェース回路１６０に対してアドレ
スＢの無効化要求を指示する。バスインターフェース回
路１６０は、共有バス１０の使用権を要求し、それを獲
得すると、アドレスＢに対する無効化要求を共有バス１
０上に出力する。このとき、プロセッサ１００のバス監
視回路１７０とプロセッサ２００のバス監視回路２７０
は、アドレスＢに対する無効化要求を検出する。

【００４８】バス監視回路１７０は、自分のバスインタ
ーフェース回路１６０の無効化要求であることを認識
し、何もしない。

【００４９】バス監視回路２７０は、自分のバスインタ
ーフェース回路２６０以外の無効化要求であることを認
識し、コピータグ制御回路２４０に対してコピータグ２
３０のアドレスＢに対応するブロック２３０Ｂの読み出
し検査を指示する。コピータグ制御回路２４０は、コピ
ータグ２３０のブロック２３０Ｂのアドレス部２３１Ｂ
の値と状態部２３２Ｂの値を読み出し検査する。

【００５０】アドレス部２３１Ｂの値が上位アドレスＢ
Ｈと一致しないか、または状態部２３２Ｂの値が無効状
態の場合は、バス監視回路２７０は何もせず、無効化は
終了する。

【００５１】アドレス部２３１Ｂの値が上位アドレスＢ
Ｈと一致し、状態部２３２Ｂの値が無効状態以外の場合
は、バス監視回路２７０は、バスインターフェース回路
２６０に対してキャッシュメモリ２１０のブロック２１
０Ｂの無効状態への変更を指示すると共に、コピータグ
制御回路２４０に対してコピータグ２３０のブロック２
３０Ｂの無効状態への変更を指示する。ブロック２１０
Ｂの無効状態への変更の指示は、バスインターフェース
回路２６０から演算制御回路２５０を通してキャッシュ
メモリ制御回路２２０に通知される。キャッシュメモリ
制御回路２２０は、キャッシュメモリ２１０のブロック
２１０Ｂの状態部２１２Ｂの値を無効状態に変更する。
コピータグ制御回路２４０は、コピータグ２３０のブロ
ック２３０Ｂの状態部２３２Ｂの値を無効状態に変更す
る。これで、無効化は終了する。この無効化により、ア
ドレスＢの共有メモリの写しを持つのはキャッシュメモ
リ１１０だけになるので、データの一貫性が保たれる。
無効化の終了により、共有ライトヒット時のライトアク
セスは終了する。

【００５２】アドレス部１１１Ｂの値が上位アドレスＢ
Ｈと一致しないか、または状態部１１２Ｂの値が無効状
態ならば、キャッシュライトミスとなる。キャッシュメ
モリ制御回路１２０からキャッシュライトミスを通知さ
れると、演算制御回路１５０は、バスインターフェース
回路１６０に対してアドレスＢの変更リード要求を指示
する。変更リード要求とは、共有バス１０上のコマンド
であり、リード後のデータの変更を目的としたリード要
求を表す。バスインターフェース回路１６０は、共有バ
ス１０の使用権を要求し、それを獲得すると、アドレス
Ｂに対する変更リード要求を共有バス１０上に出力す
る。このとき、プロセッサ１００のバス監視回路１７０
とプロセッサ２００のバス監視回路２７０は、アドレス
Ｂに対する変更リード要求を検出する。

【００５３】バス監視回路１７０は、自分のバスインタ
ーフェース回路１６０の変更リード要求であることを認
識し、何もしない。

【００５４】バス監視回路２７０は、自分のバスインタ
ーフェース回路２６０以外の変更リード要求であること
を認識し、コピータグ制御回路２４０に対してコピータ
グ２３０のアドレスＢ番地に対応するブロック２３０Ｂ
の読み出し検査を指示する。コピータグ制御回路２４０
は、コピータグ２３０のブロック２３０Ｂのアドレス部
２３１Ｂの値と状態部２３２Ｂの値を読み出し検査す
る。このとき、以下に示す３つのケース（ケース５〜
７）があり得る。

【００５５】（ケース５）：アドレス部２３１Ｂの値が
上位アドレスＢＨと一致しないか、または状態部２３２
Ｂの値が無効状態の場合は、バス監視回路２７０は変更
信号線１１と共有信号線１２とを出力しない。変更信号
線１１が出力されないため、アドレスＢに対する変更リ
ード要求の応答は、共有メモリ３００の責任となる。共
有信号線１２が出力されないため、プロセッサ１００
は、応答データの状態値を排他変更状態と認識する。バ
ス監視回路２７０はこれ以上何の動作もしないので、プ
ロセッサ２００内の他の回路は、何の干渉も受けずに動
作することができる。共有メモリ３００は、アドレスＢ
に記憶されていたブロックデータＥを共有バス１０上に
出力する。

【００５６】（ケース６）：アドレス部２３１Ｂの値が
上位アドレスＢＨと一致し、状態部２３２Ｂの値が共有
状態または排他一致状態の場合は、バス監視回路２７０
は、変更信号線１１と共有信号線１２とを出力しない。
変更信号線１１が出力されないため、アドレスＢに対す
る変更リード要求の応答は共有メモリ３００の責任とな
る。共有信号線１２が出力されないため、プロセッサ１
００は、応答データの状態値を排他変更状態と認識す
る。バス監視回路２７０は、バスインターフェース回路
２６０に対してキャッシュメモリ２１０のブロック２１
０Ｂの無効状態への変更を指示すると共に、コピータグ
制御回路２４０に対してコピータグ２３０のブロック２
３０Ｂの無効状態への変更を指示する。ブロック２１０
Ｂの無効状態への変更の指示は、バスインターフェース
回路２６０から演算制御回路２５０を通してキャッシュ
メモリ制御回路２２０に通知される。キャッシュメモリ
制御回路２２０は、キャッシュメモリ２１０のブロック
２１０Ｂの状態部２１２Ｂの値を無効状態に変更する。
コピータグ制御回路２４０は、コピータグ２３０のブロ
ック２３０Ｂの状態部２３２Ｂの値を無効状態に変更す
る。共有メモリ３００は、アドレスＢ番地に記憶されて
いたブロックデータＥを共有バス１０上に出力する。

【００５７】（ケース７）：アドレス部２３１Ｂの値が
上位アドレスＢＨと一致し、状態部２３２Ｂの値が排他
変更状態の場合は、バス監視回路２７０は、変更信号を
有効に出力し、共有信号は出力しない。変更信号線１１
が有効なため、アドレスＢに対する変更リード要求の応
答は、プロセッサ２００の責任となり、共有メモリ３０
０は待機状態となる。共有信号が出力されないため、プ
ロセッサ１００は応答データの状態値を排他変更状態と
認識する。バス監視回路２７０は、バスインターフェー
ス回路２６０に対してキャッシュメモリ２１０のブロッ
ク２１０Ｂのデータの読み出しと無効状態への変更を含
むスヌープ要求を指示すると共に、コピータグ制御回路
２４０に対してコピータグ２３０のブロック２３０Ｂの
無効状態への変更を指示する。バスインターフェース回
路２６０は、ブロック２１０Ｂのスヌープを演算制御回
路２５０に通知する。演算制御回路２５０は、ブロック
２１０Ｂのスヌープをキャッシュメモリ制御回路２２０
に指示する。キャッシュメモリ制御回路２２０は、キャ
ッシュメモリ２１０のブロック２１０Ｂのデータ部２１
３ＢからブロックデータＥを読み出して演算制御回路２
５０に渡すと共に、ブロック２１０Ｂの状態部２１２Ｂ
を無効状態に変更する。演算制御回路２５０は、ブロッ
クデータＥをバスインターフェース回路２６０に渡す。
バスインターフェース回路２６０は、アドレスＢに対す
る変更リード要求の応答としてブロックデータＥを共有
バス１０上に出力する。共有メモリ３００は、共有バス
上に出力されたブロックデータＥをアドレスＢに格納す
る。コピータグ制御回路２４０は、コピータグ２３０の
ブロック２３０Ｂの状態部２３２Ｂの値を無効状態に変
更し、これによって、キャッシュメモリ２１０のブロッ
ク２１０Ｂの状態とコピータグ２３０のブロック２３０
Ｂの状態とが一致する。

【００５８】ケース５〜７全ての場合に、この時点で、
共有バス１０上にアドレスＢに対する変更リード要求の
応答データＥが出力されており、プロセッサ１００は、
応答データＤの状態値を排他変更状態と認識している。

【００５９】共有バス１０からブロックデータＥを受け
取ると、バスインターフェース回路１６０は、ブロック
データＥとその状態値を演算制御回路１５０に渡す。演
算制御回路１５０は、キャッシュメモリ制御回路１２０
に対してキャッシュメモリ１１０のブロック１１０Ｂに
ブロックデータＥとその状態値の格納を指示する。キャ
ッシュメモリ制御回路１２０は、キャッシュメモリ１１
０のブロック１１０Ｂのアドレス部１１１Ｂに上位アド
レスＢＨを格納し、状態部１１２Ｂに排他変更状態を格
納し、データ部１１３ＢにブロックデータＥを格納す
る。

【００６０】バス監視回路１７０は、ブロックデータＥ
がバスインターフェース回路１６０によって受け取られ
ると同時に、コピータグ制御回路１４０に対してコピー
タグ１３０の更新を指示する。コピータグ制御回路１４
０は、コピータグ１３０のブロック１３０Ｂのアドレス
部１３１Ｂに上位アドレスＢＨを格納し、状態部１３２
Ｂに排他変更状態を格納する。これによって、コピータ
グ１３０のブロック１３０Ｂの内容は、キャッシュメモ
リ１１０のブロック１１０Ｂのタグ部の内容と一致する
ことになる。演算制御回路１５０は、中断されていたラ
イトアクセスを再開し、キャッシュメモリ制御回路１２
０に対して、アドレスＢに対応するキャッシュメモリ１
１０のブロック１１０Ｂへのライトデータの書き込みを
指示する。キャッシュメモリ制御回路１２０は、ブロッ
ク１１０Ｂのデータ部１１３Ｂに、演算制御回路１５０
から与えられたライトデータを書き込む。これで、キャ
ッシュライトミスの処理が終了する。

【００６１】以上説明したように、実施例２では、プロ
セッサから共有メモリへのライトアクセスの一連の動作
において、キャッシュメモリ１１０、キャッシュメモリ
２１０、および共有メモリ３００間のデータの一貫性が
保証されるように制御される。また、キャッシュメモリ
１１０とコピータグ１３０、キャッシュメモリ２１０と
コピータグ２３０は、互いの内容が一致するように制御
される。さらに、共有メモリ３００が変更リード要求に
対する応答をせず、スヌープ処理のために待機させられ
るのは、ケース７の場合、即ち、ブロック２３０Ｂが排
他変更状態の場合だけである。

【００６２】［実施例３］第３に、プロセッサ１００か
ら共有メモリ３００に対するライト要求が共有バス１０
上に出力される場合を考える。

【００６３】プロセッサ１００のキャッシュメモリ１１
０はライトバック方式で制御されているので、このよう
なライト要求が発生するのは、キャッシュミスに伴うキ
ャッシュメモリ１１０のブロックの書き換えによって排
他変更状態のブロックがライトバックされるときだけで
ある。排他変更状態のブロックは１つのキャッシュメモ
リにしか存在しないから、キャッシュメモリ２１０は、
そのブロックを持っていない。したがって、バス監視回
路２７０はラ、イトバック要求を検出しても何の処置も
とる必要はない。また、キャッシュメモリ１１０のライ
トバックされたブロックは、ブロックの書き換えの原因
となったキャッシュミスの終了と同時に更新されるの
で、コピータグ１３０の対応するブロックもそのときに
更新される。したがって、バス監視回路１７０も、ライ
トバック要求検出時に何の処置もとる必要はない。原理
的に、プロセッサから共有バス１０上に出力される共有
メモリ３００へのライト要求は全て、キャッシュミスに
伴うブロックの置き換えによる排他変更状態のブロック
のライトバック要求である。したがって、実施例３のＭ
Ｐシステムでは、バス監視回路１７０および２７０は、
共有バス１０上のプロセッサからのライトバック要求を
検出しても、何もしなくてもデータの一貫性は維持され
る。共有メモリ３００は、ライト要求に対応して出力さ
れたデータを指定されたアドレスに格納する。

【００６４】［実施例４］第４に、入出力制御装置４０
０が共有メモリ３００のアドレスＢ番地に対してリード
アクセスを行う場合を考える。

【００６５】入出力制御装置４００は、共有バス１０上
にアドレスＢに対する共有リード要求を出力する。この
とき、プロセッサ１００のバス監視回路１７０とプロセ
ッサ２００のバス監視回路２７０は、アドレスＢに対す
る共有リード要求を検出する。

【００６６】バス監視回路１７０は、自分のバスインタ
ーフェース回路１６０以外の共有リード要求であること
を認識し、コピータグ制御回路１４０に対してコピータ
グ１３０のアドレスＢ番地に対応するブロック１３０Ｂ
の読み出し検査を指示する。コピータグ制御回路１４０
は、コピータグ１３０のブロック１３０Ｂのアドレス部
１３１Ｂの値と状態部１３２Ｂの値を読み出し検査す
る。アドレス部１３１Ｂの値は上位アドレスＢＨと一致
し、状態部１３２Ｂの値は排他変更状態であるから、バ
ス監視回路１７０は、変更信号と共有信号をともに有効
に出力する。

【００６７】バス監視回路２７０は、自分のバスインタ
ーフェース回路２６０以外の共有リード要求であること
を認識し、コピータグ制御回路２４０に対してコピータ
グ２３０のアドレスＢ番地に対応するブロック２３０Ｂ
の読み出し検査を指示する。コピータグ制御回路２４０
は、コピータグ２３０のブロック２３０Ｂのアドレス部
２３１Ｂの値と状態部２３２Ｂの値を読み出し検査す
る。アドレス部２３１Ｂの値が上位アドレスＢＨと一致
しないか、または状態部２３２Ｂの値が無効状態なの
で、バス監視回路２７０は、変更信号と共有信号を出力
しない。バス監視回路２７０はこれ以上何の動作もしな
いので、プロセッサ２００内の他の回路は、何の干渉も
受けずに動作することができる。

【００６８】変更信号線１１がバス監視回路１７０によ
り有効なため、アドレスＢに対する共有リード要求の応
答はプロセッサ１００の責任となり、共有メモリ３００
は待機状態となる。バス監視回路１７０は、バスインタ
ーフェース回路１６０に対してキャッシュメモリ１１０
のブロック１１０Ｂの読み出しと共有状態への変更を含
むスヌープ要求を指示すると共に、コピータグ制御回路
１４０に対してコピータグ１３０のブロック１３０Ｂの
共有状態への変更を指示する。バスインターフェース回
路１６０は、ブロック１１０Ｂのスヌープを演算制御回
路１５０に通知する。演算制御回路１５０は、ブロック
１１０Ｂのスヌープをキャッシュメモリ制御回路１２０
に指示する。キャッシュメモリ制御回路１２０は、キャ
ッシュメモリ１１０のブロック１１０Ｂのデータ部１１
３ＢからブロックデータＥを読み出して演算制御回路１
５０に渡すと共に、ブロック１１０Ｂの状態部１１２Ｂ
を共有状態に変更する。演算制御回路１５０は、ブロッ
クデータＥをバスインターフェース回路１６０に渡す。
バスインターフェース回路１６０は、アドレスＢに対す
る共有リード要求の応答として、ブロックデータＥを共
有バス１０上に出力する。共有メモリ３００は、共有バ
ス上に出力されたブロックデータＥをアドレスＢ番地に
格納し、これによって、キャッシュメモリ１１０のブロ
ック１１０Ｂの内容は、共有メモリ３００の内容と一致
したことになる。コピータグ制御回路１４０は、コピー
タグ１３０のブロック１３０Ｂの状態部１３２Ｂの値を
共有状態に変更し、これによって、キャッシュメモリ１
１０のブロック１１０Ｂの状態とコピータグ１３０のブ
ロック１３０Ｂの状態とは一致する。共有バス１０上に
アドレスＢに対する共有リード要求の応答としてブロッ
クデータＥが出力されると、入出力装置４００はデータ
Ｅを受け取り、リードアクセスは終了する。

【００６９】以上説明したように、実施例４では、入出
力制御装置から共有メモリへのリードアクセスの一連の
動作において、キャッシュメモリ１１０、キャッシュメ
モリ２１０、および共有メモリ３００間のデータの一貫
性が保証されるように制御される。また、キャッシュメ
モリ１１０とコピータグ１３０は、互いの内容が一致す
るように制御される。

【００７０】［実施例５］第５に、入出力制御装置４０
０が共有メモリ３００のアドレスＢ番地に対してライト
アクセスを行う場合を考える。

【００７１】入出力制御装置４００は、共有バス１０上
にアドレスＢに対する変更ライト要求を出力する。変更
ライト要求とは、共有バス１０上のコマンドであり、共
有メモリ３００のデータをキャッシュメモリとは無関係
に変更するライト要求を表す。このとき、プロセッサ１
００のバス監視回路１７０とプロセッサ２００のバス監
視回路２７０は、アドレスＢに対する変更ライト要求を
検出する。

【００７２】バス監視回路１７０は、自分のバスインタ
ーフェース回路１６０以外の変更ライト要求であること
を認識し、コピータグ制御回路１４０に対してコピータ
グ１３０のアドレスＢ番地に対応するブロック１３０Ｂ
の読み出し検査を指示する。コピータグ制御回路１４０
は、コピータグ１３０のブロック１３０Ｂのアドレス部
１３１Ｂの値と状態部１３２Ｂの値を読み出し検査す
る。アドレス部１３１Ｂの値は上位アドレスＢＨと一致
し、状態部１３２Ｂの値は共有状態であるから、バス監
視回路１７０は、バスインターフェース回路１６０に対
してキャッシュメモリ１１０のブロック１１０Ｂの無効
状態への変更を指示すると共に、コピータグ制御回路１
４０に対してコピータグ１３０のブロック１３０Ｂの無
効状態への変更を指示する。ブロック１１０Ｂの無効状
態への変更の指示は、バスインターフェース回路１６０
から演算制御回路１５０を通してキャッシュメモリ制御
回路１２０に通知される。キャッシュメモリ制御回路１
２０は、キャッシュメモリ１１０のブロック１１０Ｂの
状態部１１２Ｂの値を無効状態に変更する。コピータグ
制御回路１４０は、コピータグ１３０のブロック１３０
Ｂの状態部１３２Ｂの値を無効状態に変更する。

【００７３】バス監視回路２７０は、自分のバスインタ
ーフェース回路２６０以外の変更ライト要求であること
を認識し、コピータグ制御回路２４０に対してコピータ
グ２３０のアドレスＢ番地に対応するブロック２３０Ｂ
の読み出し検査を指示する。コピータグ制御回路２４０
は、コピータグ２３０のブロック２３０Ｂのアドレス部
２３１Ｂの値と状態部２３２Ｂの値を読み出し検査す
る。アドレス部２３１Ｂの値が上位アドレスＢＨと一致
しないか、または状態部２３２Ｂの値が無効状態なの
で、バス監視回路２７０は、これ以上何の動作もしな
い。プロセッサ２００内の他の回路は、何の干渉も受け
ずに動作することができる。

【００７４】共有メモリ３００は、変更ライト要求に対
応して出力されたデータを指定されたアドレスＢ番地に
格納する。これで、ライトアクセスは終了する。

【００７５】以上説明したように、実施例５では、入出
力制御装置から共有メモリへのライトアクセスの一連の
動作において、キャッシュメモリ１１０、キャッシュメ
モリ２１０、および共有メモリ３００間のデータの一貫
性が保証されるように制御される。

【００７６】以上説明した実施例１〜５によるキャッシ
ュメモリ制御システムはそれぞれ、本発明によるキャッ
シュメモリ制御システムの一例である。プロセッサの数
や入出力制御装置の数は任意に増やすことができ、その
場合でも、同様の機能と効果を得ることができる。

【００７７】

【発明の効果】本発明によるキャッシュメモリ制御方式
は、以下の効果を奏する。

【００７８】第１の効果は、ライトバック方式のキャッ
シュメモリを持つ複数のプロセッサを有するＭＰシステ
ムにおいて、データの一貫性を保証するスヌープ方式を
実現できるということである。

【００７９】その理由は、キャッシュメモリがブロック
ごとに無効状態、共有状態、排他一致状態、および排他
変更状態の４状態を格納できる状態部を備えていると共
に、各プロセッサ内に共有バス上のリード要求、ライト
要求、無効化要求を検出するバス監視回路を有している
からである。

【００８０】第２の効果は、共有バスのアクセス要求に
対応したキャッシュメモリへの干渉を減らし、各プロセ
ッサの処理性能を高めることができることである。

【００８１】その理由は、各プロセッサ内にキャッシュ
メモリのアドレス部および状態部の写しを格納するコピ
ータグを有し、共有バス上のアクセス要求を検出したと
きにコピータグを検査することによってキャッシュメモ
リにアクセスすることなくキャッシュメモリ内での要求
アドレスのブロックの状態を検査することができるから
である。加えて、キャッシュメモリへアクセスする条件
を、そのキャッシュメモリ内にアクセス要求されたブロ
ックが存在している場合だけに限定しているからであ
る。

【００８２】第３の効果は、共有メモリへのリードアク
セス時間を短縮して共有バスの性能を高めることができ
ることである。

【００８３】その理由は、共有バス上にリード要求に対
する応答データがプロセッサによって変更されているか
否かを通知する変更信号線を備えているため、共有メモ
リが応答すべきか否かを短時間で判定できるからであ
る。加えて、共有メモリへのリードアクセスがキャッシ
ュメモリへのスヌープ処理を待つ条件を、リード要求さ
れたブロックがあるキャッシュメモリにて変更されてい
る場合に限るように動作するからである。

【図面の簡単な説明】

【図１】本発明の実施の形態によるキャッシュメモリ制
御方式が適用されるＭＰシステムの構成を示すブロック
図である。

【図２】図１に示すＭＰシステムにおける複数のキャッ
シュメモリおよびコピータグの各内部を模式的に表現し
た図である。

【符号の説明】

１０共有バス１１変更信号線１２共有信号線１００、２００プロセッサ１１０、２１０キャッシュメモリ１１１、２１１アドレス部１１２、２１２状態部１１３、２１３データ部１２０、２２０キャッシュメモリ制御回路１３０、２３０コピータグ１３１、２３１アドレス部１３２、２３２状態部１４０、２４０コピータグ制御回路１５０、２５０演算制御回路１６０、２６０バスインターフェース回路１７０、２７０バス監視回路３００共有メモリ４００入出力制御装置

Claims

【特許請求の範囲】

【請求項１】共有メモリと、共有メモリのデータの写
しを格納するキャッシュメモリをそれぞれ備える複数の
プロセッサと、前記共有メモリと前記複数のプロセッサ
とを接続する共有バスとを有するマルチプロセッサシス
テムにおけるキャッシュメモリ制御方式において、前記
共有バスは、リード要求に対する応答データがプロセッ
サにより変更されているか否かを通知する変更信号線
と、リード要求に対する応答データが複数のプロセッサ
で共有されるか否かを通知する共有信号線とを備え、前
記キャッシュメモリは、ブロック毎に対応するアドレス
の上位アドレスを格納するアドレス部と、無効状態、共
有状態、排他一致状態、および排他変更状態の４状態を
格納する状態部と、対応するアドレスのデータの写しを
格納するデータ部とを含み、ライトバック方式で制御さ
れるものであり、前記複数のプロセッサのそれぞれは、
前記キャッシュメモリの前記アドレス部と前記状態部の
写しを格納するコピータグと、前記キャッシュメモリの
任意のブロックの排他変更状態への遷移およびそのブロ
ック位置を前記コピータグに対して通知する手段と、前
記共有バスに接続されたバス監視回路とを備え、前記バ
ス監視回路は、前記共有バス上のリード要求、ライト要
求、および無効化要求を検出し、前記コピータグを検査
し、該コピータグの状態に応じて変更信号および共有信
号を出力し、自らのキャッシュメモリの状態変更が必要
な場合にはその指示をし、さらに自らのキャッシュメモ
リのブロックが排他変更状態にある場合にはスヌープの
指示をするように動作するものであることを特徴とする
キャッシュメモリ制御方式。
【請求項２】請求項１のキャッシュメモリ制御方式に
おいて、さらに、前記共有バスに接続された前記共有メ
モリに対してアクセス可能な入出力制御装置を有するキ
ャッシュメモリ制御方式。