JPH10154134A - メモリ更新履歴保存装置およびメモリ更新履歴保存方法 - Google Patents

Abstract

(57)【要約】 【課題】既存のコンピュータシステムのメモリ制御部を
改造せずに、付加ハードのみによってメモリ状態回復機
能を実現する。 【解決手段】メモリ制御部２０とは別個にビフォアイメ
ージバッファ制御部２１が設けられており、それがバス
１６に接続されている。ビフォアイメージバッファ制御
部２１は、ＣＰＵからそれに対応するキャッシュに対し
てライトアクセス要求があった場合に、当該キャッシュ
からバス１６上に発行されるトランザクションに応答し
て自動的に起動して、主メモリ１２から更新前データを
リードするためのトランザクションを発行する。このよ
うに、メモリ制御部２０とは独立して動作可能なビフォ
アイメージバッファ制御部２１を設けることにより、メ
モリコントローラを改造せずに、既存のコンピュータシ
ステムをそのまま流用して容易にメモリ状態回復機能を
実現することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンピュータシス
テムの主記憶の内容を復元するメモリ状態回復機能の実
現に必要な主記憶の更新履歴情を保存するメモリ更新履
歴保存装置およびメモリ更新履歴保存方法に関する。

【０００２】

【従来の技術】通常のコンピュータシステムでは、プロ
グラムを実行した場合に、一旦処理が進んでしまうと、
それ以前の状態に戻って処理を再開するということは一
般に行うことができない。

【０００３】ところが、次に示す各種の応用技術におい
ては、メモリの内容を以前の状態に戻してその時点から
処理を継続する機能（メモリ状態回復機能）があること
が望まれる。

【０００４】・ソフトウェアデバッキング プログラムの実行中に何らかのエラーが発生した場合
に、以前の状態に遡ることにより、エラーの原因を解析
することができる。

【０００５】・フォールトトレラントシステム システムの動作中に何らかの故障により処理が続行でき
なくなった場合、以前の状態に戻ってそこから処理を再
開することにより、システムを停止させることなく動作
を継続することができる。

【０００６】このようなフォールトトレラント技術は、
例えばPhilip A Bernstein, “Sequoia:A Fault-Tolera
nt Tightly Coupled Multiprocessor for Transaction
Processing, ”IEEE Computer, Vol.21,No.2,1988 に開
示されている。

【０００７】・バックトラッキング 論理型のプログラミング言語では、実行状態のバックト
ラッキングが基本的な操作である。メモリの内容が以前
の状態に戻る機能を用いることにより、バックトラッキ
ングを実現することができる。

【０００８】以上のようなメモリ状態回復機能を実現す
る方法として考えられている技術の一つに、“バックワ
ード手法”がある。このような技術は、例えばRok Sosi
c ，“History Cache:Hardware Support for Reverse E
xecutrrion, ”Computer Architecture News, Vol.22,N
o.5,1994に開示されている。

【０００９】図６には、“バックワード手法”を用いて
メモリ状態回復機能を実現するために必要な従来の典型
的なコンピュータシステムの構成が示されている。図６
のシステムでは、Ｎ個のＣＰＵ３１〜３２、各ＣＰＵに
対応するＮ個のキャッシュ４１〜４２が設けられてい
る。キャッシュ４１〜４２は、メモリ制御部６０とバス
５０を介して接続されている。

【００１０】メモリ制御部６０は、主メモリ７０とビフ
ォアイメージバッファ８０とに接続されており、それら
主メモリ７０およびビフォアイメージバッファ８０に対
するアクセスを制御する。ビフォアイメージバッファ８
０は、主メモリ７０の更新前データとそのアドレスとの
組から成る更新履歴情報を格納するためのものである。

【００１１】メモリ制御部６０は、主メモリ７０に対す
る書き込み要求が発行されると、主メモリ７０に対する
実際のライトアクセスに先だって、書き込み対象の更新
前データを主メモリ７０から読み出し、その読み出しデ
ータと対応するアドレスとをビフォアイメージバッファ
８０に書き込む。

【００１２】この構成により、障害発生時などにおいて
は、ビフォアイメージバッファ８０の更新履歴情報を主
メモリ７０に書き戻すだけで、主メモリ７０の内容を障
害発生前の状態に復元することが可能となる。

【００１３】

【発明が解決しようとする課題】ところが、この方式で
は、メモリ制御部６０に、ビフォアイメージバッファ８
０に対するアクセスを制御するバッファアクセス制御機
能と、主メモリ７０の状態を保存するために必要な各種
機能を制御するための状態保存制御機能などを組み込む
必要があるため、既存のメモリコントローラを利用する
ことができず、メモリコントローラを新たに開発しなけ
ればならないという問題がある。したがって、既存のコ
ンピュータシステムをそのまま流用してメモリ状態回復
機能を実現することは実際上困難であった。

【００１４】この発明は、既存のコンピュータシステム
のメモリ制御部を改造せずに、既存のコンピュータシス
テムをそのまま流用して容易にメモリ状態回復機能を実
現し得るメモリ更新履歴保存装置およびメモリ更新履歴
保存方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】この発明は、１以上のＣ
ＰＵと、各ＣＰＵに対応して設けられた１以上のキャッ
シュと、主記憶と、この主記憶を制御するメモリコント
ローラと、少なくとも前記１以上のキャッシュと前記メ
モリコントローラとが接続されるバスと備えたコンピュ
ータシステムにおいて前記主記憶の記憶内容を復元する
ために必要な更新履歴情報を保存するメモリ更新履歴保
存装置において、前記主記憶の更新前データとその更新
前データの格納位置を示すアドレスとの組を前記更新履
歴情報として格納するためのバッファと、前記バスに接
続され、前記バッファに対する更新履歴情報の書き込み
を制御するバッファアクセス制御手段とを具備し、前記
バッファアクセス制御手段は、前記ＣＰＵからそれに対
応するキャッシュに対してライトアクセス要求があった
場合に当該キャッシュから前記バス上に発行されるトラ
ンザクションに応答して、前記ライトアクセス要求の対
象となる前記主記憶上のデータを読み出すためのリード
トランザクションを前記バス上に発行するトランザクシ
ョン発行手段と、前記リードトランザクションの発行に
応答して前記メモリコントローラによって前記主記憶か
ら前記バス上に読み出されたデータと、そのデータに対
応するアドレスとを、前記バッファに格納する更新履歴
書き込み手段とを具備することを特徴とする。

【００１６】このメモリ更新履歴保存装置においては、
メモリコントローラとは別個にバッファアクセス制御手
段が設けられており、それがバスに接続されている。バ
ッファアクセス制御手段は、主記憶に対するライトアク
セス要求がメモりコントローラに送られた時に動作する
のではなく、ＣＰＵからそれに対応するキャッシュに対
してライトアクセス要求があった場合に当該キャッシュ
からバス上に発行されるトランザクション、例えば、バ
スに接続し得る他のキャッシュに対して対応するキャッ
シュラインの無効化を指示する無効化トランザクショ
ン、に応答して自動的に動作する。すなわち、無効化ト
ランザクションが検出されると、バッファアクセス制御
手段は、その無効化トランザクションで指定されるキャ
ッシュラインのアドレスを用いる事などにより、ライト
アクセス要求の対象となる主記憶上のデータを読み出す
ためのリードトランザクションをバス上に発行する。そ
して、このリードトランザクションに応答してメモリコ
ントローラが主記憶からバス上に読み出したデータと、
そのデータに対応するアドレスとが、バッファアクセス
制御手段によってバッファに書き込まれる。

【００１７】このように、メモリコントローラとは独立
して動作可能なバッファアクセス制御手段を設けること
により、既存のコンピュータシステムのメモリコントロ
ーラを改造せずに、既存のコンピュータシステムをその
まま流用して容易にメモリ状態回復機能を実現すること
が可能となる。

【００１８】また、主記憶へのデータ書き込み時では無
く、キャッシュへのデータ書き込み時に更新前データを
採取しているので、チェックポイントロールバックによ
るシステム回復手法を用いているシステムに適用した場
合には、チェックポイント時に、キャッシュに保持され
ていた更新データを主記憶に書き出すだけで良く、この
時点で更新前データをバッファに保存する必要がなくな
るため、チェックポイント処理のオーバーヘッドを小さ
くすることができる。

【００１９】また、バッファアクセス制御手段は、キャ
ッシュから発行されるトランザクションが、主記憶、あ
るいはバスに接続し得る他のキャッシュの対応するキャ
ッシュラインからのデータ読み出し、および他のキャッ
シュの対応するキャッシュラインの無効化を指示するリ
ードおよび無効化トランザクションである場合には、バ
ス上にトランザクションを発行せず、キャッシュからの
リードおよび無効化トランザクションによってバス上に
読み出されたデータおよび対応するアドレスをそのまま
利用してバッファに格納することができる。

【００２０】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係るコンピュータシステムの構成が示されている。

【００２１】図１に示すように、本実施形態のコンピュ
ータシステムは、Ｎ個のＣＰＵ（プロセッサ）１４〜１
５、各ＣＰＵに対応するＮ個のキャッシュ１７〜１８が
設けられている。キャッシュ１７〜１８は、メモリ制御
部２０、およびビフォアイメージバッファ制御部２１
と、バス１６を介して接続されている。

【００２２】メモリ制御部は、主メモリ１２をアクセス
制御する通常のメモリコントローラである。ビフォアイ
メージバッファ制御部２１は、主メモリ１２の更新前デ
ータとそのアドレスとの組をスタック形式に蓄積するビ
フォアイメージバッファ１３を制御するためのものであ
り、バスインターフェース制御部２１１、状態保存制御
部２１２、バストランザクション応答制御部２１３、バ
ッファアクセス制御部２１４、およびバストランザクシ
ョン発行制御部２１５を有している。

【００２３】バスインタフェース制御部２１１は、バス
１６と直接接続され、バスの制御およびスヌープ（バス
トランザクションの監視）を行う。すなわち、バスイン
ターフェース制御部２１１は、常時、バス１６を監視し
ており、バス１６に発行されたトランザクションに応じ
て動作する。状態保存制御部２１２は、主メモリ１２の
状態を保存するために必要な各種機能を制御する。バス
トランザクション応答制御部２１３は、バス１６に発行
されたトランザクションに対して応答を返す機能を制御
する。バッファアクセス制御部２１４は、ビフォアイメ
ージバッファ１３と接続され、ビフォアイメージバッフ
ァに対するアクセスを制御する。バストランザクション
発行制御部２１５は、主メモリ１２の状態をビフォアイ
メージバッファ１３に保存するために必要なバストラン
ザクションを発行する機能を制御する。

【００２４】キャッシュ１７〜１８は、コピーバック型
のキャッシュであり、以下に説明する方式にしたがっ
て、データ一貫性保持のためのプロトコルを実現する。
これらキャッシュ１７〜１８は、それぞれ対応するＣＰ
Ｕ（プロセッサ）１４〜１５に１次キャッシュが存在す
る場合には２次キャッシュとして機能する。また、これ
らキャッシュ１７〜１８自体が対応するＣＰＵに内蔵さ
れていても良い。

【００２５】キャッシュ１７〜１８は、キャッシュライ
ンデータを保持するデータメモリと、データメモリに格
納された各キャッシュラインデータを管理する情報を保
持するためのタグメモリを有している。

【００２６】図２にタグメモリの一例を示す。タグメモ
リには、対応するキャッシュラインデータのキャッシュ
ラインアドレス（ＡＤＤＲ）を示すアドレスタグと、キ
ャッシュラインデータの状態を示す３ビットのデータが
格納される。キャッシュラインデータの状態は、バリッ
ド（Ｖ：Ｖａｌｉｄ）、モディファイド（Ｍ：Ｍｏｄｉ
ｆｉｅｄ）、シェアード（Ｓ：Ｓｈａｒｅｄ）の３ビッ
トの値の組み合わせにより管理される。なお、バリッド
（Ｖ）は、対応するキャッシュラインデータが有効
（“１”）であることを示す。モディファイド（Ｍ）
は、キャッシュ上で更新された状態にあることを示す。
シェアード（Ｓ）は、他のプロセッサのキャッシュ上に
も同じキャッシュラインデータが保持されていることを
示す。モディファイド（Ｍ）は、キャッシュ上で更新さ
れた状態にあることを示す。シェアード（Ｓ）は、他の
プロセッサのキャッシュ上にも同じキャッシュラインデ
ータが保持されていることを示す。これら３ビットの値
の組み合わせにより、図３に示すように、キャッシュラ
インデータは４つの状態、インバリッド、クリーン・エ
クスクルーシブ、クリーン・シェアード、モディファイ
ドを取る。

【００２７】コピーバックキャッシュに関連した、バス
トランザクションは、次のようなものを含む。 ・“Ｒｅａｄ−Ｌｉｎｅ”……主メモリからキャッシュ
へのキャッシュラインデータのリードトランザクショ
ン。これは、ＣＰＵからのあるアドレスのキャッシュラ
インに対するリードアクセスに対して、該当する有効な
キャッシュラインデータがキャッシュに存在せずキャッ
シュミスした場合に発行される。

【００２８】なお、キャッシュミスは、アクセスの対象
とするキャッシュラインデータを示すアドレスがタグメ
モリに格納されていない、およびアドレスは格納されて
いるがバリッドビット（Ｖ）が無効（“０”）を示す場
合である。これに対し、キャッシュヒットは、対象とす
るキャッシュラインデータのアドレスがタグメモリに格
納され、バリッドビット（Ｖ）が有効（“１”）を示す
場合である。

【００２９】・“Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎ
ｖａｌｉｄａｔｅ”……主メモリからキャッシュへのキ
ャッシュラインデータのリードおよび他のキャッシュに
格納されたデータの無効化トランザクション。これは、
ＣＰＵからのライトアクセスに対して、キャッシュミス
した場合に発行される。つまり、ＣＰＵからのライトア
クセスでキャッシュミスが発生すると、その時点で、同
一のキャッシュラインデータを保持する他のキャッシュ
との間で不整合が生じることが予想できる。これは、ラ
イト対象のキャッシュラインデータが主メモリからキャ
ッシュにリフィルされた後にそのキャッシュラインデー
タの書き換えが行われるからである。したがって、ＣＰ
Ｕからのライトアクセスに対してキャッシュミスした場
合には、キャッシュラインデータのリードおよび他のキ
ャッシュに格納されたデータの無効化を同時に指示する
トランザクションが実行される。

【００３０】・“Ｗｒｉｔｅ−Ｌｉｎｅ”……キャッシ
ュから主メモリへのキャッシュラインデータのライトト
ランザクション。これは、ＣＰＵからの指示により明示
的にキャッシュラインデータを主メモリ１２に書き出す
場合、キャッシュラインデータを置換する必要が生じて
更新データが主メモリ１２に書き出される場合、および
他のＣＰＵからの要求に応じて更新データを主メモリ１
１２に書き出す場合に発行される。

【００３１】・“Ｉｎｖａｌｉｄａｔｅ”……他のキャ
ッシュに格納されたデータの無効化トランザクション。
これは、ＣＰＵからのライトアクセスに対して、キャッ
シュに当該ラインが存在したが、クリーン・シェアード
であった場合に発行される。クリーン・シェアードは、
他のキャッシュに同一のキャッシュラインデータが存在
しており、且つそれらキャッシュラインデータが同一値
である状態である。このトランザクションでは無効化対
象のキャッシュラインデータを示すアドレスのめの転送
が行われ、データ転送は伴わない。

【００３２】また、この他に、次のバストランザクショ
ンをサポートする。 ・“Ｒｅａｄ−Ｌｉｎｅ−ｎｏｎｅ−Ｓｎｏｏｐ”……
他のキャッシュはスヌーブせず、必ずメモリ制御部が応
答し、主メモリからラインデータを読み出す。本実施形
態では、プロセッサ・キャッシュから発行されることは
ない。

【００３３】なお、以上に示したトランザクション以外
にもサポートされることが多いが、以下の記述に直接関
係しないので、説明を省略する。また、キャッシュ１７
〜１８がそれぞれ対応するＣＰＵに内蔵されている場合
においては、上述のトランザクションはＣＰＵ自体によ
って発行されることになる。

【００３４】バス１６は、マルチプロセッサ構成をサポ
ート可能なプロセッサバスなどから構成されるものであ
り、シェアード応答信号線１６１、モディファイト応答
信号線１６２、バスコマンド信号線１６３、アドレス／
データ信号線１６４を含む。一般には、この他にアービ
トレーションを行うための信号線などを含むが、以下の
記述に直接関係しないので、説明を省略する。

【００３５】シェアード応答信号線１６１（ｓｈａｒｅ
ｄ）は、他のＣＰＵ／キャッシュにより発行されたトラ
ンザクションに対して、そのトランザクションが対象と
しているキャッシュラインデータを保持している、すな
わち共有していることを通知するために用いられる。

【００３６】モディファイド応答信号線１６２（ｍｏｄ
ｅｆｉｅｄ）は、他のＣＰＵ／キャッシュにより発行さ
れたトランザクションに対して、トランザクションが対
象としているキャッシュラインデータを更新された状態
で保持していることを通知するために用いられる。この
信号がアサートされたときは、そのトランザクションは
アボートされる。この後、トランザクションをアボート
したスレーブは、バスを獲得した後、更新キャッシュラ
インデータをメモリに書き出す。一方、最初のトランザ
クションを発行したマスタは、再びバスを獲得した後、
同じトランザクションを発行する。

【００３７】なお、これら２つの信号線１６１および１
６２が同時にアサートされたときにも同様にそのトラン
ザクションはアボートされる。バスコマンド信号線１６
３（ｃｏｍｍａｎｄ）は、前述したバストランザクショ
ンの種類を示す他、トランザクションに関する各種情報
を送るために用いられる。

【００３８】アドレス／データ信号線１６４（ａｄｄｒ
ｅｓｓ／ｄａｔｅ）は、バストランザクションがその対
象とするキャッシュラインデータのアドレスおよびデー
タを送るため信号線である。図１においては一つにまと
めて示しているが、共通の信号線を時分割で使う方式
や、アドレス／データ各々に独立した信号線を設ける方
式があり、いずれであっても構わない。

【００３９】次に、図１のマルチプロセッサシステムの
動作、すなわち、前述したバストランザクションを用い
てキャッシュ間のデータ一貫性保持プロトコルがどのよ
うに実現されているかを説明する。

【００４０】ここでは、トランザクションを発行してア
クセスを起動する側のＣＰＵおよびキャッシュ（マスタ
プロセッサ）、あるＣＰＵ／キャッシュが発行したトラ
ンザクションに対して動作する他のＣＰＵおよびキャッ
シュ（スレーブプロセッサ）、およびメモリ制御部２
０、およびビフォアイメージバッファ制御部２１それぞ
れの動作について説明する。 （１）マスタプロセッサ まず、トランザクションを発行してアクセスを起動する
マスタプロセッサの動作と、発行されたトランザクショ
ンに対応するキャッシュの状態遷移について説明する。
なお、マスタプロセッサがＣＰＵ１４（キャッシュ１
７）であるとして説明する。

【００４１】・リードアクセス（キャッシュヒット）：
ＣＰＵ１４がリードアクセス要求した結果、キャッシュ
１７においてキャッシュヒットした場合、キャッシュ１
７から該当するデータが読み出される。ＣＰＵ１４（キ
ャッシュ１７）は、バス１６にトランザクションを発行
しない。このとき、キャッシュラインの状態は変わらな
い。

【００４２】・リードアクセス（キャッシュミス）：Ｃ
ＰＵ１４がリードアクセス要求した結果、キャッシュ１
７においてキャッシュミスした場合、ＣＰＵ１４（キャ
ッシュ１７）は、バス１６に“Ｒｅａｄ−Ｌｉｎｅ”ト
ランザクションを発行する。

【００４３】これに対して、モディファイト応答信号線
１６２を介してモディファイト応答信号がアサートされ
たならば、他のキャッシュのうち一つがそのラインの更
新データを保持していることになる。キャッシュ１７
は、この後、モディファイド応答信号をアサートしたキ
ャッシュから主メモリ１２に書き出されたキャッシュラ
インデータを読み込み、そのキャッシュ１７のデータメ
モリに格納する。キャッシュラインの状態は“クリーン
・シェアード”とする。

【００４４】一方、モディファイド応答信号がアサート
されず、シェアード応答信号線１６１を介してシェアー
ド応答信号がアサートされたならば、他のキャッシュが
そのラインをクリーンな状態で保持していることにな
る。キャッシュ１７は、キャッシュラインの状態を“ク
リーン・シェアード”とするとともに、主メモリ１２よ
り読み出されたデータを取り込んで、データメモリに格
納する。

【００４５】また、モディファイド応答信号とシェアー
ド応答信号のいずれもアサートされない場合には、どの
キャッシュにも対象とするキャッシュラインが保持され
ていないことになる。キャッシュ１７は、キャッシュラ
インの状態を“クリーン・エクスクルーシブ”とする。
この場合も、キャッシュ１７は、主メモリ１２より読み
出されたデータを取り込み、データメモリに格納する。
ただし、後述するように、本方式ではクリーンエクスク
ルーシブ状態を避けるように制御されるので、本条件は
実際には存在しないことになる。

【００４６】いずれの場合も、キャッシュ１７はバス１
６から取り込んだキャッシュラインデータのうち、必要
とされるデータをＣＰＵ１４に返す。 ・ライト（キャッシュヒット／モディファイド）：ＣＰ
Ｕ１４がライトアクセス要求した結果、キャッシュ１７
においてキャッシュヒットし、対応するキャッシュライ
ンデータがモディファイドの状態の場合、該当するキャ
ッシュラインにデータが書き込まれる。ＣＰＵ１４（キ
ャッシュ１７）は、バス１６にトランザクションを発行
しない。このとき、キャッシュラインの状態は変わらな
い。

【００４７】・ライト（キャッシュヒット／クリーンエ
クスクールシブ）：ＣＰＵ１４がライトアクセス要求し
た結果、キャッシュ１７においてキャッシュヒットし、
対応するキャッシュラインデータがクリーンエクスクル
ーシブの状態の場合、該当するキャッシュラインにデー
タが書き込まれる。ＣＰＵ１４（キャッシュ１７）は、
バス１６にトランザクションを発行しない。キャッシュ
１７は、該当するキャッシュラインの状態を“モディフ
ァイド”に変更する。ただし、後述するように、本方式
ではクリーンエクスクルーシブ状態を避けるように制御
されるので、本条件は実際には存在しないことになる。

【００４８】・ライト（キャッシュヒット／クリーンシ
ェアード）：ＣＰＵ１４がライトアクセス要求した結
果、キャッシュ１７においてキャッシュヒットし、対応
するキャッシュラインデータがクリーンシェアードの状
態の場合、ＣＰＵ１４（キャッシュ１７）は、バス１６
に“Ｉｎｖａｌｉｄａｔｅ”トランザクションを発行す
る。この後、キャッシュ１７は、該当するキャッシュラ
インの状態を“モディファイト”にして、データを書き
込む。

【００４９】・ライト（キャッシュミス）：ＣＰＵ１４
がライトアクセス要求した結果、キャッシュ１７におい
てキャッシュミスした場合、バス１６に“Ｒｅａｄ−Ｌ
ｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅ”トランザク
ションを発行する。

【００５０】これに対して、モディファイド応答信号が
アサートされたならば、他のキャッシュのうち一つがそ
のラインの更新データを保持していることになる。キャ
ッシュ１７は、この後、モディファイド応答信号をアサ
ートしたキャッシュから主メモリ１２に書き出されたキ
ャッシュラインデータを読み込み、それをデータメモリ
に格納する。

【００５１】一方、モディファイド応答信号がアサート
されなければ、キャッシュ１７は、主メモリ１２より読
み出されたデータを取り込み、データメモリに格納す
る。いずれの場合も、該当するキャッシュラインの状態
を“モディファイド”とし、データを書き込む。 （２）スレーブプロセッサ 次にあるプロセッサ／キャッシュが発行したトランザク
ションに対する他のプロセッサとそれに対応するキャッ
シュ（スレーブプロセッサ）の動作、および状態遷移に
ついて説明する。なお、マスタプロセッサがＣＰＵ１４
（キャッシュ１７）、スレーブプロセッサがＣＰＵ１５
（キャッシュ１８）であるとし、マスタプロセッサから
発行されるトランザクション毎に説明する。

【００５２】・“Ｒｅａｄ−Ｌｉｎｅ”トランザクショ
ンに対する応答：キャッシュ１８は、“Ｒｅａｄ−Ｌｉ
ｎｅ”トランザクションが対象とするキャッシュライン
データを“モディファイド”の状態で保持している場
合、モディファイド応答信号線１６２を介してモディフ
ァイド応答信号をアサートして、更新データを保持して
いることを通知する。この後、キャッシュ１８は、“Ｗ
ｒｉｔｅ−Ｌｉｎｅ”トランザクションを発行して更新
データを主メモリ１２に書き出す。キャッシュ１８は、
該当するキャッシュラインの状態を“クリーンシェアー
ド”とする。

【００５３】また、キャッシュ１８は、“Ｒｅａｄ−Ｌ
ｉｎｅ”トランザクションが対象とするキャッシュライ
ンデータを“クリーンエクススクルーシブ”または“ク
リーンシェアード”の状態で保持している場合、シェア
ード応答信号線１６１を介してシェアード応答信号をア
サートして、クリーンデータを保持していることを通知
する。いずれの場合も、キャッシュ１８は、該当するキ
ャッシュラインの状態を“クリーンシェアード”とす
る。

【００５４】なお、キャッシュ１８は、対応する有効な
キャッシュラインデータを保持していない場合には、何
もしない。 ・“Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａ
ｔｅ”トランザクションに対する応答：キャッシュ１８
は、“Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄ
ａｔｅ”トランザクションが対象とするキャッシュライ
ンデータを“モディファイド”の状態で保持している場
合、モディファイド応答信号線１６２を介してモディフ
ァイド応答信号をアサートして、更新データを保持して
いることを通知する。この後、キャッシュ１８は、“Ｗ
ｒｉｔｅ−Ｌｉｎｅ”トランザクションを発行して更新
データを主メモリ１２に書き出す。キャッシュ１８は、
該当するキャッシュラインの状態を“インバリッド”と
する。

【００５５】また、キャッシュ１８は、“Ｒｅａｄ−Ｌ
ｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅ”トランザク
ションが対象とするキャッシュラインデータを“クリー
ンエクスクルーシブ”または“クリーンシェアード”の
状態で保持している場合、該当するキャッシュラインの
状態を“インバリッド”とする。

【００５６】なお、キャッシュ１８は、対応する有効な
キャッシュラインデータを保持していない場合には、何
もしない。 ・“Ｉｎｖａｌｉｄａｔｅ”トランザクションに対する
応答：キャッシュ１８は、“Ｉｎｖａｌｉｄａｔｅ”ト
ランザクションが対象とするキャッシュラインデータを
“クリーンエクスクルーシブ”または“クリーンシェア
ード”の状態で保持している場合、該当するキャッシュ
ラインの状態を“インバリッド”とする。

【００５７】また、キャッシュ１８は、対応する有効な
キャッシュラインデータを保持していない場合には、何
もしない。なお、この場合、対応するラインを“モディ
ファイド”の状態で保持していることはあり得ない。

【００５８】・“Ｗｒｉｔｅ−Ｌｉｎｅ”トランザクシ
ョンに対する応答：キャッシュ１８は、何もしない。 ・“Ｒｅａｄ−Ｌｉｎｅ−ｎｏｎｅ−Ｓｎｏｏｐ”トラ
ンザクションに対する応答：キャッシュ１８は、何もし
ない。 （３）メモリ制御部 メモリ制御部２０は、各バストランザクションに対し
て、次のような動作をする。

【００５９】・“Ｗｒｉｔｅ−Ｌｉｎｅ”トランザクシ
ョンに対する応答：バス１６に発行された“Ｗｒｉｔｅ
−Ｌｉｎｅ”トランザクションをスヌープすると、メモ
リ制御部２０は、キャッシュから書き出されるキャッシ
ュラインデータを取り込み、主メモリ１２の該当するア
ドレスに書き込む。

【００６０】・“Ｉｎｖａｌｉｄａｔｅ”トランザクシ
ョンに対する応答：何もしない。 ・“Ｒｅａｄ−Ｌｉｎｅ”、“Ｒｅａｄ−Ｌｉｎｅ−ｗ
ｉｔｈ−Ｉｎｖａｌｉｄａｔｅ”トランザクションに対
する応答：メモリ制御部２０は、これら２つのトランザ
クションに対しては、同一の動作をする。

【００６１】これらのトランザクションに対してモディ
ファイド応答信号がアサートされた場合は、何もしな
い。これは、アサートしたスレーブプロセッサのキャッ
シュが既に更新データを保持していることを示してい
る。この場合、これらのトランザクションに引き続き、
このキャッシュから“Ｗｒｉｔｅ−Ｌｉｎｅ”トランザ
クションが発行され、更新データが書き出される。

【００６２】一方、モディファイド応答信号がアサート
されない場合は、アクセス対象となっているキャッシュ
ラインのアドレスで示されるメモリロケーションからキ
ャッシュラインデータを読み出し、バス１６に出力す
る。

【００６３】・“Ｒｅａｄ−Ｌｉｎｅ−ｎｏｎｅ−Ｓｎ
ｏｏｐ”トランザクションに対する応答：アクセス対象
となっているキャッシュラインのアドレスで示されるメ
モリロケーションからキャッシュラインデータを読み出
し、バス１６に出力する。 （４）ビフォアイメージバッファ制御部 次に、各バストランザクションに対するビフォアイメー
ジバッファ制御部２１の動作を説明する。以下、バス１
６に発行されるトランザクション毎に説明する。

【００６４】・“Ｒｅａｄ−Ｌｉｎｅ”トランザクショ
ンに対する応答：バスインタフェース制御部２１１がバ
ス１６に発行された“Ｒｅａｄ−Ｌｉｎｅ”トランザク
ションをスヌープすると、状態保存制御部２１２は、バ
ストランザクション応答制御部２１５を起動する。バス
トランザクション応答制御部２１５は、バスインターフ
ェース制御部２１１を介してシェアード応答信号をアサ
ートする。これによって、マスタプロセッサのキャッシ
ュの現在対象としているキャッシュラインの状態を“ク
リーンエクスクルーシブ”ではなく、“クリーンシェア
ード”の状態にすることができる。これによって、この
後、当該キャッシュラインに対してライトアクセスが発
生した場合に、“Ｉｎｖａｌｉｄａｔｅ”トランザクシ
ョンの発行を引き起こすことができ、更新前のデータを
保存することを可能としている。

【００６５】なお、プロセッサおよびキャッシュの機能
として、“クリーンエクスクルーシブ”状態を避ける方
法がある場合には、ビフォアイメージバッファ制御部２
１がシェアード応答信号をアサートする必要はない。

【００６６】・“Ｉｎｖａｌｉｄａｔｅ”トランザクシ
ョンに対する応答：バスインタフェース制御部２１１が
バス１６に発行された“Ｉｎｖａｌｉｄａｔｅ”トラン
ザクションをスヌープすると、状態保存制御部２１２
は、バストランザクション応答制御部２１５を起動す
る。バストランザクション応答制御部２１５は、バスイ
ンターフェース制御部２１１を介してシェアード応答信
号とモディファイド応答信号をアサートする。これによ
って、“Ｉｎｖａｌｉｄａｔｅ”トランザクションアボ
ードされたことになり、この後、マスタプロセッサは、
再びバスを獲得した後、同じトランザクションを再発行
する。

【００６７】バストランザクション応答制御部２１５
は、下記の処理が完了するまで、再発行された“Ｉｎｖ
ａｌｉｄａｔｅ”トランザクションに対して、シェアー
ド応答信号およびモディファイド応答信号をアサート
し、アボートし続ける。

【００６８】状態保存制御部２１２は、バストランザク
ション発行制御部２１５を起動する。バストランザクシ
ョン発行制御部２１５は、更新前のキャッシュラインデ
ータを得るため、バスインタフェース制御部２１１を介
して得た無効対象となっているキャッシュラインのアド
レスで示されるメモリロケーションに対する“Ｒｅａｄ
−Ｌｉｎｅ−ｎｏｎ−Ｓｎｏｏｐ”トランザクションを
発行する。

【００６９】さらに、状態保存制御部２１２は、バッフ
ァアクセス制御部２１４を起動し、メモリ制御部２０が
主メモリ１２から読み出してバス１６に出力したキャッ
シュラインデータを、バスインタフェース制御部２１１
からバッファアクセス制御部２１４に転送して、アドレ
ス値と共にビフォアイメージバッファ１３に書き込ませ
る。

【００７０】この処理が終了すると、バストランザクシ
ョン応答制御部２１５は、再発行された“Ｉｎｖａｌｉ
ｄａｔｅ”トランザクションに対するアボートを中止す
る。また、状態保存制御部２１２は、上記処理を実施し
たキャッシュブロックのアドレスを記憶し、この後、再
び同じアドレスに対する“Ｉｎｖａｌｉｄａｔｅ”トラ
ンザクションが発行された場合には、無視する。

【００７１】図４には、この“Ｉｎｖａｌｉｄａｔｅ”
トランザクションに対する応答処理の動作タイミングが
示されている。バストランザクション発行制御部２１５
は、“Ｉｎｖａｌｉｄａｔｅ”トランザクションを確認
すると、その時のアドレス（Ａ）を使用して、主メモリ
１２からアドレス（Ａ）の更新前データ（Ｄ１〜Ｄ４）
を読み出すための“Ｒｅａｄ−Ｌｉｎｅ−ｎｏｎ−Ｓｎ
ｏｏｐ”トランザクションを開始する。このとき、各キ
ャッシュメモリはそのトランザクションに対してはスヌ
ープ動作を行わない。

【００７２】メモリ制御部２０は、“Ｒｅａｄ−Ｌｉｎ
ｅ−ｎｏｎ−Ｓｎｏｏｐ”トランザクションに応答し
て、主メモリ１２との間に設けられているメモリアドレ
スライン（ＭＭ ａｄｄｒｅｓｓ）、データライン（Ｍ
Ｍ ｄａｔａ）、リードライト制御ライン（ＭＭ ＲＡ
Ｓ＃、ＣＡＳ＃、ＷＥ＃）を制御して、主メモリ１２の
アドレス（Ａ）からキャッシュラインデータ（Ｄ１〜Ｄ
４）を読み出し、それをバス１６のデータバス（ｄａｔ
ａ ｂｕｓ）上に出力する。

【００７３】一方、ビフォアイメージバッファ制御部２
１においては、バッファアクセス制御部２１４にもアド
レス（Ａ）が渡される。バッファアクセス制御部２１４
は、ビフォアイメージバッファ１３との間に設けられた
アドレスライン（ＢＩＢ ａｄｄｒｅｓｓ）、データラ
イン（ＢＩＢ ｄａｔａ）、リードライト制御ライン
（ＢＩＢ ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）を制御して、
アドレス（Ａ）と、バス１６のデータバス（ｄａｔａ
ｂｕｓ）上に出力されたデータ（Ｄ１〜Ｄ４）との組
を、ビフォアイメージバッファ１３の該当するエントリ
にスタックする。

【００７４】・“Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎ
ｖａｌｉｄａｔｅ”トランザクションに対する応答：
“Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔ
ｅ”トランザクションの発行に伴って、モディファイド
応答信号がアサートされた場合は、アサートしたキャッ
シュが既に更新データを保持していることを示してお
り、そのプロセッサが最新のチェックポイント以降にラ
イトアクセスを実行していることがわかる。このため、
その時点で以前のデータがビフォアイメージバッファ１
３に格納されていることになり、改めてこのアドレスの
データをビフォアイメージバッファに格納する必要はな
い。したがって、状態保存制御部１１２は、何もしな
い。

【００７５】一方、“Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−
Ｉｎｖａｌｉｄａｔｅ”トランザクションの発行に伴っ
て、モディファイド応答信号がアサートされない場合
は、バッファアクセス制御部２１４を起動し、メモリ制
御部２０が主メモリ１２から読み出しバス１６に出力し
たキャッシュラインデータを、バスインタフェース制御
部２１１からバッファアクセス制御部２１４に転送し
て、アドレス値と共にビフォアイメージバッファ１３に
書き込ませる。

【００７６】この場合、“Ｒｅａｄ−Ｌｉｎｅ−ｎｏｎ
−Ｓｎｏｏｐ”トランザクションを発行する必要はな
い。 ・“Ｗｒｉｔｅ−Ｌｉｎｅ”トランザクションに対する
応答：何もしない。 （５）チェックポイント 次に、前述のようにして動作するマルチプロセッサシス
テムにおけるチェックポイント処理について説明する。

【００７７】チェックポイント処理は、チェックポイン
ト毎に障害回復に必要な情報を定期的に採取し、障害発
生時には、その直前のチェックポイントにロールバック
することにより処理を再開するというシステム回復方法
である。

【００７８】チェックポイント時には、プロセッサ１４
〜１５の内部状態を主メモリ１２に書き出すとともに、
各キャッシュ１７〜１８の“モディファイド”状態にあ
る全てのキャッシュラインのデータを主メモリ１２に書
き戻す。なお、実際には、プロセッサ内部状態の主メモ
リ１２への書き出しもキャッシュを介して行われるの
で、バストランザクション上、特別な配慮は不要であ
る。キャッシュ１７〜１８は、主メモリ１２に書き戻し
たキャッシュラインの状態を“クリーンシェアード”ま
たは“インバリッド”にする。主メモリ１２へのライン
データの書き戻しは“Ｗｒｉｔｅ−Ｌｉｎｅ”トランザ
クションを用いて行われるため、このときにビフォアイ
メージバッファ１３へのデータ保存が発生することはな
い。

【００７９】また、ビフォアイメージバッファ１３の内
容は正常にチェックポイントが採取された時にクリアさ
れ、そして、通常のプロセス処理の再開されると、ビフ
ォアイメージバッファ１３への更新履歴情報の書き込み
が開始される。ロールバック時には、各ＣＰＵの内部状
態のみならず、主メモリ１２の状態も直前のチェックポ
イントときの状態に復元される。この主メモリ１２の状
態回復は、ビフォアイメージバッファ１３に蓄積されて
いる更新前データを逐次読み出して、主メモリ１２の対
応する番地に書き戻すことによって実現される。

【００８０】この方式によると、チェックポイント時に
は、コピーバックキャッシュに保持されていた更新デー
タを主メモリ１６に書き出すだけで良く、この時点で更
新前データをビフォアイメージバッファ１３に保存する
必要がなくなるため、チェックポイントのオーバーヘッ
ドを小さくすることができる。

【００８１】以上のように、この実施形態においては、
通常のメモリコントローラから構成されるメモリ制御部
２０とは別個にビフォアイメージバッファ制御部２１が
設けられており、それがバス１６に接続されている。ビ
フォアイメージバッファ制御部２１は、主メモリ１６に
対するライトアクセス要求がメモリ制御部２０に送られ
た時に動作するのではなく、ＣＰＵからそれに対応する
キャッシュに対してライトアクセス要求があった場合
に、当該キャッシュからバス１６上に発行されるトラン
ザクションに応答して自動的に起動して、主メモリ１２
から更新前データをリードするためのトランザクション
を発行する。このように、メモリコントローラとは独立
して動作可能なビフォアイメージバッファ制御部２１を
設けることにより、既存のコンピュータシステムのメモ
リコントローラを改造せずに、既存のコンピュータシス
テムをそのまま流用して容易にメモリ状態回復機能を実
現することが可能となる。

【００８２】なお、“Ｉｎｖａｌｉｄａｔｅ”トランザ
クションおよび“Ｗｒｉｔｅ−Ｌｉｎｅ”トランザクシ
ョンに対するビフォアイメージバッファ制御部２１の動
作は、次のように変えて実施することも可能である。

【００８３】・“Ｉｎｖａｌｉｄａｔｅ”トランザクシ
ョンに対する応答：バスインタフェース制御部２１１が
バス１６に発行された“Ｉｎｖａｌｉｄａｔｅ”トラン
ザクションをスヌープすると、状態保存制御部２１２
は、バストランザクション応答制御部２１５を起動す
る。バストランザクション応答制御部２１５は、下記の
処理が完了するまで、同じアドレスに対する“Ｗｒｉｔ
ｅ−Ｌｉｎｅ”トランザクションに対して、シェアード
応答信号をアサートし、アボードし続ける。

【００８４】状態保存制御部２１２は、バストランザク
ション発行制御部２１５を起動する。バストランザクシ
ョン発行制御部２１５は、更新前のキャッシュラインデ
ータを得るため、バスインタフェース制御部２１１を介
して得た無効対象となっているキャッシュラインのアド
レスで示されるメモリロケーションに対する“Ｒｅａｄ
−Ｌｉｎｅ−ｎｏｎ−Ｓｎｏｏｐ”トランザクションを
発行する。

【００８５】さらに、状態保存制御部２１２は、バッフ
ァアクセス制御部２１４を起動し、メモリ制御部２０が
主メモリ１２から読み出してバス１６に出力したキャッ
シュラインデータを、バスインタフェース制御部２１１
からバッファアクセス制御部２１４に転送して、アドレ
ス値と共にビフォアイメージバッファ１３に書き込ませ
る。

【００８６】この処理が終了すると、バストランザクシ
ョン応答制御部２１５は、同じアドレスに対する“Ｗｒ
ｉｔｅ−Ｌｉｎｅ”トランザクションに対するアボート
を中止する。

【００８７】・“Ｗｒｉｔｅ−Ｌｉｎｅ”トランザクシ
ョンに対する応答：上記の通り、“Ｉｎｖａｌｉｄａｔ
ｅ”トランザクションに対する更新前キャッシュライン
データ読み込み処理中は、バスインタフェース制御部２
１１がバス１６に発行された“Ｗｒｉｔｅ−Ｌｉｎｅ”
トランザクションをスヌープすると、これが同じアドレ
スに対するものであれば、バストランザクション応答制
御部２１５がシェアード応答信号およびモディファイド
応答信号をアサートし、アボートする。

【００８８】この処理実行中以外、および実行中であっ
ても異なるアドレスに対する場合には何もしない。ま
た、前記実施形態では、ビフォアイメージバッファを独
立したメモリで構成し、ビフォアイメージバッファ制御
部２１に接続していたが、主メモリ１２の一部を利用し
て実施することも可能である。

【００８９】この実現例を図５に示す。図５のシステム
構成においては、ビフォアイメージバッファ１３は、主
メモリ１２の一部の記憶領域を用いて実現されている。
また、バッファアクセス制御部２１４は、バストランザ
クション発行制御部２１５とも接続され、ビフォアイメ
ージバッファ１３のアクセスのためにバス１６に対して
トランザクションを発行させる機能を持つ。

【００９０】バッファアクセス制御部２１４は、更新前
データと当該アドレスが転送されると、これらを主メモ
リ１２中のビフォアイメージバッファ１３に格納するた
め、バストランザクション発行制御部２１５を起動す
る。トランザクション発行制御部２１５は、バスインタ
フェース制御部２１１を介して、２つの“Ｗｒｉｔｅ−
Ｌｉｎｅ”トランザクションを発行する。

【００９１】一つは更新前データを格納するためのもの
であり、もう一つは当該アドレスを格納するためのもの
である。これにより、独立したメモリを備える必要がな
く、安価に構成することが可能となる。

【００９２】また、以上の説明では、コピーバック型の
キャッシュについて説明したが、ライトスルーキャッシ
ュに対して以下のようにして更新前データの保存を行う
ことができる。

【００９３】ここでは、図１のキャッシュ１７〜１８が
ライトスルーモードで動作する機能を持つ場合を例とし
て説明するが、ライトスルー専用のキャッシュであって
も同様にして実現できる。

【００９４】ライトスルーキャッシュの場合、キャッシ
ュの状態は、 ・インバリッド ・バリッド の２種類である。

【００９５】以下では、簡単のため図３の状態管理表を
用い、 ・インバリッド ・クリーンシェアード の２状態で管理するものとする。

【００９６】キャッシュ１７〜１８からバス１６に出さ
れるトランザクションの種類としては、次のものがサポ
ートされる。 ・“Ｒｅａｄ−Ｌｉｎｅ”トランザクション：キャッシ
ュラインデータのリード。これは前述の実施形態と同じ
であり、ＣＰＵからのあるアドレスのキャッシュライン
に対するリードアクセスに対して、該当する有効なキャ
ッシュラインデータがキャッシュに存在せずキャッシュ
ミスした場合に発行される。

【００９７】・“Ｗｒｉｔｅ−Ｗｏｒｄ”トランザクシ
ョン：データのライト。ＣＰＵからのライトアクセスに
対して、キャッシュ中の当該データの有無に関わらず発
行される。

【００９８】バス１６も前記実施形態と同一の構成とす
る。但し、本例では、シェアード応答信号線１６１、モ
ディファイド応答信号線１６２は、同時にアサートされ
た場合に、当該トランザクションをアボートするという
機能のみを用いる。 （１）マスタプロセッサ まず、トランザクションを発行してアクセスを起動する
マスタプロセッサの動作と、発行されたトランザクショ
ンに対応するキャッシュの状態遷移について説明する。
なお、マスタプロセッサがＣＰＵ１４（キャッシュ１
７）であるとして説明する。

【００９９】・リードアクセス（キャッシュヒット）：
ＣＰＵ１４がリードアクセス要求した結果、キャッシュ
１７においてキャッシュヒットした場合、キャッシュ１
７から該当するデータが読み出される。ＣＰＵ１４（キ
ャッシュ１７）は、バス１６にトランザクションを発行
しない。このとき、キャッシュラインの状態は変わらな
い。

【０１００】・リードアクセス（キャッシュミス）：Ｃ
ＰＵ１４がリードアクセス要求した結果、キャッシュ１
７においてキャッシュミスした場合、ＣＰＵ１４ （キ
ャッシュ１７）は、バス１６に“Ｒｅａｄ−Ｌｉｎｅ”
トランザクションを発行する。

【０１０１】キャッシュ１７は、キャッシュラインの状
態を“クリーン・シェアード”とするとともに、主メモ
リ１２より読み出されたデータを取り込んで、データメ
モリに格納する。

【０１０２】キャッシュ１７はバス１６から取り込んだ
キャッシュラインデータのうち、必要とされるデータを
ＣＰＵ１４に返す。 ・ライト（キャッシュヒット）：ＣＰＵ１４がライトア
クセス要求した結果、キャッシュ１７においてキャッシ
ュヒットした場合、対応するキャッシュラインデータを
書き込むとともに、バス１６に“Ｗｒｉｔｅ−Ｗｏｒ
ｄ”トランザクションを発行し、主メモリ１２のデータ
を書き換える。このとき、キャッシュラインの状態は変
わらない。

【０１０３】・ライト（キャッシュミス）：ＣＰＵ１４
がライトアクセス要求した結果、キャッシュ１７におい
てキャッシュミスした場合、バス１６に“Ｗｒｉｔｅ−
Ｗｏｒｄ”トランザクションを発行し、主メモリ１２の
データを書き換える。このとき、キャッシュラインの状
態は変わらない。 （２）スレーブプロセッサ 次にあるプロセッサ／キャッシュが発行したトランザク
ションに対する他のプロセッサとそれに対応するキャッ
シュ（スレーブプロセッサ）の動作、および状態遷移に
ついて説明する。なお、マスタプロセッサがＣＰＵ１４
（キャッシュ１７）、スレーブプロセッサがＣＰＵ１５
（キャッシュ１８）であるとする。

【０１０４】・“Ｒｅａｄ−Ｌｉｎｅ”トランザクショ
ンに対する応答：何もしない。 ・“Ｗｒｉｔｅ−Ｗｏｒｄ”トランザクションに対する
応答：キャッシュ１８は、トランザクションが対象とす
るキャッシュラインデータを“クリーンシェアード”の
状態で保持している場合、該当するキャッシュラインの
状態を“インバリッド”とする。 （３）メモリ制御部 メモリ制御部２０は各バストランザクションに対して、
次のような動作をする。

【０１０５】・“Ｒｅａｄ−Ｌｉｎｅ”トランザクショ
ンに対する応答：アクセス対象となっているキャッシュ
ラインのアドレスで示されるメモリロケーションからキ
ャッシュラインデータを読み出し、バス１６に出力す
る。

【０１０６】・“Ｗｒｉｔｅ−Ｗｏｒｄ”トランザクシ
ョンに対する応答：キャッシュから書き出されるデータ
を取り込み、メモリ１２の該当するアドレスに書き込
む。 （４）ビフォアイメージバッファ制御部 次に、各バストランザクションに対するビフォアイメー
ジバッファ制御部２１の動作を説明する。

【０１０７】・“Ｒｅａｄ−Ｌｉｎｅ”トランザクショ
ンに対する応答：何もしない。 ・“Ｗｒｉｔｅ−Ｗｏｒｄ”トランザクションに対する
応答：バスインタフェース制御部２１１がバス１６に発
行された“Ｗｒｉｔｅ−Ｗｏｒｄ”トランザクションを
スヌープすると、状態保存制御部２１２は、バストラン
ザクション応答制御部２１５を起動する。バストランザ
クション応答制御部２１５は、バスインターフェース制
御部２１１を介してシェアード応答信号とモディファイ
ド応答信号を、シェアード応答信号線１６１およびモデ
ィファイド応答信号線１６２にアサートする。これによ
って、“Ｗｒｉｔｅ−Ｗｏｒｄ”トランザクションはア
ボートされたことになり、この後、マスタプロセッサ
は、再びバスを獲得した後、同じトランザクションを再
発行する。

【０１０８】バストランザクション応答制御部２１５
は、下記の処理が完了するまで、再発行された“Ｗｒｉ
ｔｅ−Ｗｏｒｄ”トランザクションに対して、シェアー
ド応答信号およびモディファイド応答信号をアサート
し、アポートし続ける。

【０１０９】状態保存制御部２１２は、バストランザク
ション発行制御部２１５を起動する。バストランザクシ
ョン発行制御部２１５は、更新前のキャッシュラインデ
ータを得るため、バスインタフェース制御部２１１を介
して得た無効対象となっているキャッシュラインのアド
レスで示されるメモリロケーションに対する“Ｒｅａｄ
−Ｌｉｎｅ”トランザクションを発行する。

【０１１０】さらに、状態保存制御部２１２は、バッフ
ァアクセス制御部２１４を起動し、メモリ制御部２０が
主メモリ１２から読み出しバス１６に出力したキャッシ
ュラインデータを、バスインタフェース制御部２１１か
らバッファアクセス制御部２１４に転送して、アドレス
値と共にビフォアイメージバッファ１３に書き込ませ
る。

【０１１１】この処理が終了すると、バストランザクシ
ョン応答制御部２１５は、再発行された“Ｗｒｉｔｅ−
Ｗｏｒｄ”トランザクションに対するアボートを中止す
る。また、状態保存制御部２１２は、上記処理を実施し
たキャッシュブロックのアドレスを記憶し、この後、再
び同じアドレスに対する“Ｗｒｉｔｅ−Ｗｏｒｄ”トラ
ンザクションが発行された場合には、無視する。

【０１１２】なお、本例では、“Ｗｒｉｔｅ−Ｗｏｒ
ｄ”トランザクションに対して、ライン単位で更新前デ
ータを保存しているが、ワードデータのリードがサポー
トされていれば、ワード単位で更新前データを保存して
も良い。 （５）チェックポイント チェックポイントの処理は、プロセッサの内部状態を主
メモリに書き出すことで実現される。ライトスルー型キ
ャッシュであるので、キャッシュの内容を書き出す必要
はない。

【０１１３】また、ここではライトスルーキャッシュを
対象として説明したが、より一般にキャッシュを持たな
いコンピュータシステムや、非キャッシュアクセス動作
モードを持つコンピュータシステムにおいても、同様の
制御により、メモリ状態回復機能を実現することができ
る。

【０１１４】また、前記実施形態においては、複数のプ
ロセッサ１４〜１５を持つマルチプロセッサシステムを
説明したが、キャッシュが同様の機能を持っていれば、
単一プロセッサから成るコンピュータシステムに対して
も適用することが可能である。また、キャッシュが単一
でなく、階層構造を取る場合にも同様に適用可能であ
る。すなわち、マルチプロセッサ対応のＣＰＵおよびキ
ャッシュを持つシステムであれば、適用することができ
る。

【０１１５】このようにして、ビフォアイメージバッフ
ァ制御部２１は、あるキャッシュまたはＣＰＵからバス
１６に発行されたトランザクションに応じて、主メモリ
１２に保持された更新前データを含むキャッシュライン
データをビフォアイメージバッファ１３に保存する。

【０１１６】すなわち、既存のコンピュータシステムの
バス、プロセッサ、キャッシュ、メモリ制御部には何ら
手を加えずに、バスにビフォアイメージバッファ制御部
２１を付加することにより、メモリ状態回復機能を実現
することが可能となる。

【０１１７】なお、上述のビフォアイメージバッファ制
御部２１の動作は、コンピュータ読み取り可能なＣＤ−
ＲＯＭ等の記録媒体に格納して提供されるコンピュータ
プログラムによって実現することができる。この場合、
コンピュータプログラムには、ＣＰＵからそれに対応す
るキャッシュに対してライトアクセス要求があった場合
にキャッシュからバス上に発行されるトランザクション
に応答して、メモリ制御部２０を用いてライトアクセス
要求の対象となるデータを主メモリ１２から読み出すた
めの手順と、メモリ制御部２０を介して主メモリ１２か
らバス上に読み出されたデータと、そのデータに対応す
るアドレスとを、ビフォアイメージバッファ１３に格納
するための手順とを含ませればよい。これら手順は上述
したハードウェアの動作手順と同様である。また、キャ
ッシュからバスへのトランザクションのスヌープは、例
えば、バス上のトランザクションの状態がハードウェア
によって設定されるステータスレジスタなどを用意し、
そのステータスレジスタをリードすること等によって実
現できる。

【０１１８】また、ビフォアイメージバッファ制御部２
１にマイクロコンピュータを設け、前述のビフォアイメ
ージバッファ制御部２１の動作手順をそのマイクロコン
ピュータのＲＯＭに格納されたファームウェアなどの動
作制御プログラムによって制御することもできる。ま
た、本発明は、上記実施例に限定されるものではなく、
本発明の要旨の範囲で種々の変形実施が可能である。

【０１１９】

【発明の効果】以上説明したように、この発明によれ
ば、既存のコンピュータシステムのメモリ制御部を改造
せずに、付加ハードのみによってメモリ状態回復機能を
実現できるようになり、既存のコンピュータシステムを
そのまま流用する事が可能となる。また、主記憶へのデ
ータ書き込み時では無く、キャッシュへのデータ書き込
み時に更新前データを採取しているので、チェックポイ
ントロールバックによるシステム回復手法を用いている
システムに適用した場合には、チェックポイント時に、
キャッシュに保持されていた更新データを主記憶に書き
出すだけで良く、この時点で更新前データをバッファに
保存する必要がなくなるため、チェックポイント処理の
オーバーヘッドを小さくすることができる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るメモリ更新履歴保
存装置を用いたマルチプロセッサシステムの構成を示す
ブロック図。

【図２】同実施形態に係るシステムに設けられたキャッ
シュのタグメモリの構成例を示す図。

【図３】同実施形態に係るシステムに設けられたキャッ
シュに保持されているキャッシュラインデータの状態を
示す図。

【図４】同実施形態に係るシステムおけるメモリ更新履
歴情報の採取動作を示すタイミングチャート。

【図５】同実施形態に係るシステムの他の構成例を示す
ブロック図。

【図６】メモリ回復機能を実現するために必要な従来の
マルチプロセッサシステムの構成を示すブロック図。

【符号の説明】 １２…主メモリ、１３…ビフォアイメージバッファ、１
４〜１５…ＣＰＵ、１６…バス、１７〜１８…キャッシ
ュ、２０…メモリ制御部、２１…ビフォアイメージバッ
ファ制御部、２１１…バスインターフェース制御部、２
１２…状態保存制御部、２１３…バストランザクション
応答制御部、２１４…バッファアクセス制御部、２１５
…バストランザクション発行制御部。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 １以上のＣＰＵと、各ＣＰＵに対応して
   設けられた１以上のキャッシュと、主記憶と、この主記
   憶を制御するメモリコントローラと、少なくとも前記１
   以上のキャッシュと前記メモリコントローラとが接続さ
   れるバスと備えたコンピュータシステムにおいて前記主
   記憶の記憶内容を復元するために必要な更新履歴情報を
   保存するメモリ更新履歴保存装置において、 前記主記憶の更新前データとその更新前データの格納位
   置を示すアドレスとの組を前記更新履歴情報として格納
   するためのバッファと、 前記バスに接続され、前記バッファに対する更新履歴情
   報の書き込みを制御するバッファアクセス制御手段とを
   具備し、 前記バッファアクセス制御手段は、 前記ＣＰＵからそれに対応するキャッシュに対してライ
   トアクセス要求があった場合に当該キャッシュから前記
   バス上に発行されるトランザクションに応答して、前記
   ライトアクセス要求の対象となる前記主記憶上のデータ
   を読み出すためのリードトランザクションを前記バス上
   に発行するトランザクション発行手段と、 前記リードトランザクションの発行に応答して前記メモ
   リコントローラによって前記主記憶から前記バス上に読
   み出されたデータと、そのデータに対応するアドレスと
   を、前記バッファに格納する更新履歴書き込み手段とを
   具備することを特徴とするメモリ更新履歴保存装置。
2. 【請求項２】 前記バッファアクセス制御手段は、 前記バス上に発行される各種のトランザクションをスヌ
   ープするスヌープ手段を具備し、 前記トランザクション発行手段は、 前記ＣＰＵが前記キャッシュに対して書き込み要求を発
   行したときに前記キャッシュから所定のトランザクショ
   ンが前記バス上に発行されたことが前記スヌープ手段に
   よって検出されたとき、前記ライトアクセス要求の対象
   となる前記主記憶上のデータを読み出すためのリードト
   ランザクションを前記バス上に発行することを特徴とす
   る請求項１記載のメモリ更新履歴保存装置。
3. 【請求項３】 前記キャッシュはコピーバック型のキャ
   ッシュであり、 前記所定のトランザクションは、前記バスに接続し得る
   他のキャッシュに対して対応するキャッシュラインの無
   効化を指示する無効化トランザクションであることを特
   徴とする請求項２記載のメモリ更新履歴保存装置。
4. 【請求項４】 前記キャッシュはコピーバック型のキャ
   ッシュであり、 前記キャッシュから発行されるトランザクションが、前
   記主記憶あるいは前記バスに接続し得る他のキャッシュ
   の対応するキャッシュラインからのデータ読み出し、お
   よび前記他のキャッシュの対応するキャッシュラインの
   無効化を指示するリードおよび無効化トランザクション
   であることが、前記スヌープ手段によって検出されたと
   き、 前記更新履歴書き込み手段は、 前記リードおよび無効化トランザクションによって前記
   バス上に読み出されたデータおよび対応するアドレスを
   前記バッファに格納することを特徴とする請求項２記載
   のメモリ更新履歴保存装置。
5. 【請求項５】 前記キャッシュはライトスルー型のキャ
   ッシュであり、 前記所定のトランザクションは、 前記主記憶へのライトを実行するライトトランザクショ
   ンであることを特徴とする請求項２記載のメモリ更新履
   歴保存装置。
6. 【請求項６】 前記バッファは、前記主記憶の所定の記
   憶領域を用いて実現されており、 前記更新履歴書き込み手段は、 前記バッファに書き込むべきデータおよびアドレスの組
   を前記前記主記憶の前記記憶領域に書き込むためのライ
   トトランザクションを、前記トランザクション発行手段
   に発行させることを特徴とする請求項１記載のメモリ更
   新履歴保存装置。
7. 【請求項７】 １以上のＣＰＵと、各ＣＰＵに対応して
   設けられた１以上のキャッシュと、主記憶と、この主記
   憶を制御するメモリコントローラと、少なくとも前記１
   以上のキャッシュと前記メモリコントローラとが接続さ
   れるバスと、前記主記憶の更新前データとその更新前デ
   ータの格納位置を示すアドレスとの組から構成される更
   新履歴情報を格納するためのバッファとを備えたコンピ
   ュータシステムで使用されるメモリ更新履歴保存方法に
   おいて、 前記ＣＰＵからそれに対応するキャッシュに対してライ
   トアクセス要求があった場合に当該キャッシュから前記
   バス上に発行されるトランザクションに応答して、前記
   ライトアクセス要求の対象となる前記主記憶上のデータ
   を読み出すためのリードトランザクションを前記バス上
   に発行し、 前記リードトランザクションの発行に応答して前記メモ
   リコントローラによって前記主記憶から前記バス上に読
   み出されたデータと、そのデータに対応するアドレスと
   を、前記バッファに格納することを特徴とするメモリ更
   新履歴保存方法。
8. 【請求項８】 １以上のＣＰＵと、各ＣＰＵに対応して
   設けられた１以上のキャッシュと、主記憶と、この主記
   憶を制御するメモリコントローラと、少なくとも前記１
   以上のキャッシュと前記メモリコントローラとが接続さ
   れるバスと、前記主記憶の更新前データとその更新前デ
   ータの格納位置を示すアドレスとの組から構成される更
   新履歴情報を格納するためのバッファとを備えたコンピ
   ュータシステムで実行可能なコンピュータプログラムが
   格納された記録媒体であって、 前記コンピュータプログラムは、 前記ＣＰＵからそれに対応するキャッシュに対してライ
   トアクセス要求があった場合に、前記メモリコントロー
   ラを用いて前記ライトアクセス要求の対象となる前記主
   記憶上のデータを読み出すための手順と、 前記メモリコントローラを介して前記主記憶から前記バ
   ス上に読み出されたデータと、そのデータに対応するア
   ドレスとを、前記バッファに格納するための手順とを含
   むことを特徴とする記録媒体。