JP3145479B2 - マルチプロセッサシステムとそのキャッシュメモリ制御方法および装置 - Google Patents
マルチプロセッサシステムとそのキャッシュメモリ制御方法および装置Info
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Description
【０００１】
【産業上の利用分野】本発明は密結合型マルチプロセッ
サにおけるキャッシュメモリ制御方法及びその装置に係
り、特に、各キャッシュメモリの内容の一貫性を保つの
に好適なキャッシュメモリ制御方法及びその装置に関す
る。
サにおけるキャッシュメモリ制御方法及びその装置に係
り、特に、各キャッシュメモリの内容の一貫性を保つの
に好適なキャッシュメモリ制御方法及びその装置に関す
る。
【０００２】
【従来の技術】近年の高性能計算機には、メモリアクセ
ス速度の向上を目的として、キャッシュメモリが広く用
いられている。このキャシュメモリは、単一プロセッサ
よりなる計算機において、顕著な性能向上を実現できる
技術であるが、複数個のプロセッサがメモリを共有する
密結合型マルチプロセッサシステムでは、ボトルネック
となるシステムバスやメモリへのアクセスを低減するた
めにより重要な効果を産み出す。そこで、制御が複雑に
なるものの、性能面で優れていると言われているコピー
バック型キャッシュメモリが多く使われつつある。
ス速度の向上を目的として、キャッシュメモリが広く用
いられている。このキャシュメモリは、単一プロセッサ
よりなる計算機において、顕著な性能向上を実現できる
技術であるが、複数個のプロセッサがメモリを共有する
密結合型マルチプロセッサシステムでは、ボトルネック
となるシステムバスやメモリへのアクセスを低減するた
めにより重要な効果を産み出す。そこで、制御が複雑に
なるものの、性能面で優れていると言われているコピー
バック型キャッシュメモリが多く使われつつある。
【０００３】マルチプロセッサシステムでのコピーバッ
ク型キャッシュメモリにおいては、データの一致化制御
（一貫性制御、あるいはコヒーレンス制御と呼ばれ
る。）が重要な技術課題となる。この一致化制御は、各
プロセッサに接続されたキャッシュメモリの内容を常に
矛盾（不一致）しないように制御する方法であり、文献
(James Archibald etal : Cache Coherence Protocols
; Evaluation Using a Multiprocessor Simulation Mo
del, ACM Transaction on Computer System, Vol.14,N
o.4,Nov. 1986, pp273-298)「キャッシュ コヒーレン
シ プロトコル：ユージング マルチプロセッサ シミ
ュレーション モデル」にいくつかの方式が紹介されて
いる。
ク型キャッシュメモリにおいては、データの一致化制御
（一貫性制御、あるいはコヒーレンス制御と呼ばれ
る。）が重要な技術課題となる。この一致化制御は、各
プロセッサに接続されたキャッシュメモリの内容を常に
矛盾（不一致）しないように制御する方法であり、文献
(James Archibald etal : Cache Coherence Protocols
; Evaluation Using a Multiprocessor Simulation Mo
del, ACM Transaction on Computer System, Vol.14,N
o.4,Nov. 1986, pp273-298)「キャッシュ コヒーレン
シ プロトコル：ユージング マルチプロセッサ シミ
ュレーション モデル」にいくつかの方式が紹介されて
いる。
【０００４】
【発明が解決しようとする課題】そして、これらのプロ
トコルを実装するときに問題となるのが、排他的書き込
み状態実現方法である。即ち、同じラインに複数のプロ
セッサが同時に書き込みを行なわないように、書き込み
が実行される前にハードウエアによって排他制御を行な
わなければならない。この課題を解決する方法は、特開
平３ー４００４７「キャッシュラインストア方法」に記
載されている。しかしながら、この従来技術では、大量
かつ特殊なハードウエアを必要とし、安価なマルチプロ
セッサシステムには適さない。
トコルを実装するときに問題となるのが、排他的書き込
み状態実現方法である。即ち、同じラインに複数のプロ
セッサが同時に書き込みを行なわないように、書き込み
が実行される前にハードウエアによって排他制御を行な
わなければならない。この課題を解決する方法は、特開
平３ー４００４７「キャッシュラインストア方法」に記
載されている。しかしながら、この従来技術では、大量
かつ特殊なハードウエアを必要とし、安価なマルチプロ
セッサシステムには適さない。
【０００５】本発明の目的は、汎用マイクロプロセッサ
を用いたマルチプロセッサシステムにおいて、マイクロ
プロセッサの基本機能を用いて少ないハードウエアで排
他的書き込みを実現するキャッシュメモリ制御方法及び
その装置を提供することにある。
を用いたマルチプロセッサシステムにおいて、マイクロ
プロセッサの基本機能を用いて少ないハードウエアで排
他的書き込みを実現するキャッシュメモリ制御方法及び
その装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的は、命令実行部
と、該命令実行部に接続され主メモリの内容の一部をシ
ステムバスを介して読み出し格納するコピーバック型キ
ャッシュメモリと、該コピーバック型キャッシュメモリ
に接続され前記主メモリとのインターフェイスを取るバ
スインターフェイスと、前記コピーバック型キャッシュ
メモリに接続されシステムバスを介して行なわれるメモ
リアクセスを監視するバス監視装置とを備えてなりアク
セスのリトライ機能を備える処理装置複数を有するマル
チプロセッサシステムにおいて、前記バス監視装置が、
自処理装置以外の処理装置が自コピーバック型キャッシ
ュメモリの保持するラインを更新するアクセスを行なっ
たことを検出したとき、バスインターフェイスに対して
バスインターフェイスに保持されているメモリアクセス
要求をキャンセルさせ、バスインターフェイスがこのキ
ャンセル要求に呼応して、前記コピーバック型キャッシ
ュメモリ内に保持しているバスインターフェイスへのア
クセスをキャンセルさせ、前記命令実行部に対して前記
コピーバック型キャッシュメモリへのアクセスをキャン
セルさせ、その後に前記リトライを行うことで、達成さ
れる。
と、該命令実行部に接続され主メモリの内容の一部をシ
ステムバスを介して読み出し格納するコピーバック型キ
ャッシュメモリと、該コピーバック型キャッシュメモリ
に接続され前記主メモリとのインターフェイスを取るバ
スインターフェイスと、前記コピーバック型キャッシュ
メモリに接続されシステムバスを介して行なわれるメモ
リアクセスを監視するバス監視装置とを備えてなりアク
セスのリトライ機能を備える処理装置複数を有するマル
チプロセッサシステムにおいて、前記バス監視装置が、
自処理装置以外の処理装置が自コピーバック型キャッシ
ュメモリの保持するラインを更新するアクセスを行なっ
たことを検出したとき、バスインターフェイスに対して
バスインターフェイスに保持されているメモリアクセス
要求をキャンセルさせ、バスインターフェイスがこのキ
ャンセル要求に呼応して、前記コピーバック型キャッシ
ュメモリ内に保持しているバスインターフェイスへのア
クセスをキャンセルさせ、前記命令実行部に対して前記
コピーバック型キャッシュメモリへのアクセスをキャン
セルさせ、その後に前記リトライを行うことで、達成さ
れる。
【０００７】
【作用】ある処理装置の命令部からの外部アクセスが書
き込みアクセスであり、これによってキャッシュメモリ
のラインが初めて更新されるときには、キャッシュメモ
リはシステムバスに排他的書き込み状態要求アクセスを
出す。そして、他の処理装置は、この排他的書き込み状
態要求アクセスを検出すると、各自のバスインタフェイ
ス部とキャッシュメモリにアクセスキャンセル要求を出
し、さらに命令部には、外部アクセスのリトライ機能要
求を出す。そして、キャッシュメモリは、命令部がリト
ライを開始するまでに、排他的書き込み状態要求の対象
となっているラインを無効化する。
き込みアクセスであり、これによってキャッシュメモリ
のラインが初めて更新されるときには、キャッシュメモ
リはシステムバスに排他的書き込み状態要求アクセスを
出す。そして、他の処理装置は、この排他的書き込み状
態要求アクセスを検出すると、各自のバスインタフェイ
ス部とキャッシュメモリにアクセスキャンセル要求を出
し、さらに命令部には、外部アクセスのリトライ機能要
求を出す。そして、キャッシュメモリは、命令部がリト
ライを開始するまでに、排他的書き込み状態要求の対象
となっているラインを無効化する。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図２は、本発明の一実施例に係る密結合型マル
チプロセッサシステムの全体構成図である。１（１―ａ
〜１―ｎ）は、夫々処理装置（以下、ＢＰＵという。）
であり、システムバス４を介してメモリ２をアクセス
し、データを処理する。３は、周辺装置（ＩＯ）であ
り、ディスク装置等を含む。
明する。図２は、本発明の一実施例に係る密結合型マル
チプロセッサシステムの全体構成図である。１（１―ａ
〜１―ｎ）は、夫々処理装置（以下、ＢＰＵという。）
であり、システムバス４を介してメモリ２をアクセス
し、データを処理する。３は、周辺装置（ＩＯ）であ
り、ディスク装置等を含む。
【０００９】図１は、ＢＰＵ１の内部構成図である。２
０１は、例えば米国モトローラ社の３２ビットＭＣ６８
０４０の様なマイクロプロセッサ（以下、ＭＰＵとい
う。）であるが、ＭＣ６８０４０に限らず汎用マイクロ
プロセッサを使用することができる。２０２は、外部キ
ャシュメモリ（ＥＣ）である。２０３は、システムバス
インターフェイスユニットであり、キャッシュメモリか
らのアクセスを一旦保持して、システムバス権を獲得
後、システムバス４を介してメモリ２あるいは周辺装置
３をアクセスする。２０４は、他のＢＰＵあるいは周辺
装置から出されるアクセスを監視するバスモニタ（一般
にスヌーパと呼ぶ：ＳＮＰ）である。そして、システム
バス４上に同じアドレスが現われたときには、そのとき
のファンクション（例えばリード／ライト）に応じて、
無効化アドレス及び無効化情報をＦＩＦＯ（Ｆｉｒｓｔ
ｉｎ Ｆｉｒｓｔ ｏｕｔ）バッファ２０９に格納す
る。
０１は、例えば米国モトローラ社の３２ビットＭＣ６８
０４０の様なマイクロプロセッサ（以下、ＭＰＵとい
う。）であるが、ＭＣ６８０４０に限らず汎用マイクロ
プロセッサを使用することができる。２０２は、外部キ
ャシュメモリ（ＥＣ）である。２０３は、システムバス
インターフェイスユニットであり、キャッシュメモリか
らのアクセスを一旦保持して、システムバス権を獲得
後、システムバス４を介してメモリ２あるいは周辺装置
３をアクセスする。２０４は、他のＢＰＵあるいは周辺
装置から出されるアクセスを監視するバスモニタ（一般
にスヌーパと呼ぶ：ＳＮＰ）である。そして、システム
バス４上に同じアドレスが現われたときには、そのとき
のファンクション（例えばリード／ライト）に応じて、
無効化アドレス及び無効化情報をＦＩＦＯ（Ｆｉｒｓｔ
ｉｎ Ｆｉｒｓｔ ｏｕｔ）バッファ２０９に格納す
る。
【００１０】２０５，２０６は、それぞれアドレス，デ
ータ信号である。２０７は、バスモニタ２０４からバス
インターフェイス２０３へアクセスキャンセル要求を伝
える信号線である。２０８は、バスインターフェイスユ
ニット２０３からＭＰＵ２０１及びキャッシュメモリ２
０２へアクセスキャンセル要求を伝える信号線である。
２１１は、ＦＩＦＯ２０９から無効化要求情報をキャッ
シュメモリ２０２へ伝える信号線であり、２１２はキャ
ッシュメモリ２０２からバスインターフェイス２０３に
アクセス信号を伝える信号線である。
ータ信号である。２０７は、バスモニタ２０４からバス
インターフェイス２０３へアクセスキャンセル要求を伝
える信号線である。２０８は、バスインターフェイスユ
ニット２０３からＭＰＵ２０１及びキャッシュメモリ２
０２へアクセスキャンセル要求を伝える信号線である。
２１１は、ＦＩＦＯ２０９から無効化要求情報をキャッ
シュメモリ２０２へ伝える信号線であり、２１２はキャ
ッシュメモリ２０２からバスインターフェイス２０３に
アクセス信号を伝える信号線である。
【００１１】図３は、キャッシュメモリ２０２の内部構
成図である。３０１は、データを保持するデータ部であ
り、３０２は、データのアドレス及び状態を保持するタ
グ部である。３０３は、ＢＰＵ２０１内のアドレス線２
０５上のアドレスと、タグ部３０２のアドレスを比較す
る比較器である。３０４は、キャッシュメモリ２０２全
体を制御する制御回路である。
成図である。３０１は、データを保持するデータ部であ
り、３０２は、データのアドレス及び状態を保持するタ
グ部である。３０３は、ＢＰＵ２０１内のアドレス線２
０５上のアドレスと、タグ部３０２のアドレスを比較す
る比較器である。３０４は、キャッシュメモリ２０２全
体を制御する制御回路である。
【００１２】図６は、データ部３０１の詳細構成図であ
り、図７はタグ部３０２の詳細構成図である。データ部
は、図６に示す様に、１６バイト（８ロングワード）で
１ラインを構成し、各バイト毎にパリティを持ってい
る。タグ部３０２は、図７に示す様に、ラインの物理ア
ドレスを格納する領域（１７ビット目〜５ビット目）と
ラインの状態（ＳＴＡＴＵＳ）を格納する領域を持って
いる。このキャッシュメモリ２０２は、ＭＰＵ２０１か
ら外部アクセスがあると、タグ部３０２を検索して、該
当するアクセスに必要なラインが存在する（ヒット）
か、あるいは存在しないか（ミスヒット）を判定し、ラ
インの状態にしたがってＭＰＵ２０１からのアクセス
を、図８に示す状態遷移に従って、処理する。
り、図７はタグ部３０２の詳細構成図である。データ部
は、図６に示す様に、１６バイト（８ロングワード）で
１ラインを構成し、各バイト毎にパリティを持ってい
る。タグ部３０２は、図７に示す様に、ラインの物理ア
ドレスを格納する領域（１７ビット目〜５ビット目）と
ラインの状態（ＳＴＡＴＵＳ）を格納する領域を持って
いる。このキャッシュメモリ２０２は、ＭＰＵ２０１か
ら外部アクセスがあると、タグ部３０２を検索して、該
当するアクセスに必要なラインが存在する（ヒット）
か、あるいは存在しないか（ミスヒット）を判定し、ラ
インの状態にしたがってＭＰＵ２０１からのアクセス
を、図８に示す状態遷移に従って、処理する。
【００１３】即ち、リードアクセスでヒットした場合
（８０１―ａ，ｂ）には、ＭＰＵ２０１にデータ部３０
１のデータを供給し、リードミスヒットに時（８０２）
には、バスインターフェイスユニット２０３に対して、
主メモリ２（図２）から必要なラインを読みだすように
要求する。このとき読み出したデータをキャッシュメモ
リ２０２内に格納するために、置換される既存のライン
が『更新あり状態』（主メモリ２と内容不一致状態：以
下、ＭＯＤ状態という。）ならば、このラインを主メモ
リ２に書き戻し（コピーバック）してから、ライン読み
出しの要求を行なう。
（８０１―ａ，ｂ）には、ＭＰＵ２０１にデータ部３０
１のデータを供給し、リードミスヒットに時（８０２）
には、バスインターフェイスユニット２０３に対して、
主メモリ２（図２）から必要なラインを読みだすように
要求する。このとき読み出したデータをキャッシュメモ
リ２０２内に格納するために、置換される既存のライン
が『更新あり状態』（主メモリ２と内容不一致状態：以
下、ＭＯＤ状態という。）ならば、このラインを主メモ
リ２に書き戻し（コピーバック）してから、ライン読み
出しの要求を行なう。
【００１４】ライトアクセスでヒットした場合（８０
３，８０４）には、当該ラインがすでに更新されている
（ＭＯＤ）か否か（『更新なし状態』（主メモリと内容
一致状態：以下、ＵＭＤ状態という。）によって動作が
異なる。ＭＯＤの時（８０３）には、そのまま書き込ん
で処理を終了する。ＵＭＤの時（８０４）には、排他的
書き込み（他のプロセッサのキャッシュメモリに対する
無効化）状態要求をバスインターフェイスユニット２０
３経由でシステムバス４に出力し、他のプロセッサのキ
ャッシュメモリが無効化された後、書き込んで処理を終
了する。
３，８０４）には、当該ラインがすでに更新されている
（ＭＯＤ）か否か（『更新なし状態』（主メモリと内容
一致状態：以下、ＵＭＤ状態という。）によって動作が
異なる。ＭＯＤの時（８０３）には、そのまま書き込ん
で処理を終了する。ＵＭＤの時（８０４）には、排他的
書き込み（他のプロセッサのキャッシュメモリに対する
無効化）状態要求をバスインターフェイスユニット２０
３経由でシステムバス４に出力し、他のプロセッサのキ
ャッシュメモリが無効化された後、書き込んで処理を終
了する。
【００１５】また、ライトミスヒットの場合（８０５）
には、バスインターフェイスユニット２０３に対して無
効化要求付きのラインの読み出しを要求する。このと
き、読み出したデータをキャッシュメモリ２０２に格納
するために、置換される既存のラインがＭＯＤ状態なら
ば、このラインをコピーバックしてから無効化要求付き
のラインの読み出しを行なった後、ラインの更新を行な
う。
には、バスインターフェイスユニット２０３に対して無
効化要求付きのラインの読み出しを要求する。このと
き、読み出したデータをキャッシュメモリ２０２に格納
するために、置換される既存のラインがＭＯＤ状態なら
ば、このラインをコピーバックしてから無効化要求付き
のラインの読み出しを行なった後、ラインの更新を行な
う。
【００１６】図４は、バスモニタ２０４の詳細構成図で
ある。４０２は、キャッシュメモリ２０２と同一内容の
タグ部である。４０３は、システムバスアドレス線４上
のアドレスとタグ部４０２のアドレスを比較する比較器
である。４０４は、バスモニタ２０４全体を制御する制
御回路である。バスモニタ２０４は、システムバス４上
のアクセスをモニタして、他のＢＰＵからのアクセスに
対応するラインが存在する（ヒット）か否か（ミスヒッ
ト）を、タグを検索して判定する。そして、ラインの状
態にしたがって、他のＢＰＵからのアクセスを、図９に
示す状態遷移に従って処理する。
ある。４０２は、キャッシュメモリ２０２と同一内容の
タグ部である。４０３は、システムバスアドレス線４上
のアドレスとタグ部４０２のアドレスを比較する比較器
である。４０４は、バスモニタ２０４全体を制御する制
御回路である。バスモニタ２０４は、システムバス４上
のアクセスをモニタして、他のＢＰＵからのアクセスに
対応するラインが存在する（ヒット）か否か（ミスヒッ
ト）を、タグを検索して判定する。そして、ラインの状
態にしたがって、他のＢＰＵからのアクセスを、図９に
示す状態遷移に従って処理する。
【００１７】即ち、単純ラインリードアクセスがヒット
し、当該ラインがすでに更新されている（ＭＯＤ状態）
場合（９０１）には、データ部のデータを主メモリ２に
書き戻して（コピーバック）、ステータスをＵＭＤ状態
に移すように、ＦＩＦＯ２０９を介して、キャッシュメ
モリ２０２に要求する。単純ラインリードアクセスがヒ
ットし、当該ラインが更新されていない（ＵＭＤ状態）
場合（９０２）には、何も行なわない。他のＢＰＵの無
効化要求アクセスでヒットしたときには、当該ラインが
すでに更新されている（ＭＯＤ状態）か否か（ＵＭＤ状
態）によって動作が異なる。ここで無効化要求アクセス
とは、単純な無効化要求アクセス、無効化要求付きライ
ンリード、ラインサイズ（１６バイト以下）のリード／
ライトアクセスを含む。ＭＯＤのとき（９０３）には、
データ部のデータを供給する（コピーバック）ように、
キャッシュメモリ２０２に要求すると共に、当該ライン
を無効化するように要求し、更に、バスインターフェイ
スユニット２０３に対してキャンセル信号２０７を出力
し、処理を終了する。但し、ラインライトの時には、コ
ピーバックしてもライン全体が書き替えらてしまいコピ
ーバックの意味がない為、無効化要求だけを出力する。
ＵＭＤのとき（９０５）には、キャッシュメモリ２０２
に当該ラインを無効化するように要求し、更に、バスイ
ンターフェイスユニット２０３に対してキャンセル信号
２０７を出力し、処理を終了する。
し、当該ラインがすでに更新されている（ＭＯＤ状態）
場合（９０１）には、データ部のデータを主メモリ２に
書き戻して（コピーバック）、ステータスをＵＭＤ状態
に移すように、ＦＩＦＯ２０９を介して、キャッシュメ
モリ２０２に要求する。単純ラインリードアクセスがヒ
ットし、当該ラインが更新されていない（ＵＭＤ状態）
場合（９０２）には、何も行なわない。他のＢＰＵの無
効化要求アクセスでヒットしたときには、当該ラインが
すでに更新されている（ＭＯＤ状態）か否か（ＵＭＤ状
態）によって動作が異なる。ここで無効化要求アクセス
とは、単純な無効化要求アクセス、無効化要求付きライ
ンリード、ラインサイズ（１６バイト以下）のリード／
ライトアクセスを含む。ＭＯＤのとき（９０３）には、
データ部のデータを供給する（コピーバック）ように、
キャッシュメモリ２０２に要求すると共に、当該ライン
を無効化するように要求し、更に、バスインターフェイ
スユニット２０３に対してキャンセル信号２０７を出力
し、処理を終了する。但し、ラインライトの時には、コ
ピーバックしてもライン全体が書き替えらてしまいコピ
ーバックの意味がない為、無効化要求だけを出力する。
ＵＭＤのとき（９０５）には、キャッシュメモリ２０２
に当該ラインを無効化するように要求し、更に、バスイ
ンターフェイスユニット２０３に対してキャンセル信号
２０７を出力し、処理を終了する。
【００１８】図５は、バスモニタ２０４がＦＩＦＯ２０
９に格納してキャッシュメモリに伝える要求のフォーマ
ット図である。ＡＤＲ５０１は、ラインを示すためのア
ドレスであり、ＰＴＹ５０２はアドレスのパリティであ
り、ＳＴＡＴＵＳ５０３は、次のキャッシュメモリのタ
グステータスであり、ＦＵＮＣ５０４は、要求の内容を
示すファンクションである。ＦＵＮＣとして無効化要求
とコピーバック要求がある。
９に格納してキャッシュメモリに伝える要求のフォーマ
ット図である。ＡＤＲ５０１は、ラインを示すためのア
ドレスであり、ＰＴＹ５０２はアドレスのパリティであ
り、ＳＴＡＴＵＳ５０３は、次のキャッシュメモリのタ
グステータスであり、ＦＵＮＣ５０４は、要求の内容を
示すファンクションである。ＦＵＮＣとして無効化要求
とコピーバック要求がある。
【００１９】図１０は、上述したマルチプロセッサシス
テムにおけるキャッシュメモリ制御方法の動作説明図で
あり、排他的書き込み状態を実現する方法を具体的に説
明する。図１０は、各ＢＰＵ内及びシステムバスでの動
きを時系列的に示したものである。ＢＰＵ＃１，＃２の
各キャッシュメモリ（ＥＣ）は、同じアドレスのＵＭＤ
状態のラインを持っていた状況下で、ＭＰＵ＃１とＭＰ
Ｕ＃２が同じアドレスのＵＭＤ状態のラインに対して、
ライトアクセスを行なった（１００１，１００２）とす
る（但しも、ＭＰＵ＃１の方がＭＰＵ＃２よりわずかに
早くアクセスしたとする。）。
テムにおけるキャッシュメモリ制御方法の動作説明図で
あり、排他的書き込み状態を実現する方法を具体的に説
明する。図１０は、各ＢＰＵ内及びシステムバスでの動
きを時系列的に示したものである。ＢＰＵ＃１，＃２の
各キャッシュメモリ（ＥＣ）は、同じアドレスのＵＭＤ
状態のラインを持っていた状況下で、ＭＰＵ＃１とＭＰ
Ｕ＃２が同じアドレスのＵＭＤ状態のラインに対して、
ライトアクセスを行なった（１００１，１００２）とす
る（但しも、ＭＰＵ＃１の方がＭＰＵ＃２よりわずかに
早くアクセスしたとする。）。
【００２０】このとき、ＥＣ＃１は、ライトアクセスで
ヒットし、当該ラインがＵＭＤであるので排他的書き込
み（他のプロセッサのキャッシュメモリに対する無効
化）状態要求をバスインターフェイスユニット（ＢＩ
Ｕ）＃１経由でシステムバスに出力し（１００３）、他
のプロセッサ（ＢＰＵ＃２など）のキャッシュメモリ
（ＥＣ）が無効化されのを待つ（１００５）。
ヒットし、当該ラインがＵＭＤであるので排他的書き込
み（他のプロセッサのキャッシュメモリに対する無効
化）状態要求をバスインターフェイスユニット（ＢＩ
Ｕ）＃１経由でシステムバスに出力し（１００３）、他
のプロセッサ（ＢＰＵ＃２など）のキャッシュメモリ
（ＥＣ）が無効化されのを待つ（１００５）。
【００２１】一方、ＢＰＵ２のキャッシュメモリ（Ｅ
Ｃ）＃２も同様に、ライトアクセスでヒットし、当該ラ
インがＵＭＤであるので、排他的書き込み（他のプロセ
ッサのキャッシュメモリに対する無効化）状態要求をバ
スインターフェイスユニット（ＢＩＵ）＃２経由でシス
テムバスに出力し（１００４）、他のプロセッサのキャ
ッシュメモリが無効化されのを待つ動作を行なおうとす
るが、システムバスがＢＰＵ＃１によって既に使用され
ているので、バスインターフェイスユニット（ＢＩＵ）
＃２のところでバス権待ち状態になる（１００６）。
Ｃ）＃２も同様に、ライトアクセスでヒットし、当該ラ
インがＵＭＤであるので、排他的書き込み（他のプロセ
ッサのキャッシュメモリに対する無効化）状態要求をバ
スインターフェイスユニット（ＢＩＵ）＃２経由でシス
テムバスに出力し（１００４）、他のプロセッサのキャ
ッシュメモリが無効化されのを待つ動作を行なおうとす
るが、システムバスがＢＰＵ＃１によって既に使用され
ているので、バスインターフェイスユニット（ＢＩＵ）
＃２のところでバス権待ち状態になる（１００６）。
【００２２】この間に、ＢＰＵ＃２のバスモニタ（ＳＮ
Ｐ）＃２は、ＢＰＵ＃１からの無効化要求アクセスを検
出して、自バスインターフェイスユニット（ＢＩＵ）＃
２に対してキャンセルを発行する（１００７：図１のキ
ャンセル２０７）。このバスモニタ（ＳＮＰ）＃２から
のキャンセル信号によって、バスインターフェイスユニ
ット＃２は、バス権待ちをキャンセルすると共に、自キ
ャッシュメモリ＃２と自ＭＰＵ＃２に対してキャンセル
を発行する（１００８：図１のキャンセル２０８）。こ
のキャンセル信号を受けたキャッシュメモリ＃２は、前
記の１００４で要求していた「無効化要求」をキャンセ
ルし、ＭＰＵ＃２は、外部アクセスを一旦取り止めて、
ライトアクセスのリトライ準備にはいる（１０１１）。
ＭＰＵへのキャンセルは、ＭＣ６８０４０プロセッサの
場合、転送終了信号とバスエラー信号を同時に返すこと
によって容易に実現できる。また、バスモニタ＃２は、
ＦＩＦＯ２０９経由で、当該ラインの無効化を要求する
データをキャッシュメモリ＃２へ発行する（１００
９）。この要求により、キャッシュメモリ＃２は、これ
に従って当該ラインのステータスを無効状態にする。
Ｐ）＃２は、ＢＰＵ＃１からの無効化要求アクセスを検
出して、自バスインターフェイスユニット（ＢＩＵ）＃
２に対してキャンセルを発行する（１００７：図１のキ
ャンセル２０７）。このバスモニタ（ＳＮＰ）＃２から
のキャンセル信号によって、バスインターフェイスユニ
ット＃２は、バス権待ちをキャンセルすると共に、自キ
ャッシュメモリ＃２と自ＭＰＵ＃２に対してキャンセル
を発行する（１００８：図１のキャンセル２０８）。こ
のキャンセル信号を受けたキャッシュメモリ＃２は、前
記の１００４で要求していた「無効化要求」をキャンセ
ルし、ＭＰＵ＃２は、外部アクセスを一旦取り止めて、
ライトアクセスのリトライ準備にはいる（１０１１）。
ＭＰＵへのキャンセルは、ＭＣ６８０４０プロセッサの
場合、転送終了信号とバスエラー信号を同時に返すこと
によって容易に実現できる。また、バスモニタ＃２は、
ＦＩＦＯ２０９経由で、当該ラインの無効化を要求する
データをキャッシュメモリ＃２へ発行する（１００
９）。この要求により、キャッシュメモリ＃２は、これ
に従って当該ラインのステータスを無効状態にする。
【００２３】一方、ＢＰＵ＃１側では、バスモニタ＃２
がＢＰＵ＃１からの無効化アクセスを検出した事を示す
信号を受ける事によって排他的書き込み状態が成立した
と認識してから後、自キャッシュメモリ＃１のデータを
更新し、処理を終了する（１０１０）。
がＢＰＵ＃１からの無効化アクセスを検出した事を示す
信号を受ける事によって排他的書き込み状態が成立した
と認識してから後、自キャッシュメモリ＃１のデータを
更新し、処理を終了する（１０１０）。
【００２４】ＢＰＵ＃２では、ＭＰＵ＃２が前記１０１
１で準備したリトライを実行する（１０１２）。この
時、当該ラインは無効状態になっているので、バスイン
ターフェイスユニット＃２に対して無効化要求付きのラ
インを読み出しを要求して（１０１３）、ＢＰＵ＃１か
らコピーバックされた最新データをキャッシュメモリ＃
２に読み込んだ後（１０１４）、当該ラインを更新す
る。
１で準備したリトライを実行する（１０１２）。この
時、当該ラインは無効状態になっているので、バスイン
ターフェイスユニット＃２に対して無効化要求付きのラ
インを読み出しを要求して（１０１３）、ＢＰＵ＃１か
らコピーバックされた最新データをキャッシュメモリ＃
２に読み込んだ後（１０１４）、当該ラインを更新す
る。
【００２５】本実施例では、ＭＣ６８０４０プロセッサ
と、外部回路として構成したキャッシュメモリ／バスイ
ンターフェイスユニット／バスモニタを用いたが、ＭＣ
６８０４０の替わりに外部アクセスのリトライ機能を有
する他の種類のプロセッサを用いることは可能であり、
更にキャッシュメモリ／バスインターフェイスユニット
／バスモニタを１つのチップに集積したプロセッサでも
適用可能であることは明らかである。
と、外部回路として構成したキャッシュメモリ／バスイ
ンターフェイスユニット／バスモニタを用いたが、ＭＣ
６８０４０の替わりに外部アクセスのリトライ機能を有
する他の種類のプロセッサを用いることは可能であり、
更にキャッシュメモリ／バスインターフェイスユニット
／バスモニタを１つのチップに集積したプロセッサでも
適用可能であることは明らかである。
【００２６】
【発明の効果】本発明によれば、同時刻に複数の処理装
置が同じラインの更新を行なおうとしても、システムバ
ス権を先に取った処理装置が排他的にラインを更新でき
るので、データが不整合になる心配がない。また、この
ような排他的書き込み状態をマイクロプロセッサの外部
アクセスリトライ機能を用いることにより、簡便なハー
ドウエアで実現することができるという効果がある。
置が同じラインの更新を行なおうとしても、システムバ
ス権を先に取った処理装置が排他的にラインを更新でき
るので、データが不整合になる心配がない。また、この
ような排他的書き込み状態をマイクロプロセッサの外部
アクセスリトライ機能を用いることにより、簡便なハー
ドウエアで実現することができるという効果がある。
【図１】本発明の一実施例に係るマルチプロセッサシス
テムを構成する処理装置の構成図である。
テムを構成する処理装置の構成図である。
【図２】マルチプロセッサシステムの全体構成図であ
る。
る。
【図３】図１に示すキャッシュメモリの構成図である。
【図４】図１に示すバスモニタの構成図である。
【図５】キャッシュメモリへの要求フォーマットであ
る。
る。
【図６】キャッシュメモリのデータ部の構成図である。
【図７】キャッシュメモリのタグ部の構成図である。
【図８】キャッシュメモリのタグ状態遷移図である。
【図９】バスモニタのタグ状態遷移図である。
【図１０】排他的書き込み状態要求時の動作説明図であ
る。
る。
１…ＢＰＵ、２…メモリ、３…周辺装置、４…システム
バス、２０１…プロセッサ、２０２…キャッシュメモ
リ、２０３…バスインタフェイスユニット、２０４…ス
ヌーパ（バスモニタ）、２０９…ＦＩＦＯ、２０７，２
０８…アクセスキャンセル信号。
バス、２０１…プロセッサ、２０２…キャッシュメモ
リ、２０３…バスインタフェイスユニット、２０４…ス
ヌーパ（バスモニタ）、２０９…ＦＩＦＯ、２０７，２
０８…アクセスキャンセル信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹治 雅行 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (56)参考文献 特開 平２−287740（ＪＰ，Ａ) 特開 平２−184944（ＪＰ，Ａ) 特開 平４−95152（ＪＰ，Ａ) 特開 平４−251350（ＪＰ，Ａ) 特開 平３−25541（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08
Claims (7)
- 【請求項１】 命令及びデータを格納するメモリと、該
メモリにシステムバスを介して接続され該メモリ内の命
令に従ってデータを処理する複数の処理装置を備え、各
処理装置が、命令実行部と、該命令実行部に接続され前
記メモリの内容の一部を格納するコピーバック型キャッ
シュメモリと、該コピーバック型キャッシュメモリに接
続され前記メモリとのインターフェイスを取るバスイン
ターフェイスと、前記コピーバック型キャッシュメモリ
に接続されシステムバスを介して行なわれるメモリアク
セスを監視するバス監視装置とを備える装置のキャッシ
ュメモリ制御方法において、前記バス監視装置が、前記
コピーバック型キャッシュメモリと同一内容のタグ情報
を持ち、メモリアクセスを監視して自処理装置以外の処
理装置が自コピーバック型キャッシュメモリの保持する
ラインを更新するアクセスを行なった場合に、これを検
出し、バスインターフェイスに対してバスインターフェ
イスに保持されているメモリアクセス要求をキャンセル
させ、バスインターフェイスがこのキャンセル要求に呼
応して前記コピーバック型キャッシュメモリ内に保持し
ているバスインターフェイスへのアクセスをキャンセル
させると共に、前記命令実行部に対しても前記コピーバ
ック型キャッシュメモリへのアクセスをキャンセルさせ
ることを特徴とするキャッシュメモリ制御方法。 - 【請求項２】 請求項１において、バスインターフェイ
スのキャンセルはバスインターフェイスに保持されてい
るメモリアクセス要求を廃棄することでキャンセルさ
せ、コピーバック型キャッシュメモリのキャンセルはア
クセスを廃棄することでキャンセルさせ、命令実行部の
キャンセルはアクセスを再試行することでキャンセルさ
せることを特徴とするキャッシュメモリ制御方法。 - 【請求項３】 命令及びデータを格納するメモリと、該
メモリにシステムバスを介して接続され該メモリ内の命
令に従ってデータを処理する複数の処理装置を備え、各
処理装置が、命令実行部と、該命令実行部に接続され前
記メモリの内容の一部を格納するコピーバック型キャッ
シュメモリと、該コピーバック型キャッシュメモリに接
続され前記メモリとのインターフェイスを取るバスイン
ターフェイスと、前記コピーバック型キャッシュメモリ
に接続されシステムバスを介して行なわれるメモリアク
セスを監視するバス監視装置とを備えるキャッシュメモ
リ制御装置において、前記バス監視装置は、前記コピー
バック型キャッシュメモリと同一内容のタグ情報格納領
域と、前記システムバスを監視して自処理装置以外の処
理装置が自コピーバック型キャッシュメモリの保持する
ラインを更新するアクセスを行なうか否か検出する検出
手段と、自バスインターフェイスに対して自バスインタ
ーフェイスが保持しているメモリアクセス要求をキャン
セルさせるキャンセル要求手段とを備え、前記バスイン
ターフェイスは、前記キャンセル要求に呼応して前記コ
ピーバック型キャッシュメモリ内に保持しているバスイ
ンターフェイスへのアクセスをキャンセルさせると共に
前記命令実行部に対しても前記コピーバック型キャッシ
ュメモリへのアクセスをキャンセルさせる手段を備えた
ことを特徴とするキャッシュメモリ制御装置。 - 【請求項４】 請求項３において、上記バスインターフ
ェイスはバスインターフェイスに保持されているメモリ
アクセス要求を廃棄することでキャンセルする手段を備
え、コピーバック型キャッシュメモリはアクセスを廃棄
するこでキャンセルする手段を備え、命令実行部はアク
セスを再試行することでキャンセルする手段を備えたこ
とを特徴とするキャッシュメモリ制御装置。 - 【請求項５】 請求項３において、上記処理装置はシン
グルチップで構成されたことを特徴とするキャッシュメ
モリ制御装置。 - 【請求項６】 命令実行部と、該命令実行部に接続され
主メモリの内容の一部をシステムを介して読み出し格納
するコピーバック型キャッシュメモリと、該コピーバッ
ク型キャッシュメモリに接続され前記主メモリとのイン
ターフェイスを取るバスインターフェイスと、前記コピ
ーバック型キャッシュメモリに接続されシステムバスを
介して行なわれるメモリアクセスを監視するバス監視装
置とを備えてなりアクセスのリトライ機能を備える処理
装置複数を有するマルチプロセッサシステムのキャッシ
ュメモリ制御方法において、前記バス監視装置が、メモ
リアクセスを監視して自処理装置以外の処理装置が自コ
ピーバック型キャッシュメモリの保持するラインを更新
するアクセスを行なったことを検出したとき、バスイン
ターフェイスに対してバスインターフェイスに保持され
ているメモリアクセス要求をキャンセルさせ、バスイン
ターフェイスがこのキャンセル要求に呼応して前記コピ
ーバック型キャッシュメモリ内に保持しているバスイン
ターフェイスへのアクセスをキャンセルさせると共に、
前記命令実行部に対して前記コピーバック型キャッシュ
メモリへのアクセスをキャンセルさせ、その後前記命令
実行部が前記キャンセルに呼応した前記ライトアクセス
のリトライを行うことを特徴とするキャッシュメモリ制
御方法。 - 【請求項７】 命令実行部と、該命令実行部に接続され
主メモリの内容の一部をシステムバスを介して読み出し
格納するコピーバック型キャッシュメモリと、該コピー
バック型キャッシュメモリに接続され前記主メモリとの
インターフェイスを取るバスインターフェイスと、前記
コピーバック型キャッシュメモリに接続されシステムバ
スを介して行なわれるメモリアクセスを監視するバス監
視装置とを備えてなりアクセスのリトライ機能を備える
処理装置複数を有するマルチプロセッサシステムにおい
て、前記バス監視装置は、自処理装置以外の処理装置が
自コピーバック型キャッシュメモリの保持するラインを
更新するアクセスを行なったことを検出する手段と、バ
スインターフェイスに対してバスインターフェイスに保
持されているメモリアクセス要求をキャンセルさせるキ
ャンセル要求手段とを備え、前記バスインターフェイス
は、前記キャンセル要求に呼応して前記コピーバック型
キャッシュメモリ内に保持しているバスインターフェイ
スへのアクセスをキャンセルさせる手段と、前記命令実
行部に対して前記コピーバック型キャッシュメモリへの
アクセスをキャンセルさせる手段とを備え、前記命令実
行部は、前記キャンセルに呼応した前記ライトアクセス
のリトライを行わせる手段を備えたことを特徴とするマ
ルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13514592A JP3145479B2 (ja) | 1992-05-27 | 1992-05-27 | マルチプロセッサシステムとそのキャッシュメモリ制御方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13514592A JP3145479B2 (ja) | 1992-05-27 | 1992-05-27 | マルチプロセッサシステムとそのキャッシュメモリ制御方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05324470A JPH05324470A (ja) | 1993-12-07 |
| JP3145479B2 true JP3145479B2 (ja) | 2001-03-12 |
Family
ID=15144865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13514592A Expired - Fee Related JP3145479B2 (ja) | 1992-05-27 | 1992-05-27 | マルチプロセッサシステムとそのキャッシュメモリ制御方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145479B2 (ja) |
-
1992
- 1992-05-27 JP JP13514592A patent/JP3145479B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05324470A (ja) | 1993-12-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |