JP3187446B2 - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるストア・イン・キャッシュメモリの制御を
行うキャッシュメモリ制御装置に関する。
テムにおけるストア・イン・キャッシュメモリの制御を
行うキャッシュメモリ制御装置に関する。
【０００２】
【従来の技術】一般に、システムバスに接続された主記
憶装置を複数のプロセッサが共有するマルチプロセッサ
システムにおいては、性能向上とバスアクセス頻度の低
減を目的として、ストア・イン方式のキャッシュメモリ
が採用されている。このストア・イン方式のキャッシュ
メモリとは、プロセッサから主記憶装置に書き込み要求
が発生した場合、この該当するデータがキャッシュメモ
リに存在する時は、当面このキャッシュメモリのデータ
だけを書換え、キャッシュのブロックの割当の際に主記
憶装置に戻す方式である。
憶装置を複数のプロセッサが共有するマルチプロセッサ
システムにおいては、性能向上とバスアクセス頻度の低
減を目的として、ストア・イン方式のキャッシュメモリ
が採用されている。このストア・イン方式のキャッシュ
メモリとは、プロセッサから主記憶装置に書き込み要求
が発生した場合、この該当するデータがキャッシュメモ
リに存在する時は、当面このキャッシュメモリのデータ
だけを書換え、キャッシュのブロックの割当の際に主記
憶装置に戻す方式である。
【０００３】図２に、このようなストア・イン方式のキ
ャッシュメモリを採用したマルチプロセッサシステムの
構成を示す。図のシステムは、複数のプロセッサ１、
２、…、Ｎと、主記憶装置100 と、これらが接続される
システムバス200 とからなる。プロセッサ１、２、…Ｎ
は、それぞれＣＰＵ（中央処理装置）１ａ、２ａ、…、
Ｎａとキャッシュメモリ１ｂ、２ｂ、…、Ｎｂとを有し
ている。主記憶装置100 は、ランダム・アクセス・メモ
リからなり、種々のデータを格納している。また、シス
テムバス200 では、要求から応答までの間、バスを占有
せずに通信が行われるスプリット方式が採用され、各プ
ロセッサ１、２、…、Ｎのキャッシュメモリ１ｂ、２
ｂ、…、Ｎｂ間でのキャッシュ・コヒーレンシが維持さ
れるように管理されている。
ャッシュメモリを採用したマルチプロセッサシステムの
構成を示す。図のシステムは、複数のプロセッサ１、
２、…、Ｎと、主記憶装置100 と、これらが接続される
システムバス200 とからなる。プロセッサ１、２、…Ｎ
は、それぞれＣＰＵ（中央処理装置）１ａ、２ａ、…、
Ｎａとキャッシュメモリ１ｂ、２ｂ、…、Ｎｂとを有し
ている。主記憶装置100 は、ランダム・アクセス・メモ
リからなり、種々のデータを格納している。また、シス
テムバス200 では、要求から応答までの間、バスを占有
せずに通信が行われるスプリット方式が採用され、各プ
ロセッサ１、２、…、Ｎのキャッシュメモリ１ｂ、２
ｂ、…、Ｎｂ間でのキャッシュ・コヒーレンシが維持さ
れるように管理されている。
【０００４】このようなマルチプロセッサシステムにお
いて、あるプロセッサでキャッシュ・ミスが発生した場
合、このプロセッサからシステムバス200 にアドレスと
共にリード要求が送出され、そのアドレスに対するデー
タの所有権を持つ他のプロセッサ又は主記憶装置がデー
タ応答を行う。
いて、あるプロセッサでキャッシュ・ミスが発生した場
合、このプロセッサからシステムバス200 にアドレスと
共にリード要求が送出され、そのアドレスに対するデー
タの所有権を持つ他のプロセッサ又は主記憶装置がデー
タ応答を行う。
【０００５】また、あるプロセッサから主記憶装置100
へのコピーバック条件が成立した場合、即ち、キャッシ
ュメモリのデータを所定のアルゴリズムにより主記憶装
置100 に戻す条件が成立した場合、そのプロセッサは自
プロセッサ内のキャッシュメモリを読出し、主記憶装置
100 に対してデータと共にライト要求を送出する。その
結果、コピーバックされたデータは主記憶装置100 に所
有権が戻る。
へのコピーバック条件が成立した場合、即ち、キャッシ
ュメモリのデータを所定のアルゴリズムにより主記憶装
置100 に戻す条件が成立した場合、そのプロセッサは自
プロセッサ内のキャッシュメモリを読出し、主記憶装置
100 に対してデータと共にライト要求を送出する。その
結果、コピーバックされたデータは主記憶装置100 に所
有権が戻る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のキャッシュメモリ制御装置では、一旦、自プロセッ
サでのコピーバックが開始された後では、そのプロセッ
サのキャッシュメモリの読出し、およびデータの主記憶
装置100 へのライトという一連の処理を行ってしまう。
従って、例えば、このコピーバック処理中、バス200 上
に他プロセッサからの同アドレスのデータのリード要求
が発生しても、それにビジーとして応答し、主記憶装置
100 にコピーバックがなされていた。
来のキャッシュメモリ制御装置では、一旦、自プロセッ
サでのコピーバックが開始された後では、そのプロセッ
サのキャッシュメモリの読出し、およびデータの主記憶
装置100 へのライトという一連の処理を行ってしまう。
従って、例えば、このコピーバック処理中、バス200 上
に他プロセッサからの同アドレスのデータのリード要求
が発生しても、それにビジーとして応答し、主記憶装置
100 にコピーバックがなされていた。
【０００７】図３にこのような場合の説明図を示す。即
ち、今、仮にコピーバックを行うプロセッサをプロセッ
サ１とする。先ず、プロセッサ１はコピーバック処理を
開始する（図中、）。そして、ここでプロセッサ２か
ら同一アドレスのデータリード要求が出されたとする
（図中、）。しかしながら、上記プロセッサ１はコピ
ーバック処理を開始しているため、この時点での同一ア
ドレスのリード要求はビジーとして応答され、プロセッ
サ１からの主記憶装置100 へのコピーバック処理が行わ
れる（図中、）。その後、再びプロセッサ２からその
同一アドレスのデータリード要求が出され、リード要求
の目的のデータは、主記憶装置100 にコピーバック（ラ
イト）された後に、主記憶装置100 から、リード応答と
して、リード要求元のプロセッサ２に返される（図中、
）。
ち、今、仮にコピーバックを行うプロセッサをプロセッ
サ１とする。先ず、プロセッサ１はコピーバック処理を
開始する（図中、）。そして、ここでプロセッサ２か
ら同一アドレスのデータリード要求が出されたとする
（図中、）。しかしながら、上記プロセッサ１はコピ
ーバック処理を開始しているため、この時点での同一ア
ドレスのリード要求はビジーとして応答され、プロセッ
サ１からの主記憶装置100 へのコピーバック処理が行わ
れる（図中、）。その後、再びプロセッサ２からその
同一アドレスのデータリード要求が出され、リード要求
の目的のデータは、主記憶装置100 にコピーバック（ラ
イト）された後に、主記憶装置100 から、リード応答と
して、リード要求元のプロセッサ２に返される（図中、
）。
【０００８】このように、上記従来のキャッシュメモリ
制御装置は、あるプロセッサが一旦コピーバック処理を
始めた場合、他プロセッサから同一アドレスのリード要
求が途中で入っても、目的のデータは主記憶装置100 に
コピーバックされた後に、リード要求元の他プロセッサ
に返却されるため、キャッシュミス時の応答時間が大き
いという問題点があった。
制御装置は、あるプロセッサが一旦コピーバック処理を
始めた場合、他プロセッサから同一アドレスのリード要
求が途中で入っても、目的のデータは主記憶装置100 に
コピーバックされた後に、リード要求元の他プロセッサ
に返却されるため、キャッシュミス時の応答時間が大き
いという問題点があった。
【０００９】本発明は、上記従来の問題点を解決するた
めになされたもので、キャッシュミス時の応答時間を短
縮することのできるキャッシュメモリ制御装置を提供す
ることを目的とする。
めになされたもので、キャッシュミス時の応答時間を短
縮することのできるキャッシュメモリ制御装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明のキャッシュメモ
リ制御装置はストア・イン方式のキャッシュメモリを備
えた複数のプロセッサが、スプリット方式のシステムバ
スによって、主記憶装置を共有するマルチプロセッサシ
ステムにおけるキャッシュメモリ制御装置において、バ
ス上の他プロセッサからのリード要求の有無およびリー
ド要求アドレスを監視する監視手段と、自プロセッサの
前記主記憶装置へのコピーバック対象アドレスと前記リ
ード要求アドレスとが一致するか否かを検出する一致検
出手段と、前記自プロセッサがコピーバック処理を開始
してから、バス上に該コピーバックデータを送出するま
での間に、前記他プロセッサからのリード要求があり、
かつ、そのアドレスが一致した場合には、前記主記憶装
置にコピーバックすることなく、該他プロセッサに応答
データとして返却する制御手段とを備えたことを特徴と
するものである。
リ制御装置はストア・イン方式のキャッシュメモリを備
えた複数のプロセッサが、スプリット方式のシステムバ
スによって、主記憶装置を共有するマルチプロセッサシ
ステムにおけるキャッシュメモリ制御装置において、バ
ス上の他プロセッサからのリード要求の有無およびリー
ド要求アドレスを監視する監視手段と、自プロセッサの
前記主記憶装置へのコピーバック対象アドレスと前記リ
ード要求アドレスとが一致するか否かを検出する一致検
出手段と、前記自プロセッサがコピーバック処理を開始
してから、バス上に該コピーバックデータを送出するま
での間に、前記他プロセッサからのリード要求があり、
かつ、そのアドレスが一致した場合には、前記主記憶装
置にコピーバックすることなく、該他プロセッサに応答
データとして返却する制御手段とを備えたことを特徴と
するものである。
【００１１】
【作用】本発明のキャッシュメモリ制御装置は、監視手
段で、他プロセッサからのリード要求の有無およびその
リード要求アドレスを監視し、一致検出手段で自プロセ
ッサのコピーバック対象アドレスと他プロセッサのリー
ド要求アドレスが一致するかを検出する。自プロセッサ
がコピーバック処理を開始してから、バス上に該コピー
バックデータを送出するまでの間に、他プロセッサから
同一アドレスのリード要求があった場合、制御手段は、
コピーバックデータを他プロセッサへの応答データとし
て返却する。従って、あるプロセッサがキャッシュミス
した時のデータの応答時間が短縮される。
段で、他プロセッサからのリード要求の有無およびその
リード要求アドレスを監視し、一致検出手段で自プロセ
ッサのコピーバック対象アドレスと他プロセッサのリー
ド要求アドレスが一致するかを検出する。自プロセッサ
がコピーバック処理を開始してから、バス上に該コピー
バックデータを送出するまでの間に、他プロセッサから
同一アドレスのリード要求があった場合、制御手段は、
コピーバックデータを他プロセッサへの応答データとし
て返却する。従って、あるプロセッサがキャッシュミス
した時のデータの応答時間が短縮される。
【００１２】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１はマルチプロセッサシステムにおける本
発明のキャッシュメモリ制御装置の実施例を示すブロッ
ク図である。図に示すプロセッサ１０は、各種命令の処
理を実行するＣＰＵ１１と、キャッシュメモリ制御装置
１２とからなる。キャッシュメモリ制御装置１２は、キ
ャッシュメモリ１３と、制御部１４と、バスインタフェ
ース部１５とからなる。キャッシュメモリ１３は、ラン
ダム・アクセス・メモリからなり、制御部１４は、監視
手段１６、一致検出手段１７、制御手段１８とを備えて
いる。
説明する。図１はマルチプロセッサシステムにおける本
発明のキャッシュメモリ制御装置の実施例を示すブロッ
ク図である。図に示すプロセッサ１０は、各種命令の処
理を実行するＣＰＵ１１と、キャッシュメモリ制御装置
１２とからなる。キャッシュメモリ制御装置１２は、キ
ャッシュメモリ１３と、制御部１４と、バスインタフェ
ース部１５とからなる。キャッシュメモリ１３は、ラン
ダム・アクセス・メモリからなり、制御部１４は、監視
手段１６、一致検出手段１７、制御手段１８とを備えて
いる。
【００１３】監視手段１６は、バス200 上の他のプロセ
ッサからのリード要求の有無およびリード要求アドレス
を監視する機能を有し、一致検出手段１７は、自プロセ
ッサ１０のコピーバック対象アドレスと他プロセッサか
らのリード要求アドレスとが一致するか否かを検出する
機能を有している。また、制御手段１８は、自プロセッ
サ１０がコピーバック処理を開始してから、バス200上
にコピーバックデータを送出するまでの間に、他プロセ
ッサからのリード要求があり、かつ、そのアドレスが一
致した場合は、主記憶装置100 にコピーバックせずに、
リード要求を送出したプロセッサに対して応答データを
送出するよう制御する機能を有している。また、バスイ
ンタフェース部１５は、既知のプロセッサとバスとのイ
ンタフェース部である。尚、図面中には示していない
が、上述したプロセッサは、従来の図１に示した場合と
同様に、プロセッサ１０、２０、…、Ｎとして複数個設
けられている。
ッサからのリード要求の有無およびリード要求アドレス
を監視する機能を有し、一致検出手段１７は、自プロセ
ッサ１０のコピーバック対象アドレスと他プロセッサか
らのリード要求アドレスとが一致するか否かを検出する
機能を有している。また、制御手段１８は、自プロセッ
サ１０がコピーバック処理を開始してから、バス200上
にコピーバックデータを送出するまでの間に、他プロセ
ッサからのリード要求があり、かつ、そのアドレスが一
致した場合は、主記憶装置100 にコピーバックせずに、
リード要求を送出したプロセッサに対して応答データを
送出するよう制御する機能を有している。また、バスイ
ンタフェース部１５は、既知のプロセッサとバスとのイ
ンタフェース部である。尚、図面中には示していない
が、上述したプロセッサは、従来の図１に示した場合と
同様に、プロセッサ１０、２０、…、Ｎとして複数個設
けられている。
【００１４】図４に、上記制御部１２の具体的な回路図
を示す。即ち、自プロセッサ１０がコピーバックしよう
としている対象アドレスデータを格納するコピーバック
アドレスレジスタ１９と、バスインタフェース部１５を
介して、バス100 上のリード要求アドレスデータを格納
するリード要求アドレスレジスタ２０との出力がＥｘ−
ＮＯＲ（エクスクルーシブ・ノア）回路２１に入力さ
れ、これらの構成により上述した一致検出手段１７を構
成している。尚、コピーバックアドレスレジスタ１９お
よびリード要求アドレスレジスタ２０は、３２ビットの
レジスタである。また、Ｅｘ−ＮＯＲ回路２１の出力は
ＡＮＤ回路２２の一方の入力端に接続され、ＡＮＤ回路
２２の他方の入力端には、バスインタフェース部１５を
介して、他のプロセッサからのリード要求があるか否か
を示すリード要求有無信号Ｃが入力されるよう構成され
ている。更に、ＡＮＤ回路２２の出力はリード要求元へ
のデータ応答動作の起動信号となる応答動作起動信号を
構成すると共に、ＮＯＴ回路２３を介して主記憶装置10
0 へのライト起動信号となるコピーバック起動信号を構
成している。
を示す。即ち、自プロセッサ１０がコピーバックしよう
としている対象アドレスデータを格納するコピーバック
アドレスレジスタ１９と、バスインタフェース部１５を
介して、バス100 上のリード要求アドレスデータを格納
するリード要求アドレスレジスタ２０との出力がＥｘ−
ＮＯＲ（エクスクルーシブ・ノア）回路２１に入力さ
れ、これらの構成により上述した一致検出手段１７を構
成している。尚、コピーバックアドレスレジスタ１９お
よびリード要求アドレスレジスタ２０は、３２ビットの
レジスタである。また、Ｅｘ−ＮＯＲ回路２１の出力は
ＡＮＤ回路２２の一方の入力端に接続され、ＡＮＤ回路
２２の他方の入力端には、バスインタフェース部１５を
介して、他のプロセッサからのリード要求があるか否か
を示すリード要求有無信号Ｃが入力されるよう構成され
ている。更に、ＡＮＤ回路２２の出力はリード要求元へ
のデータ応答動作の起動信号となる応答動作起動信号を
構成すると共に、ＮＯＴ回路２３を介して主記憶装置10
0 へのライト起動信号となるコピーバック起動信号を構
成している。
【００１５】次に、上記構成のキャッシュメモリ制御装
置の動作について説明する。図５は、その動作を示すフ
ローチャートである。先ず、コピーバック条件が発生す
ると、コピーバックアドレスレジスタ１９にコピーバッ
ク対象アドレスが入力される。これと共に制御部１４
は、コピーバック処理を開始し、コピーバックデータが
キャッシュメモリ１３から読み出される（ステップＳ
１）。そして、この時点から、データをバス200 に送出
するまでの間、同アドレスに対するリード要求の有無を
常に監視する（ステップＳ２）。即ち、リード要求有無
信号Ｃが「１」であり、かつ、コピーバックアドレスレ
ジスタ１９の出力である対象アドレスＡと、リード要求
アドレスレジスタ２０の出力であるリード要求アドレス
Ｂとが一致し、Ｅｘ−ＮＯＲ回路２１の出力が「１」と
なる条件が成立するか否かを監視する。この条件が成立
した場合、制御部１４は、リード要求に対して応答する
（ステップＳ３）。即ち、応答動作起動信号Ｄが「１」
となり、リード要求元へのデータ応答動作を行う。ま
た、上記の条件が成立しない場合、制御部１４は通常の
ように主記憶装置100 に対してコピーバック処理を行う
（ステップＳ４）。
置の動作について説明する。図５は、その動作を示すフ
ローチャートである。先ず、コピーバック条件が発生す
ると、コピーバックアドレスレジスタ１９にコピーバッ
ク対象アドレスが入力される。これと共に制御部１４
は、コピーバック処理を開始し、コピーバックデータが
キャッシュメモリ１３から読み出される（ステップＳ
１）。そして、この時点から、データをバス200 に送出
するまでの間、同アドレスに対するリード要求の有無を
常に監視する（ステップＳ２）。即ち、リード要求有無
信号Ｃが「１」であり、かつ、コピーバックアドレスレ
ジスタ１９の出力である対象アドレスＡと、リード要求
アドレスレジスタ２０の出力であるリード要求アドレス
Ｂとが一致し、Ｅｘ−ＮＯＲ回路２１の出力が「１」と
なる条件が成立するか否かを監視する。この条件が成立
した場合、制御部１４は、リード要求に対して応答する
（ステップＳ３）。即ち、応答動作起動信号Ｄが「１」
となり、リード要求元へのデータ応答動作を行う。ま
た、上記の条件が成立しない場合、制御部１４は通常の
ように主記憶装置100 に対してコピーバック処理を行う
（ステップＳ４）。
【００１６】図６は、コピーバック動作の説明図であ
る。先ず、プロセッサ１０はコピーバック処理を開始す
る（図中、）。そして、ここでプロセッサ２０から同
一アドレスのデータリード要求が出されたとする（図
中、）。ここで、従来は、この時点での同一アドレス
のリード要求は無視されるが、本実施例では、このリー
ド要求により、プロセッサ１０はプロセッサ２０にデー
タ応答する（図中、）。
る。先ず、プロセッサ１０はコピーバック処理を開始す
る（図中、）。そして、ここでプロセッサ２０から同
一アドレスのデータリード要求が出されたとする（図
中、）。ここで、従来は、この時点での同一アドレス
のリード要求は無視されるが、本実施例では、このリー
ド要求により、プロセッサ１０はプロセッサ２０にデー
タ応答する（図中、）。
【００１７】尚、上記実施例では、監視手段１６、一致
検出手段１７、制御手段１８を、図４に示した回路で構
成したが、この構成に限定されるものではなく、自プロ
セッサがコピーバック処理を開始してから、バス200 上
にコピーバックデータが送出されるまでの間に、他プロ
セッサから同一アドレスのリード要求があった場合に、
自プロセッサのコピーバックデータを他プロセッサに応
答データとして返却できる機能を有するものであれば、
他の構成であっても良いことは勿論である。
検出手段１７、制御手段１８を、図４に示した回路で構
成したが、この構成に限定されるものではなく、自プロ
セッサがコピーバック処理を開始してから、バス200 上
にコピーバックデータが送出されるまでの間に、他プロ
セッサから同一アドレスのリード要求があった場合に、
自プロセッサのコピーバックデータを他プロセッサに応
答データとして返却できる機能を有するものであれば、
他の構成であっても良いことは勿論である。
【００１８】
【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ制御装置によれば、自プロセッサがコピーバッ
ク処理を開始してから、バス上にコピーバックデータを
送出し始めるまでの間に、他プロセッサから同一アドレ
スのリード要求があった場合は、主記憶装置にコピーバ
ックせず、リード要求を出したプロセッサに直接応答デ
ータとして返すようにしたので、キャッシュミス時の応
答時間を短縮することができ、従って、各プロセッサの
性能向上を図ることができる。
ュメモリ制御装置によれば、自プロセッサがコピーバッ
ク処理を開始してから、バス上にコピーバックデータを
送出し始めるまでの間に、他プロセッサから同一アドレ
スのリード要求があった場合は、主記憶装置にコピーバ
ックせず、リード要求を出したプロセッサに直接応答デ
ータとして返すようにしたので、キャッシュミス時の応
答時間を短縮することができ、従って、各プロセッサの
性能向上を図ることができる。
【図１】本発明のキャッシュメモリ制御装置を備えたプ
ロセッサのブロック図である。
ロセッサのブロック図である。
【図２】従来のキャッシュメモリ制御装置を備えたマル
チプロセッサシステムのブロック図である。
チプロセッサシステムのブロック図である。
【図３】従来のキャッシュメモリ制御装置の動作を説明
するブロック図である。
するブロック図である。
【図４】本発明のキャッシュメモリ制御装置の具体的な
回路図である。
回路図である。
【図５】本発明のキャッシュメモリ制御装置の動作を示
すフローチャートである。
すフローチャートである。
【図６】本発明のキャッシュメモリ制御装置の動作を説
明するブロック図である。
明するブロック図である。
１０ プロセッサ １１ ＣＰＵ １２ キャッシュメモリ制御装置 １３ キャッシュメモリ １６ 監視手段 １７ 一致検出手段 １８ 制御手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−205963（ＪＰ，Ａ) 特開 平２−205964（ＪＰ，Ａ) 特開 平２−184945（ＪＰ，Ａ) 特開 平４−133146（ＪＰ，Ａ) 特開 平１−269142（ＪＰ，Ａ) 特開 平３−154948（ＪＰ，Ａ) 特開 昭63−103343（ＪＰ，Ａ) 特開 昭62−174846（ＪＰ，Ａ) 特開 昭60−136842（ＪＰ，Ａ) 特開 平１−226054（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G06F 15/16 - 15/177
Claims (1)
- 【請求項１】 ストア・イン方式のキャッシュメモリを
備えた複数のプロセッサが、スプリット方式のシステム
バスによって、主記憶装置を共有するマルチプロセッサ
システムにおけるキャッシュメモリ制御装置において、
バス上の他プロセッサからのリード要求の有無およびリ
ード要求アドレスを監視する監視手段と、自プロセッサ
の前記主記憶装置へのコピーバック対象アドレスと前記
リード要求アドレスとが一致するか否かを検出する一致
検出手段と、前記自プロセッサがコピーバック処理を開
始してから、バス上に該コピーバックデータを送出する
までの間に、前記他プロセッサからのリード要求があ
り、かつ、そのアドレスが一致した場合には、前記主記
憶装置にコピーバックすることなく、該他プロセッサに
応答データとして返却する制御手段とを備えたキャッシ
ュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09642991A JP3187446B2 (ja) | 1991-04-02 | 1991-04-02 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09642991A JP3187446B2 (ja) | 1991-04-02 | 1991-04-02 | キャッシュメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04305746A JPH04305746A (ja) | 1992-10-28 |
| JP3187446B2 true JP3187446B2 (ja) | 2001-07-11 |
Family
ID=14164757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09642991A Expired - Fee Related JP3187446B2 (ja) | 1991-04-02 | 1991-04-02 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3187446B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101646091B1 (ko) | 2014-11-18 | 2016-08-05 | 엄기정 | 교환이 용이한 환자용 매트리스 시트 |
| KR101733859B1 (ko) | 2015-03-30 | 2017-05-10 | 김영준 | 교체가능한 일회용 위생패드가 구비된 침대 커버 |
| KR200483869Y1 (ko) * | 2014-12-29 | 2017-07-04 | 최유희 | 기능성 매트리스커버 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3872118B2 (ja) * | 1995-03-20 | 2007-01-24 | 富士通株式会社 | キャッシュコヒーレンス装置 |
| WO1997014103A1 (fr) * | 1995-10-13 | 1997-04-17 | Hitachi, Ltd. | Systeme multiprocesseur |
-
1991
- 1991-04-02 JP JP09642991A patent/JP3187446B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101646091B1 (ko) | 2014-11-18 | 2016-08-05 | 엄기정 | 교환이 용이한 환자용 매트리스 시트 |
| KR200483869Y1 (ko) * | 2014-12-29 | 2017-07-04 | 최유희 | 기능성 매트리스커버 |
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| Publication number | Publication date |
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| JPH04305746A (ja) | 1992-10-28 |
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