JP3068451B2 - 電子計算機 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は電子計算機に関し、
特にアドレスが連続した多量のデータをミスヒットせず
に高速に読み込むことのできる電子計算機に関する。
特にアドレスが連続した多量のデータをミスヒットせず
に高速に読み込むことのできる電子計算機に関する。
【０００２】
【従来の技術】従来、この種の電子計算機は、たとえば
特開平３ー１２３９４８号公報に開示されているよう
に、キャッシュメモリを使用してデータを高速にアクセ
スしている。
特開平３ー１２３９４８号公報に開示されているよう
に、キャッシュメモリを使用してデータを高速にアクセ
スしている。
【０００３】この従来の電子計算機のブロック図である
図５を参照すると、従来の電子計算機は、読み込みたい
データに対応するアドレスをプロセッサアドレスバス１
３を介して出力しプロセッサデータバス１４を介して前
記データを読み込むプロセッサ１０と、前記アドレスを
入力しディレクトリを使用してこのアドレスの有無を調
べこのアドレスが有ることを示すヒットの場合はこのア
ドレスに対応したデータをデータメモリ１１１から読み
出しこのデータをプロセッサ１０にプロセッサデータバ
ス１４を介して出力し、前記アドレスが無いことを示す
ミスヒットの場合はこのアドレスをメモリアドレスバス
１５に出力してこのアドレスに対応するデータをメモリ
データバス１６を介して入力しこのデータをプロセッサ
１０に出力するとともにこのデータと前記アドレスとを
格納するキャッシュメモリ１１と、プロセッサ１０が読
み込みたいすべてのデータが予め格納され、前記キャッ
シュメモリ１１から出力された前記アドレスを受けた場
合にこのアドレスに格納されたデータをメモリデータバ
ス１６を介して前記キャッシュメモリ１１に出力する主
記憶１２とを備えている。
図５を参照すると、従来の電子計算機は、読み込みたい
データに対応するアドレスをプロセッサアドレスバス１
３を介して出力しプロセッサデータバス１４を介して前
記データを読み込むプロセッサ１０と、前記アドレスを
入力しディレクトリを使用してこのアドレスの有無を調
べこのアドレスが有ることを示すヒットの場合はこのア
ドレスに対応したデータをデータメモリ１１１から読み
出しこのデータをプロセッサ１０にプロセッサデータバ
ス１４を介して出力し、前記アドレスが無いことを示す
ミスヒットの場合はこのアドレスをメモリアドレスバス
１５に出力してこのアドレスに対応するデータをメモリ
データバス１６を介して入力しこのデータをプロセッサ
１０に出力するとともにこのデータと前記アドレスとを
格納するキャッシュメモリ１１と、プロセッサ１０が読
み込みたいすべてのデータが予め格納され、前記キャッ
シュメモリ１１から出力された前記アドレスを受けた場
合にこのアドレスに格納されたデータをメモリデータバ
ス１６を介して前記キャッシュメモリ１１に出力する主
記憶１２とを備えている。
【０００４】
【発明が解決しようとする課題】上述した従来の電子計
算機は、キャッシュメモリ１１の記憶容量が少なく多量
のデータを格納できないため、プロセッサ１０がアドレ
スの連続した多量のデータを読み込む場合には、一度ミ
スヒットが発生するとこのミスヒットが連続して発生す
ることが多く、プロセッサ１０の高速アクセスが中断さ
れるという問題があった。
算機は、キャッシュメモリ１１の記憶容量が少なく多量
のデータを格納できないため、プロセッサ１０がアドレ
スの連続した多量のデータを読み込む場合には、一度ミ
スヒットが発生するとこのミスヒットが連続して発生す
ることが多く、プロセッサ１０の高速アクセスが中断さ
れるという問題があった。
【０００５】本発明の目的はこのような従来の欠点を除
去するため、プロセッサがアドレスの連続した多量のデ
ータを読み込む場合にも、ミスヒットが発生せずプロセ
ッサの高速アクセスが中断されない電子計算機を提供す
ることにある。
去するため、プロセッサがアドレスの連続した多量のデ
ータを読み込む場合にも、ミスヒットが発生せずプロセ
ッサの高速アクセスが中断されない電子計算機を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の電子計算機は、
データに対応するアドレスを出力して前記データを読み
込むプロセッサと、前記アドレスを入力しこのアドレス
の有無を調べこのアドレスが有ることを示すヒットの場
合はこのアドレスに対応したデータを前記プロセッサに
出力し、前記アドレスが無いことを示すミスヒットの場
合はこのアドレスを出力してこのアドレスに対応するデ
ータを入力しこのデータを前記プロセッサに出力しこの
データと前記アドレスとを格納する第１のメモリと、前
記プロセッサが読み込むデータを予め格納し、前記第１
のメモリから出力された前記アドレスを受けた場合にこ
のアドレスに格納されたデータを前記第１のメモリに出
力する第２のメモリと、を備えた電子計算機において、
前記第２のメモリ内の連続したアドレスに格納されたデ
ータを続けて読み出しこれらのデータを格納するととも
に前記プロセッサに出力する第３のメモリを有し、前記
第３のメモリは、前記ミスヒットが連続して予め定めら
れた回数発生した場合に、前記第２のメモリ内の前記ミ
スヒットを起こした最初のアドレスに格納されたデータ
からアドレス順にこれらのデータを連続して読み込み格
納するとともに、前記プロセッサから前記アドレスを入
力しこのアドレスに対応するデータを前記プロセッサに
出力するようにしている。
データに対応するアドレスを出力して前記データを読み
込むプロセッサと、前記アドレスを入力しこのアドレス
の有無を調べこのアドレスが有ることを示すヒットの場
合はこのアドレスに対応したデータを前記プロセッサに
出力し、前記アドレスが無いことを示すミスヒットの場
合はこのアドレスを出力してこのアドレスに対応するデ
ータを入力しこのデータを前記プロセッサに出力しこの
データと前記アドレスとを格納する第１のメモリと、前
記プロセッサが読み込むデータを予め格納し、前記第１
のメモリから出力された前記アドレスを受けた場合にこ
のアドレスに格納されたデータを前記第１のメモリに出
力する第２のメモリと、を備えた電子計算機において、
前記第２のメモリ内の連続したアドレスに格納されたデ
ータを続けて読み出しこれらのデータを格納するととも
に前記プロセッサに出力する第３のメモリを有し、前記
第３のメモリは、前記ミスヒットが連続して予め定めら
れた回数発生した場合に、前記第２のメモリ内の前記ミ
スヒットを起こした最初のアドレスに格納されたデータ
からアドレス順にこれらのデータを連続して読み込み格
納するとともに、前記プロセッサから前記アドレスを入
力しこのアドレスに対応するデータを前記プロセッサに
出力するようにしている。
【０００７】
【０００８】また、本発明の電子計算機の前記第３のメ
モリは、前記第２のメモリから読み込む前記データのス
タートアドレスとデータ量とを格納する第１のディレク
トリと、前記第２のメモリから読み込んだ前記データを
格納する第１のデータメモリと、前記第１のデータメモ
リが前記データを読み込み格納した後に前記第２のメモ
リから読み込んだ前記データを格納する第２のデータメ
モリと、前記第１のデータメモリと前記第２のデータメ
モリとに格納した前記データのスタートアドレスとデー
タ量とを格納し、前記プロセッサから前記アドレスを入
力したときにこのアドレスの有無を調べるために使用す
る第２のディレクトリと、を備えて構成されている。
モリは、前記第２のメモリから読み込む前記データのス
タートアドレスとデータ量とを格納する第１のディレク
トリと、前記第２のメモリから読み込んだ前記データを
格納する第１のデータメモリと、前記第１のデータメモ
リが前記データを読み込み格納した後に前記第２のメモ
リから読み込んだ前記データを格納する第２のデータメ
モリと、前記第１のデータメモリと前記第２のデータメ
モリとに格納した前記データのスタートアドレスとデー
タ量とを格納し、前記プロセッサから前記アドレスを入
力したときにこのアドレスの有無を調べるために使用す
る第２のディレクトリと、を備えて構成されている。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】図１は、本発明の電子計算機の一つの実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【００１１】図１に示す本実施の形態は、データに対応
するアドレスを出力して前記データを読み込むプロセッ
サ１と、前記アドレスを入力しこのアドレスの有無を調
べこのアドレスが有ることを示すヒットの場合はこのア
ドレスに対応したデータを前記プロセッサ１に出力し、
前記アドレスが無いいことを示すミスヒットの場合はこ
のアドレスを出力してこのアドレスに対応するデータを
入力しこのデータを前記プロセッサ１に出力しこのデー
タと前記アドレスとを格納する高速に読み書き可能なキ
ャッシュメモリ等の第１のメモリ（以後キャッシュメモ
リ２と記載）と、前記プロセッサ１が読み込みたいすべ
てのデータが予め格納され、前記キャッシュメモリ２か
ら出力された前記アドレスを受けた場合にこのアドレス
に格納されたデータを前記キャッシュメモリ２に出力す
る第２のメモリ（以後主記憶３と記載）と、前記ミスヒ
ットが連続して予め定められた回数発生した場合に、前
記第２のメモリ内の前記ミスヒットを起こした最初のア
ドレスに格納されたデータからアドレス順にこれらのデ
ータを連続して読み込み格納するとともに、前記プロセ
ッサ１から前記アドレスを入力しこのアドレスに対応す
るデータを前記プロセッサ１に出力する高速に読み書き
可能なキャッシュメモリ等の第３のメモリ（以後オンデ
マンドキャッシュメモリ４と記載）とにより構成されて
いる。
するアドレスを出力して前記データを読み込むプロセッ
サ１と、前記アドレスを入力しこのアドレスの有無を調
べこのアドレスが有ることを示すヒットの場合はこのア
ドレスに対応したデータを前記プロセッサ１に出力し、
前記アドレスが無いいことを示すミスヒットの場合はこ
のアドレスを出力してこのアドレスに対応するデータを
入力しこのデータを前記プロセッサ１に出力しこのデー
タと前記アドレスとを格納する高速に読み書き可能なキ
ャッシュメモリ等の第１のメモリ（以後キャッシュメモ
リ２と記載）と、前記プロセッサ１が読み込みたいすべ
てのデータが予め格納され、前記キャッシュメモリ２か
ら出力された前記アドレスを受けた場合にこのアドレス
に格納されたデータを前記キャッシュメモリ２に出力す
る第２のメモリ（以後主記憶３と記載）と、前記ミスヒ
ットが連続して予め定められた回数発生した場合に、前
記第２のメモリ内の前記ミスヒットを起こした最初のア
ドレスに格納されたデータからアドレス順にこれらのデ
ータを連続して読み込み格納するとともに、前記プロセ
ッサ１から前記アドレスを入力しこのアドレスに対応す
るデータを前記プロセッサ１に出力する高速に読み書き
可能なキャッシュメモリ等の第３のメモリ（以後オンデ
マンドキャッシュメモリ４と記載）とにより構成されて
いる。
【００１２】次に、本発明の電子計算機の動作を図２、
図３、および図４を参照して詳細に説明する。
図３、および図４を参照して詳細に説明する。
【００１３】図２は、本実施の形態の動作の一例を示す
流れ図である。
流れ図である。
【００１４】図３は、オンデマンドキャッシュメモリ４
の構成を示す図であり、オンデマンドキャッシュメモリ
４は、主記憶３から読み込むデータのスタートアドレス
とデータ量とを格納する第１のオンデマンドディレクト
リ４３と、前記主記憶３から読み込んだ前記データを格
納する例えば画面の一つの面であるフレームを記憶する
第１のデータメモリ（以後第１のフレームデータメモリ
４１と記載）と、前記第１のフレームデータメモリ４１
が前記データを読み込み格納した後に前記主記憶３から
読み込んだ前記データを格納する例えば画面の一つの面
であるフレームを記憶する第２のデータメモリ（以後第
２のフレームデータメモリ４２と記載）と、前記第１の
フレームデータメモリ４１と前記第２のフレームデータ
メモリ４２とに格納した前記データのスタートアドレス
とデータ量とを格納し、プロセッサ１からアドレスを入
力したときにこのアドレスの有無を調べるために使用す
る第２のオンデマンドディレクトリ４４とにより構成さ
れていることを示している。
の構成を示す図であり、オンデマンドキャッシュメモリ
４は、主記憶３から読み込むデータのスタートアドレス
とデータ量とを格納する第１のオンデマンドディレクト
リ４３と、前記主記憶３から読み込んだ前記データを格
納する例えば画面の一つの面であるフレームを記憶する
第１のデータメモリ（以後第１のフレームデータメモリ
４１と記載）と、前記第１のフレームデータメモリ４１
が前記データを読み込み格納した後に前記主記憶３から
読み込んだ前記データを格納する例えば画面の一つの面
であるフレームを記憶する第２のデータメモリ（以後第
２のフレームデータメモリ４２と記載）と、前記第１の
フレームデータメモリ４１と前記第２のフレームデータ
メモリ４２とに格納した前記データのスタートアドレス
とデータ量とを格納し、プロセッサ１からアドレスを入
力したときにこのアドレスの有無を調べるために使用す
る第２のオンデマンドディレクトリ４４とにより構成さ
れていることを示している。
【００１５】図４は、オンデマンドキャッシュテーブル
の構成を示す図である。
の構成を示す図である。
【００１６】図２を参照すると、プロセッサ１は読み込
みたいデータに対応するアドレスをプロセッサアドレス
バス５に出力する（Ｓ１）。キャッシュメモリ２はこの
アドレスを受けディレクトリ２２内にこのアドレスが有
るか否かを調べ（Ｓ２）、この調べた結果が前記アドレ
スが有ることを示すヒットの場合はこのアドレスに対応
するデータをデータメモリ２１から読み出しプロセッサ
１へプロセッサデータバス６を介して出力し（Ｓ３）、
プロセッサ１からメモリへのアクセスの処理を終了す
る。
みたいデータに対応するアドレスをプロセッサアドレス
バス５に出力する（Ｓ１）。キャッシュメモリ２はこの
アドレスを受けディレクトリ２２内にこのアドレスが有
るか否かを調べ（Ｓ２）、この調べた結果が前記アドレ
スが有ることを示すヒットの場合はこのアドレスに対応
するデータをデータメモリ２１から読み出しプロセッサ
１へプロセッサデータバス６を介して出力し（Ｓ３）、
プロセッサ１からメモリへのアクセスの処理を終了す
る。
【００１７】前記ステップ２（Ｓ２）で調べた結果が前
記アドレスが無いことを示すミスヒットの場合はこのミ
スヒットがＮ回（１０回から１００回、好ましくは５０
回）連続して発生したか否かを調べ（Ｓ４）、この調べ
た結果がミスヒットがＮ回連続して発生したことを示さ
ない場合にはキャッシュメモリ２は主記憶３にメモリア
ドレスバス８を介して前記アドレスを出力する（Ｓ
５）。主記憶３はこのアドレスを受けこのアドレスに格
納されたデータをメモリデータバス９を介してキャッシ
ュメモリ２に出力する（Ｓ６）。キャッシュメモリ２は
このデータを受けプロセッサデータバス６を介してプロ
セッサ１に出力するとともにこのアドレスをデータメモ
リ２１とディレクトリ２２にまた前記データをデータメ
モリ２１にそれぞれ格納し（Ｓ７）、プロセッサ１から
メモリへのアクセスの処理を終了する。
記アドレスが無いことを示すミスヒットの場合はこのミ
スヒットがＮ回（１０回から１００回、好ましくは５０
回）連続して発生したか否かを調べ（Ｓ４）、この調べ
た結果がミスヒットがＮ回連続して発生したことを示さ
ない場合にはキャッシュメモリ２は主記憶３にメモリア
ドレスバス８を介して前記アドレスを出力する（Ｓ
５）。主記憶３はこのアドレスを受けこのアドレスに格
納されたデータをメモリデータバス９を介してキャッシ
ュメモリ２に出力する（Ｓ６）。キャッシュメモリ２は
このデータを受けプロセッサデータバス６を介してプロ
セッサ１に出力するとともにこのアドレスをデータメモ
リ２１とディレクトリ２２にまた前記データをデータメ
モリ２１にそれぞれ格納し（Ｓ７）、プロセッサ１から
メモリへのアクセスの処理を終了する。
【００１８】前記ステップ４（Ｓ４）で調べた結果がミ
スヒットがＮ回連続して発生したことを示す場合には、
キャッシュメモリ２はオンデマンドキャッシュテーブル
２３のオンデマンドスタートアドレス２３１に前記ミス
ヒットしはじめたアドレスを設定し（Ｓ８）、オンデマ
ンドサイズ２３２にはオンデマンドキャッシュメモリ４
のメモリ容量からオンデマンドキャッシュメモリ４内の
第１のオンデマンドディレクトリ４３と第２のオンデマ
ンドディレクトリ４４とのメモリサイズを引き２で割っ
たメモリサイズを予め格納しておく。次に、キャッシュ
メモリ２は、オンデマンドキャッシュメモリ４にオンデ
マンドキャッシュテーブル２３内のオンデマンドスター
トアドレス２３１とオンデマンドサイズ２３２とをオン
デマンド制御バス７を介して通知する（Ｓ９）。
スヒットがＮ回連続して発生したことを示す場合には、
キャッシュメモリ２はオンデマンドキャッシュテーブル
２３のオンデマンドスタートアドレス２３１に前記ミス
ヒットしはじめたアドレスを設定し（Ｓ８）、オンデマ
ンドサイズ２３２にはオンデマンドキャッシュメモリ４
のメモリ容量からオンデマンドキャッシュメモリ４内の
第１のオンデマンドディレクトリ４３と第２のオンデマ
ンドディレクトリ４４とのメモリサイズを引き２で割っ
たメモリサイズを予め格納しておく。次に、キャッシュ
メモリ２は、オンデマンドキャッシュメモリ４にオンデ
マンドキャッシュテーブル２３内のオンデマンドスター
トアドレス２３１とオンデマンドサイズ２３２とをオン
デマンド制御バス７を介して通知する（Ｓ９）。
【００１９】オンデマンドキャッシュメモリ４は、この
通知されたオンデマンドスタートアドレス２３１とオン
デマンドサイズ２３２とを受けて第１のオンデマンドデ
ィレクトリ４３と第２のオンデマンドディレクトリ４４
とに設定する（Ｓ１０）。
通知されたオンデマンドスタートアドレス２３１とオン
デマンドサイズ２３２とを受けて第１のオンデマンドデ
ィレクトリ４３と第２のオンデマンドディレクトリ４４
とに設定する（Ｓ１０）。
【００２０】次に、オンデマンドキャッシュメモリ４
は、第１のオンデマンドスタートアドレス４３１に設定
されたアドレスから第１のオンデマンドサイズ４３２に
設定された分量のデータを主記憶３からダイレクトメモ
リアクセスにより受け第１のフレームデータメモリ４１
に格納し（Ｓ１１）、第２のオンデマンドサイズ４４２
の２倍したものと第２のオンデマンドスタートアドレス
４４１とをキャッシュメモリ２にオンデマンド制御バス
７を介して通知する（Ｓ１２）。
は、第１のオンデマンドスタートアドレス４３１に設定
されたアドレスから第１のオンデマンドサイズ４３２に
設定された分量のデータを主記憶３からダイレクトメモ
リアクセスにより受け第１のフレームデータメモリ４１
に格納し（Ｓ１１）、第２のオンデマンドサイズ４４２
の２倍したものと第２のオンデマンドスタートアドレス
４４１とをキャッシュメモリ２にオンデマンド制御バス
７を介して通知する（Ｓ１２）。
【００２１】キャッシュメモリ２は通知された第２のオ
ンデマンドサイズ４４２の２倍したものと第２のオンデ
マンドスタートアドレス４４１とを受けこれらをオンデ
マンドキャッシュテーブル２３に設定しオンデマンドキ
ャッシュメモリ４にオンデマンド制御バス７を介してア
ドレス受け付け要求を出力する（Ｓ１３）。
ンデマンドサイズ４４２の２倍したものと第２のオンデ
マンドスタートアドレス４４１とを受けこれらをオンデ
マンドキャッシュテーブル２３に設定しオンデマンドキ
ャッシュメモリ４にオンデマンド制御バス７を介してア
ドレス受け付け要求を出力する（Ｓ１３）。
【００２２】オンデマンドキャッシュメモリ４は、この
要求を受けプロセッサ１からのアドレスの受け付けを開
始する（Ｓ１４）。すなわち、以後は、プロセッサ１が
オンデマンドキャッシュメモリ４に対しキャッシュメモ
リ２と同様にアクセスすることができるようになり、プ
ロセッサ１がプロセッサアドレスバス５を介してオンデ
マンドキャッシュメモリ４にアドレスを出力すると、オ
ンデマンドキャッシュメモリ４がこれを受け第２のオン
デマンドディレクトリ４４を使用してこのアドレスの有
無を調べこのアドレスに対応するデータを第１のフレー
ムデータメモリ４１または第２のフレームデータメモリ
４２から読み出しこのデータをプロセッサデータバス６
を介してプロセッサ１へ出力する。
要求を受けプロセッサ１からのアドレスの受け付けを開
始する（Ｓ１４）。すなわち、以後は、プロセッサ１が
オンデマンドキャッシュメモリ４に対しキャッシュメモ
リ２と同様にアクセスすることができるようになり、プ
ロセッサ１がプロセッサアドレスバス５を介してオンデ
マンドキャッシュメモリ４にアドレスを出力すると、オ
ンデマンドキャッシュメモリ４がこれを受け第２のオン
デマンドディレクトリ４４を使用してこのアドレスの有
無を調べこのアドレスに対応するデータを第１のフレー
ムデータメモリ４１または第２のフレームデータメモリ
４２から読み出しこのデータをプロセッサデータバス６
を介してプロセッサ１へ出力する。
【００２３】次に、オンデマンドキャッシュメモリ４
は、プロセッサ１から受けたアドレスが第１のフレーム
データメモリ４１内のデータ群に対応するアドレス群に
今回入ったか否かを調べ（Ｓ１５）、この調べた結果が
アドレス群に今回入ったことを示さない場合にはステッ
プ２１（Ｓ２１）へ続き制御を続行する。また、前記ス
テップ１５（Ｓ１５）で調べた結果がアドレス群に今回
入ったことを示す場合には第１のオンデマンドスタート
アドレス４３１を第２のオンデマンドスタートアドレス
４４１に設定し、第１のオンデマンドスタートアドレス
４３１と第１のオンデマンドサイズ４３２の和を第１の
オンデマンドスタートアドレス４３１に設定する（Ｓ１
６）。
は、プロセッサ１から受けたアドレスが第１のフレーム
データメモリ４１内のデータ群に対応するアドレス群に
今回入ったか否かを調べ（Ｓ１５）、この調べた結果が
アドレス群に今回入ったことを示さない場合にはステッ
プ２１（Ｓ２１）へ続き制御を続行する。また、前記ス
テップ１５（Ｓ１５）で調べた結果がアドレス群に今回
入ったことを示す場合には第１のオンデマンドスタート
アドレス４３１を第２のオンデマンドスタートアドレス
４４１に設定し、第１のオンデマンドスタートアドレス
４３１と第１のオンデマンドサイズ４３２の和を第１の
オンデマンドスタートアドレス４３１に設定する（Ｓ１
６）。
【００２４】次に、オンデマンドキャッシュメモリ４
は、第１のオンデマンドスタートアドレス４３１から第
１のオンデマンドサイズ４３２で示される量のデータを
主記憶３からダイレクトメモリアクセスにより受けこれ
らのデータを第２のフレームデータメモリ４２に格納し
（Ｓ１７）、第１のオンデマンドサイズ４３２を２倍し
これを第２のオンデマンドサイズ４４２に設定し（Ｓ１
８）、第２のオンデマンドスタートアドレス４４１と第
１のオンデマンドサイズ４３２を２倍したものとをキャ
ッシュメモリ２にオンデマンド制御バス７を介して通知
する（Ｓ１９）。
は、第１のオンデマンドスタートアドレス４３１から第
１のオンデマンドサイズ４３２で示される量のデータを
主記憶３からダイレクトメモリアクセスにより受けこれ
らのデータを第２のフレームデータメモリ４２に格納し
（Ｓ１７）、第１のオンデマンドサイズ４３２を２倍し
これを第２のオンデマンドサイズ４４２に設定し（Ｓ１
８）、第２のオンデマンドスタートアドレス４４１と第
１のオンデマンドサイズ４３２を２倍したものとをキャ
ッシュメモリ２にオンデマンド制御バス７を介して通知
する（Ｓ１９）。
【００２５】キャッシュメモリ２は、この通知された第
２のオンデマンドスタートアドレス４４１と第１のオン
デマンドサイズ４３２を２倍したものとをオンデマンド
キャッシュテーブル２３に設定する（Ｓ２０）。
２のオンデマンドスタートアドレス４４１と第１のオン
デマンドサイズ４３２を２倍したものとをオンデマンド
キャッシュテーブル２３に設定する（Ｓ２０）。
【００２６】次に、オンデマンドキャッシュメモリ４
は、プロセッサ１から受けたアドレスが第２のフレーム
データメモリ４２内のデータ群に対応するアドレス群に
今回入ったか否かを調べ（Ｓ２１）、この調べた結果が
アドレス群に今回入ったことを示す場合には、オンデマ
ンドキャッシュメモリ４は、第１のオンデマンドスター
トアドレス４３１を第２のオンデマンドスタートアドレ
ス４４１に設定し、第１のオンデマンドスタートアドレ
ス４３１と第１のオンデマンドサイズ４３２との和を第
１のオンデマンドスタートアドレス４３１に設定し、第
１のオンデマンドサイズ４３２を２倍しこれを第２のオ
ンデマンドサイズ４４２に設定し（Ｓ２２）、ステップ
１１（Ｓ１１）へ続き制御を続行する。
は、プロセッサ１から受けたアドレスが第２のフレーム
データメモリ４２内のデータ群に対応するアドレス群に
今回入ったか否かを調べ（Ｓ２１）、この調べた結果が
アドレス群に今回入ったことを示す場合には、オンデマ
ンドキャッシュメモリ４は、第１のオンデマンドスター
トアドレス４３１を第２のオンデマンドスタートアドレ
ス４４１に設定し、第１のオンデマンドスタートアドレ
ス４３１と第１のオンデマンドサイズ４３２との和を第
１のオンデマンドスタートアドレス４３１に設定し、第
１のオンデマンドサイズ４３２を２倍しこれを第２のオ
ンデマンドサイズ４４２に設定し（Ｓ２２）、ステップ
１１（Ｓ１１）へ続き制御を続行する。
【００２７】また、前記ステップ２１（Ｓ２１）で調べ
た結果がアドレス群に今回入ったことを示さない場合に
は、オンデマンドキャッシュメモリ４は、プロセッサ１
から受けたアドレスが前回受けたアドレスと連続してい
るか否かを調べ（Ｓ２３）、この調べた結果が連続して
いることを示す場合には、前記ステップ１５（Ｓ１５）
へ続き制御を続行する。また、前記ステップ２３（Ｓ２
３）で調べた結果が連続していることを示さない場合に
は、プロセッサ１からメモリへのアクセスの処理を終了
する。
た結果がアドレス群に今回入ったことを示さない場合に
は、オンデマンドキャッシュメモリ４は、プロセッサ１
から受けたアドレスが前回受けたアドレスと連続してい
るか否かを調べ（Ｓ２３）、この調べた結果が連続して
いることを示す場合には、前記ステップ１５（Ｓ１５）
へ続き制御を続行する。また、前記ステップ２３（Ｓ２
３）で調べた結果が連続していることを示さない場合に
は、プロセッサ１からメモリへのアクセスの処理を終了
する。
【００２８】
【発明の効果】以上説明したように、本発明の電子計算
機によれば、オンデマンドキャッシュメモリ４が主記憶
３からデータの先読みを行いこれらのデータを第１のフ
レームデータメモリ４１と第２のフレームデータメモリ
４２とに格納するので、プロセッサ１がアドレスの連続
した多量のデータを読み込む場合にも前記第１のフレー
ムデータメモリ４１と前記第２のフレームデータメモリ
４２とからデータを読み込めるため、ミスヒットが発生
せずプロセッサの高速アクセスが可能となる。
機によれば、オンデマンドキャッシュメモリ４が主記憶
３からデータの先読みを行いこれらのデータを第１のフ
レームデータメモリ４１と第２のフレームデータメモリ
４２とに格納するので、プロセッサ１がアドレスの連続
した多量のデータを読み込む場合にも前記第１のフレー
ムデータメモリ４１と前記第２のフレームデータメモリ
４２とからデータを読み込めるため、ミスヒットが発生
せずプロセッサの高速アクセスが可能となる。
【図１】本発明の電子計算機の一つの実施の形態を示す
ブロック図である。
ブロック図である。
【図２】本実施の形態の動作の一例を示す流れ図であ
る。
る。
【図３】オンデマンドキャッシュメモリの構成を示す図
である。
である。
【図４】オンデマンドキャッシュテーブルの構成を示す
図である。
図である。
【図５】従来の電子計算機のブロック図である。
１ プロセッサ ２ キャッシュメモリ ３ 主記憶 ４ オンデマンドキャッシュメモリ ５ プロセッサアドレスバス ６ プロセッサデータバス ７ オンデマンド制御バス ８ メモリアドレスバス ９ メモリデータバス １０ プロセッサ １１ キャッシュメモリ １２ 主記憶 １３ プロセッサアドレスバス １４ プロセッサデータバス １５ メモリアドレスバス １６ メモリデータバス ２１ データメモリ ２２ ディレクトリ ２３ オンデマンドキャッシュテーブル ４１ 第１のフレームデータメモリ ４２ 第２のフレームデータメモリ ４３ 第１のオンデマンドディレクトリ ４４ 第２のオンデマンドディレクトリ １１１ データメモリ １１２ ディレクトリ ２３１ オンデマンドスタートアドレス ２３２ オンデマンドサイズ ４３１ 第１のオンデマンドスタートアドレス ４３２ 第１のオンデマンドサイズ ４４１ 第２のオンデマンドスタートアドレス ４４２ 第２のオンデマンドサイズ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (3)
- 【請求項１】 データに対応するアドレスを出力して前
記データを読み込むプロセッサと、 前記アドレスを入力しこのアドレスの有無を調べこのア
ドレスが有ることを示すヒットの場合はこのアドレスに
対応したデータを前記プロセッサに出力し、前記アドレ
スが無いことを示すミスヒットの場合はこのアドレスを
出力してこのアドレスに対応するデータを入力しこのデ
ータを前記プロセッサに出力しこのデータと前記アドレ
スとを格納する第１のメモリと、 前記プロセッサが読み込むデータを予め格納し、前記第
１のメモリから出力された前記アドレスを受けた場合に
このアドレスに格納されたデータを前記第１のメモリに
出力する第２のメモリと、 を備えた電子計算機において、 前記第２のメモリ内の連続したアドレスに格納されたデ
ータを続けて読み出しこれらのデータを格納するととも
に前記プロセッサに出力する第３のメモリを有し、 前記第３のメモリは、前記ミスヒットが連続して予め定
められた回数発生した場合に、前記第２のメモリ内の前
記ミスヒットを起こした最初のアドレスに格納されたデ
ータからアドレス順にこれらのデータを連続して読み込
み格納するとともに、前記プロセッサから前記アドレス
を入力しこのアドレスに対応するデータを前記プロセッ
サに出力するようにした ことを特徴とする電子計算機。 - 【請求項２】 前記第３のメモリは、前記第２のメモリ
から読み込む前記データのスタートアドレスとデータ量
とを格納する第１のディレクトリと、 前記第２のメモリから読み込んだ前記データを格納する
第１のデータメモリと、 前記第１のデータメモリが前記データを読み込み格納し
た後に前記第２のメモリから読み込んだ前記データを格
納する第２のデータメモリと、 前記第１のデータメモリと前記第２のデータメモリとに
格納した前記データのスタートアドレスとデータ量とを
格納し、前記プロセッサから前記アドレスを入力したと
きにこのアドレスの有無を調べるために使用する第２の
ディレクトリと、 を備えたことを特徴とする請求項１記載の電子計算機。 - 【請求項３】 前記第１のメモリと前記第３のメモリと
を高速に読み書き可能なメモリとしたことを特徴とする
請求項１または２記載の電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011997A JP3068451B2 (ja) | 1996-01-26 | 1996-01-26 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011997A JP3068451B2 (ja) | 1996-01-26 | 1996-01-26 | 電子計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204356A JPH09204356A (ja) | 1997-08-05 |
| JP3068451B2 true JP3068451B2 (ja) | 2000-07-24 |
Family
ID=11793235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8011997A Expired - Fee Related JP3068451B2 (ja) | 1996-01-26 | 1996-01-26 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068451B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006109421A1 (ja) | 2005-04-08 | 2008-10-16 | 松下電器産業株式会社 | キャッシュメモリ |
-
1996
- 1996-01-26 JP JP8011997A patent/JP3068451B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09204356A (ja) | 1997-08-05 |
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