JPH0822416A - キャッシュメモリの制御方法 - Google Patents
キャッシュメモリの制御方法Info
- Publication number
- JPH0822416A JPH0822416A JP6157000A JP15700094A JPH0822416A JP H0822416 A JPH0822416 A JP H0822416A JP 6157000 A JP6157000 A JP 6157000A JP 15700094 A JP15700094 A JP 15700094A JP H0822416 A JPH0822416 A JP H0822416A
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- Japan
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- cache memory
- memory
- cpu
- cache
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 コピーバック方式のキャッシュメモリの制御
方法とパリティビット付データを格納した主記憶装置を
適用したコンピュータにおいて、キャッシュミスに起因
したパリティーエラーが発生しても処理を継続すること
ができるキャッシュメモリの制御方法を実現する。 【構成】 キャッシュミスが発生した場合に主記憶装置
から読み出したデータにパリティエラーが発生している
ときは、キャッシュメモリの使用を禁止し、主記憶装置
のデータをＣＰＵが直接書き替える。その後、キャッシ
ュメモリの使用をする。これによって、パリティーエラ
ーから復帰する。
方法とパリティビット付データを格納した主記憶装置を
適用したコンピュータにおいて、キャッシュミスに起因
したパリティーエラーが発生しても処理を継続すること
ができるキャッシュメモリの制御方法を実現する。 【構成】 キャッシュミスが発生した場合に主記憶装置
から読み出したデータにパリティエラーが発生している
ときは、キャッシュメモリの使用を禁止し、主記憶装置
のデータをＣＰＵが直接書き替える。その後、キャッシ
ュメモリの使用をする。これによって、パリティーエラ
ーから復帰する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵと主記憶装置と
の間に設けられたキャッシュメモリの制御方法の改良に
関するものである。
の間に設けられたキャッシュメモリの制御方法の改良に
関するものである。
【０００２】
【従来の技術】キャッシュメモリは、コンピュータの性
能を向上するために設けられる。キャッシュメモリを備
えたコンピュータでは、ＣＰＵが主記憶装置からデータ
を読み出すとき、データはＣＰＵに転送されると同時に
キャッシュメモリにコピーされる。ＣＰＵが次にデータ
を読み出すときは、まずキャッシュメモリにアクセス
し、目的のデータがあれば、そのデータをＣＰＵに転送
する。キャッシュメモリからＣＰＵへのデータ転送は主
記憶装置からＣＰＵへのデータ転送より高速であるた
め、頻繁に使われるデータをキャッシュメモリに格納し
ておけば転送速度が高速になり、コンピュータの性能を
向上させることができる。キャッシュメモリの制御方法
は種々あるが、その中でも主記憶装置へのアクセス回数
を減らすことのできるコピーバック方式が高性能システ
ムに多用されている。
能を向上するために設けられる。キャッシュメモリを備
えたコンピュータでは、ＣＰＵが主記憶装置からデータ
を読み出すとき、データはＣＰＵに転送されると同時に
キャッシュメモリにコピーされる。ＣＰＵが次にデータ
を読み出すときは、まずキャッシュメモリにアクセス
し、目的のデータがあれば、そのデータをＣＰＵに転送
する。キャッシュメモリからＣＰＵへのデータ転送は主
記憶装置からＣＰＵへのデータ転送より高速であるた
め、頻繁に使われるデータをキャッシュメモリに格納し
ておけば転送速度が高速になり、コンピュータの性能を
向上させることができる。キャッシュメモリの制御方法
は種々あるが、その中でも主記憶装置へのアクセス回数
を減らすことのできるコピーバック方式が高性能システ
ムに多用されている。
【０００３】従来におけるコピーバック方式によるキャ
ッシュメモリの制御方法では、ＣＰＵがデータの書き替
えを行うためにキャッシュメモリに対して書き込みを行
ったときに、書き替え対象のデータがキャッシュメモリ
中にないときは、次の手順を踏んでいた。上述したよう
に書き替え対象のデータがキャッシュメモリ中にないこ
とをキャッシュミスという。 キャッシュメモリ中の適当なデータを主記憶装置に書
き戻して空き領域をキャッシュメモリ中に生成する。 書き替え対象のデータを主記憶装置から読み出して空
き領域に格納する。 格納したデータに対してＣＰＵが書き替えを行う。
ッシュメモリの制御方法では、ＣＰＵがデータの書き替
えを行うためにキャッシュメモリに対して書き込みを行
ったときに、書き替え対象のデータがキャッシュメモリ
中にないときは、次の手順を踏んでいた。上述したよう
に書き替え対象のデータがキャッシュメモリ中にないこ
とをキャッシュミスという。 キャッシュメモリ中の適当なデータを主記憶装置に書
き戻して空き領域をキャッシュメモリ中に生成する。 書き替え対象のデータを主記憶装置から読み出して空
き領域に格納する。 格納したデータに対してＣＰＵが書き替えを行う。
【０００４】主記憶装置は、通常、ＤＲＡＭ（ダイナミ
ックＲＡＭ）で構成されている。ＤＲＡＭのデータはα
線ソフトエラー等によりビットの反転を起こすことがあ
るため、パリティビットをデータに付加することにより
エラーを検出できるようにしている。ここで、α線ソフ
トエラーは、ＤＲＡＭのパッケージに含まれる放射性物
質から発生するα線がＤＲＡＭのメモリセルに入射した
とき、メモリセルのデータが変わってしまう現象であ
る。α線ソフトエラーはＤＲＡＭの故障ではないため、
新しいデータを上書きするとＤＲＡＭは正常に動作す
る。しかしながら、コピーバック方式のキャッシュメモ
リの制御方法とパリティビット付データを格納した主記
憶装置を適用したコンピュータでは、キャッシュミスが
発生したときには、前述したの時点で主記憶装置から
の読み出しを行ったときに、読み出しデータがα線ソフ
トエラーによりビット反転を起こしていると、パリティ
ーエラーが発生し、処理を続けられなくなるという問題
点があった。
ックＲＡＭ）で構成されている。ＤＲＡＭのデータはα
線ソフトエラー等によりビットの反転を起こすことがあ
るため、パリティビットをデータに付加することにより
エラーを検出できるようにしている。ここで、α線ソフ
トエラーは、ＤＲＡＭのパッケージに含まれる放射性物
質から発生するα線がＤＲＡＭのメモリセルに入射した
とき、メモリセルのデータが変わってしまう現象であ
る。α線ソフトエラーはＤＲＡＭの故障ではないため、
新しいデータを上書きするとＤＲＡＭは正常に動作す
る。しかしながら、コピーバック方式のキャッシュメモ
リの制御方法とパリティビット付データを格納した主記
憶装置を適用したコンピュータでは、キャッシュミスが
発生したときには、前述したの時点で主記憶装置から
の読み出しを行ったときに、読み出しデータがα線ソフ
トエラーによりビット反転を起こしていると、パリティ
ーエラーが発生し、処理を続けられなくなるという問題
点があった。
【０００５】
【発明が解決しようとする課題】本発明は上述した問題
点を解決するためになされたものであり、コピーバック
方式のキャッシュメモリの制御方法とパリティビット付
データを格納した主記憶装置を適用したコンピュータに
おいて、キャッシュミスに起因したパリティーエラーが
発生したときに、キャッシュメモリを使用禁止にし、主
記憶装置のデータをＣＰＵが直接書き替えることによっ
て、処理を継続することができるキャッシュメモリの制
御方法を実現することを目的とする。
点を解決するためになされたものであり、コピーバック
方式のキャッシュメモリの制御方法とパリティビット付
データを格納した主記憶装置を適用したコンピュータに
おいて、キャッシュミスに起因したパリティーエラーが
発生したときに、キャッシュメモリを使用禁止にし、主
記憶装置のデータをＣＰＵが直接書き替えることによっ
て、処理を継続することができるキャッシュメモリの制
御方法を実現することを目的とする。
【０００６】
【課題を解決するための手段】本発明は次のとおりのキ
ャッシュメモリの制御方法である。ＣＰＵと主記憶装置
との間にキャッシュメモリを設け、前記主記憶装置から
読み出してＣＰＵに転送したデータをキャッシュメモリ
にコピーし、ＣＰＵがデータの書き替えを行うためにキ
ャッシュメモリに対して書き込みを行ったときに書き替
え対象のデータがキャッシュメモリ中にないというキャ
ッシュミスが発生したときに、 キャッシュメモリ中の適当なデータを主記憶装置に書
き戻して空き領域をキャッシュメモリ中に生成する処理 書き替え対象のデータを主記憶装置から読み出して前
記空き領域に格納する処理 格納したデータに対してＣＰＵが書き替えを行う処理 なる処理手順を踏んでデータの書き替えを行うキャッシ
ュメモリの制御方法において、 キャッシュミスが発生したときに次の処理を行うことを
特徴とするキャッシュメモリの制御方法。 主記憶装置から読み出した書き替え対象のデータに対
してパリティエラーが発生しているかどうかをチェック
する処理 このチェックの結果パリティエラーが発生していると
きは、キャッシュメモリの使用を禁止する処理 主記憶装置に格納された書き替え対象のデータをＣＰ
Ｕが直接書き替える処理 キャッシュメモリの使用を許可する処理
ャッシュメモリの制御方法である。ＣＰＵと主記憶装置
との間にキャッシュメモリを設け、前記主記憶装置から
読み出してＣＰＵに転送したデータをキャッシュメモリ
にコピーし、ＣＰＵがデータの書き替えを行うためにキ
ャッシュメモリに対して書き込みを行ったときに書き替
え対象のデータがキャッシュメモリ中にないというキャ
ッシュミスが発生したときに、 キャッシュメモリ中の適当なデータを主記憶装置に書
き戻して空き領域をキャッシュメモリ中に生成する処理 書き替え対象のデータを主記憶装置から読み出して前
記空き領域に格納する処理 格納したデータに対してＣＰＵが書き替えを行う処理 なる処理手順を踏んでデータの書き替えを行うキャッシ
ュメモリの制御方法において、 キャッシュミスが発生したときに次の処理を行うことを
特徴とするキャッシュメモリの制御方法。 主記憶装置から読み出した書き替え対象のデータに対
してパリティエラーが発生しているかどうかをチェック
する処理 このチェックの結果パリティエラーが発生していると
きは、キャッシュメモリの使用を禁止する処理 主記憶装置に格納された書き替え対象のデータをＣＰ
Ｕが直接書き替える処理 キャッシュメモリの使用を許可する処理
【０００７】
【作用】このような本発明では、キャッシュミスが発生
した場合に主記憶装置から読み出したデータにパリティ
エラーが発生しているときは、キャッシュメモリの使用
を禁止し、主記憶装置のデータをＣＰＵが直接書き替え
る。その後、キャッシュメモリの使用をする。
した場合に主記憶装置から読み出したデータにパリティ
エラーが発生しているときは、キャッシュメモリの使用
を禁止し、主記憶装置のデータをＣＰＵが直接書き替え
る。その後、キャッシュメモリの使用をする。
【０００８】
【実施例】以下、図面を用いて本発明を説明する。図１
は本発明にかかる方法を実施するためのシステムの構成
例を示した構成図である。図１で、１はＤＲＡＭで構成
された主記憶装置、２は主記憶装置１を制御する主記憶
コントローラである。２１は主記憶コントローラ２に設
けられたパリティ生成検査手段で、主記憶装置１に格納
されたデータにパリティビットを付加し、主記憶装置１
に格納されたデータにパリティエラーが発生しているか
どうかを検査する。パリティ生成検査手段２１は、ＴＥ
Ａ−信号（ＴＥＡの上にバーを付けたことをＴＥＡ−と
表す）を出力する。ＴＥＡ−信号は、主記憶装置１から
データを読み出したときにパリティエラーが発生すると
ローレベルになる ３はＣＰＵであり、キャッシュメモリ３１を内蔵してい
る。３２はキャッシュ制御レジスタであり、このレジス
タを操作することによりキャッシュメモリ３１の使用が
禁止されたり使用が許可されたりする。３３は書き替え
手段であり、キャッシュミスに起因したパリティーエラ
ーが発生したときに、主記憶装置１に格納された書き替
え対象のデータを直接書き替える。４及び５はアドレス
バスとデータバスとからなるバスで、主記憶装置１と主
記憶コントローラ２、及び、主記憶コントローラ２とＣ
ＰＵ３をそれぞれ接続している。６は制御信号線で、パ
リティ生成検査手段２１とＣＰＵ３を接続していて、Ｔ
ＥＡ−信号が転送される。ＣＰＵ３は、ＴＥＡ−信号が
ローレベルになると、それまでに行っていた処理を中断
し、例外処理を開始する。７は主記憶装置１と書き替え
手段３３を接続するバスで、書き替え手段３３が主記憶
装置１のデータを書き替えるときにこのバスを使う。
は本発明にかかる方法を実施するためのシステムの構成
例を示した構成図である。図１で、１はＤＲＡＭで構成
された主記憶装置、２は主記憶装置１を制御する主記憶
コントローラである。２１は主記憶コントローラ２に設
けられたパリティ生成検査手段で、主記憶装置１に格納
されたデータにパリティビットを付加し、主記憶装置１
に格納されたデータにパリティエラーが発生しているか
どうかを検査する。パリティ生成検査手段２１は、ＴＥ
Ａ−信号（ＴＥＡの上にバーを付けたことをＴＥＡ−と
表す）を出力する。ＴＥＡ−信号は、主記憶装置１から
データを読み出したときにパリティエラーが発生すると
ローレベルになる ３はＣＰＵであり、キャッシュメモリ３１を内蔵してい
る。３２はキャッシュ制御レジスタであり、このレジス
タを操作することによりキャッシュメモリ３１の使用が
禁止されたり使用が許可されたりする。３３は書き替え
手段であり、キャッシュミスに起因したパリティーエラ
ーが発生したときに、主記憶装置１に格納された書き替
え対象のデータを直接書き替える。４及び５はアドレス
バスとデータバスとからなるバスで、主記憶装置１と主
記憶コントローラ２、及び、主記憶コントローラ２とＣ
ＰＵ３をそれぞれ接続している。６は制御信号線で、パ
リティ生成検査手段２１とＣＰＵ３を接続していて、Ｔ
ＥＡ−信号が転送される。ＣＰＵ３は、ＴＥＡ−信号が
ローレベルになると、それまでに行っていた処理を中断
し、例外処理を開始する。７は主記憶装置１と書き替え
手段３３を接続するバスで、書き替え手段３３が主記憶
装置１のデータを書き替えるときにこのバスを使う。
【０００９】このようなシステムを用いてキャッシュメ
モリを制御する方法について説明する。図２は制御手順
を示したフローチャートである。このフローチャート
は、キャッシュミスに起因して主記憶装置から読み出し
を行った場合にパリティーエラーが発生したときの処理
手順を示したフローチャートである。処理手順の説明に
おける（Ａ１）〜（Ａ１２）は図２のフローチャートに
おける処理Ａ１〜Ａ１２にそれぞれ対応する。 （Ａ１）ＣＰＵ３がデータの書き替えを行うためにキャ
ッシュメモリ３１に書き込みを行ったところ、キャッシ
ュミスが発生する。すなわち、書き替え対象のデータが
キャッシュメモリ３１内に無い。 （Ａ２）このとき、書き替え対象のデータを主記憶装置
１から読み出してキャッシュメモリ３１に格納するた
め、キャッシュメモリ３１のどの領域を空けるかを決め
る。 （Ａ３）次に、キャッシュメモリ３１の空けようとした
領域にはデータが格納されていて、格納されているデー
タを主記憶装置１に書き戻す必要があるかどうかについ
て判断する。 （Ａ４）判断Ａ３がＹｅｓである場合は、キャッシュメ
モリ３１の空けようとした領域にあるデータを主記憶装
置１に書き戻し、キャッシュメモリ３１の領域を空け
る。 （Ａ５）次に、キャッシュメモリ３１の空けた領域に書
き込むデータを得るために主記憶装置１にアクセスす
る。判断Ａ３がＮｏの場合も処理Ａ４をバイパスして処
理Ａ５に進む。 （Ａ６）ここで、主記憶装置１でパリティエラーが発生
し、ＴＥＡ−信号がローレベルになる。 （Ａ７）この時、ＣＰＵ３は例外処理を開始する。 （Ａ８）次に、発生したパリティエラーが、キャッシュ
ミスに起因して主記憶装置から読み出しを行ったときに
発生したパリティーエラーであるかどうかについて判断
する。判断Ａ８がＮｏである場合はバスエラー処理を行
う。 （Ａ９）判断Ａ８がＹｅｓである場合は、キャッシュ制
御レジスタ３２を操作してキャッシュメモリ３１の使用
を禁止する。 （Ａ１０）ここで、主記憶装置１に格納された書き替え
対象のデータをＣＰＵ３が直接書き替える。この書き替
えはＣＰＵ３内にある書き替え手段３３がバス７を使っ
て行う。 （Ａ１１）次に、キャッシュ制御レジスタ３２を操作し
てキャッシュメモリ３１の使用を許可する。 （Ａ１２）例外処理から復帰し、処理を継続する。
モリを制御する方法について説明する。図２は制御手順
を示したフローチャートである。このフローチャート
は、キャッシュミスに起因して主記憶装置から読み出し
を行った場合にパリティーエラーが発生したときの処理
手順を示したフローチャートである。処理手順の説明に
おける（Ａ１）〜（Ａ１２）は図２のフローチャートに
おける処理Ａ１〜Ａ１２にそれぞれ対応する。 （Ａ１）ＣＰＵ３がデータの書き替えを行うためにキャ
ッシュメモリ３１に書き込みを行ったところ、キャッシ
ュミスが発生する。すなわち、書き替え対象のデータが
キャッシュメモリ３１内に無い。 （Ａ２）このとき、書き替え対象のデータを主記憶装置
１から読み出してキャッシュメモリ３１に格納するた
め、キャッシュメモリ３１のどの領域を空けるかを決め
る。 （Ａ３）次に、キャッシュメモリ３１の空けようとした
領域にはデータが格納されていて、格納されているデー
タを主記憶装置１に書き戻す必要があるかどうかについ
て判断する。 （Ａ４）判断Ａ３がＹｅｓである場合は、キャッシュメ
モリ３１の空けようとした領域にあるデータを主記憶装
置１に書き戻し、キャッシュメモリ３１の領域を空け
る。 （Ａ５）次に、キャッシュメモリ３１の空けた領域に書
き込むデータを得るために主記憶装置１にアクセスす
る。判断Ａ３がＮｏの場合も処理Ａ４をバイパスして処
理Ａ５に進む。 （Ａ６）ここで、主記憶装置１でパリティエラーが発生
し、ＴＥＡ−信号がローレベルになる。 （Ａ７）この時、ＣＰＵ３は例外処理を開始する。 （Ａ８）次に、発生したパリティエラーが、キャッシュ
ミスに起因して主記憶装置から読み出しを行ったときに
発生したパリティーエラーであるかどうかについて判断
する。判断Ａ８がＮｏである場合はバスエラー処理を行
う。 （Ａ９）判断Ａ８がＹｅｓである場合は、キャッシュ制
御レジスタ３２を操作してキャッシュメモリ３１の使用
を禁止する。 （Ａ１０）ここで、主記憶装置１に格納された書き替え
対象のデータをＣＰＵ３が直接書き替える。この書き替
えはＣＰＵ３内にある書き替え手段３３がバス７を使っ
て行う。 （Ａ１１）次に、キャッシュ制御レジスタ３２を操作し
てキャッシュメモリ３１の使用を許可する。 （Ａ１２）例外処理から復帰し、処理を継続する。
【００１０】なお、実施例ではＣＰＵの例外処理機能の
プログラムにより主記憶装置のデータの書き替えとキャ
ッシュメモリの使用の禁止を行ったが、このような手順
をハードウェア化してもよい。また、実施例では例外処
理を行うときはキャッシュメモリを使用禁止にし、ＣＰ
Ｕが主記憶装置に直接書き替えを行う場合について説明
したが、例外処理を行うときにキャッシュメモリをライ
トスルーにし、ＣＰＵがキャッシュメモリを通過して主
記憶装置に書き替えを行ってもよい。
プログラムにより主記憶装置のデータの書き替えとキャ
ッシュメモリの使用の禁止を行ったが、このような手順
をハードウェア化してもよい。また、実施例では例外処
理を行うときはキャッシュメモリを使用禁止にし、ＣＰ
Ｕが主記憶装置に直接書き替えを行う場合について説明
したが、例外処理を行うときにキャッシュメモリをライ
トスルーにし、ＣＰＵがキャッシュメモリを通過して主
記憶装置に書き替えを行ってもよい。
【００１１】
【発明の効果】本発明によれば、コピーバック方式のキ
ャッシュメモリの制御方法とパリティビット付データを
格納した主記憶装置を適用したコンピュータにおいて、
キャッシュミスに起因して主記憶装置から読み出しを行
った場合にパリティーエラーが発生したときは、キャッ
シュメモリを使用禁止またはライトスルーにし、ＣＰＵ
が主記憶装置に対して直接書き替えを行う。これによっ
て、キャッシュミスに起因したパリティーエラーが発生
しても、このパリティーエラーから回復することができ
るため、処理を継続することができる。
ャッシュメモリの制御方法とパリティビット付データを
格納した主記憶装置を適用したコンピュータにおいて、
キャッシュミスに起因して主記憶装置から読み出しを行
った場合にパリティーエラーが発生したときは、キャッ
シュメモリを使用禁止またはライトスルーにし、ＣＰＵ
が主記憶装置に対して直接書き替えを行う。これによっ
て、キャッシュミスに起因したパリティーエラーが発生
しても、このパリティーエラーから回復することができ
るため、処理を継続することができる。
【図面の簡単な説明】
【図１】本発明にかかる方法を実施するためのシステム
の構成例を示した構成図である。
の構成例を示した構成図である。
【図２】図１のシステムの制御手順を示したフローチャ
ートである。
ートである。
１ 主記憶装置 ２ 主記憶コントローラ ２１ パリティ生成検査手段 ３ ＣＰＵ ３１ キャッシュメモリ ３２ キャッシュ制御レジスタ ３３ 書き替え手段 ６ 制御信号線 ７ バス
Claims (1)
- 【請求項１】 ＣＰＵと主記憶装置との間にキャッシュ
メモリを設け、前記主記憶装置から読み出してＣＰＵに
転送したデータをキャッシュメモリにコピーし、ＣＰＵ
がデータの書き替えを行うためにキャッシュメモリに対
して書き込みを行ったときに書き替え対象のデータがキ
ャッシュメモリ中にないというキャッシュミスが発生し
たときに、 キャッシュメモリ中の適当なデータを主記憶装置に書
き戻して空き領域をキャッシュメモリ中に生成する処理 書き替え対象のデータを主記憶装置から読み出して前
記空き領域に格納する処理 格納したデータに対してＣＰＵが書き替えを行う処理 なる処理手順を踏んでデータの書き替えを行うキャッシ
ュメモリの制御方法において、 キャッシュミスが発生したときに次の処理を行うことを
特徴とするキャッシュメモリの制御方法。 主記憶装置から読み出した書き替え対象のデータに対
してパリティエラーが発生しているかどうかをチェック
する処理 このチェックの結果パリティエラーが発生していると
きは、キャッシュメモリの使用を禁止する処理 主記憶装置に格納された書き替え対象のデータをＣＰ
Ｕが直接書き替える処理 キャッシュメモリの使用を許可する処理
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157000A JPH0822416A (ja) | 1994-07-08 | 1994-07-08 | キャッシュメモリの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157000A JPH0822416A (ja) | 1994-07-08 | 1994-07-08 | キャッシュメモリの制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822416A true JPH0822416A (ja) | 1996-01-23 |
Family
ID=15640001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6157000A Pending JPH0822416A (ja) | 1994-07-08 | 1994-07-08 | キャッシュメモリの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193865A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 情報記録装置及びその制御方法 |
-
1994
- 1994-07-08 JP JP6157000A patent/JPH0822416A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193865A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 情報記録装置及びその制御方法 |
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