JPH07168760A - キャッシュ制御装置 - Google Patents
キャッシュ制御装置Info
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- JPH07168760A JPH07168760A JP5312943A JP31294393A JPH07168760A JP H07168760 A JPH07168760 A JP H07168760A JP 5312943 A JP5312943 A JP 5312943A JP 31294393 A JP31294393 A JP 31294393A JP H07168760 A JPH07168760 A JP H07168760A
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- 230000015654 memory Effects 0.000 claims abstract description 140
- 238000011084 recovery Methods 0.000 abstract description 13
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 本発明は、キャッシュ制御装置に関し、ライ
トアクセス時にＴＡＧメモリから読み出した内容にエラ
ーがあったときに、キャッシュメモリおよびメインメモ
リへの書込みを行い、リードアクセス時にエラー発生し
たときにリカバリし、リカバリを最小限かつ簡単な処理
で行い、システム処理速度を低下させないようにするこ
とを目的とする。 【構成】 複数のウェイからなるキャッシュメモリ４
と、複数のウェイのＴＡＧメモリ３と、ライトアクセス
時の下位アドレスをもとにＴＡＧメモリ３から読み出し
た上位アドレスにエラー発生してもヒットしたときにキ
ャッシュメモリ４およびメインメモリ５に書き込み、リ
ードアクセス時にＴＡＧメモリ３から読み出した上位ア
ドレスにエラー発生したときにヒットしても無効とし、
メインメモリ５から読み出してリード元に転送する共に
キャッシュメモリ４およびＴＡＧメモリ１３に書き込む
キャッシュ制御部２とを備えるように構成する。
トアクセス時にＴＡＧメモリから読み出した内容にエラ
ーがあったときに、キャッシュメモリおよびメインメモ
リへの書込みを行い、リードアクセス時にエラー発生し
たときにリカバリし、リカバリを最小限かつ簡単な処理
で行い、システム処理速度を低下させないようにするこ
とを目的とする。 【構成】 複数のウェイからなるキャッシュメモリ４
と、複数のウェイのＴＡＧメモリ３と、ライトアクセス
時の下位アドレスをもとにＴＡＧメモリ３から読み出し
た上位アドレスにエラー発生してもヒットしたときにキ
ャッシュメモリ４およびメインメモリ５に書き込み、リ
ードアクセス時にＴＡＧメモリ３から読み出した上位ア
ドレスにエラー発生したときにヒットしても無効とし、
メインメモリ５から読み出してリード元に転送する共に
キャッシュメモリ４およびＴＡＧメモリ１３に書き込む
キャッシュ制御部２とを備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュを制御する
キャッシュ制御装置に関するものである。
キャッシュ制御装置に関するものである。
【０００２】
【従来の技術】ＴＡＧメモリおよびキャッシュメモリを
持つキャッシュ制御装置の基本的な構成を図４に示す。
持つキャッシュ制御装置の基本的な構成を図４に示す。
【０００３】メインメモリ４５のメモリアドレスを、キ
ャッシュメモリ４４の大きさに応じて図示のように上
位、下位に分ける（ここで、キャッシュメモリ４４に保
存するデータの最小単位までの最下位アドレスを当該下
位に含めない）。ここで、下位を下位アドレス（ＴＡＧ
アドレス）、上位を上位アドレス（ＴＡＧデータ）と呼
ぶ。単一ウェイのキャッシュメモリ４４を持つキャッシ
ュ制御装置が図４である。キャッシュメモリ４４には、
下位アドレスの１つに対してある１つのアドレス（上位
アドレス）に対応するデータを格納する。このとき、上
位アドレス（＝ＴＡＧデータ）をＴＡＧメモリ４３に格
納して、上位アドレス＋下位アドレスで、キャッシュメ
モリ４４中にあるデータが、メインメモリ４５のいずれ
のアドレスに対応するかが判る。
ャッシュメモリ４４の大きさに応じて図示のように上
位、下位に分ける（ここで、キャッシュメモリ４４に保
存するデータの最小単位までの最下位アドレスを当該下
位に含めない）。ここで、下位を下位アドレス（ＴＡＧ
アドレス）、上位を上位アドレス（ＴＡＧデータ）と呼
ぶ。単一ウェイのキャッシュメモリ４４を持つキャッシ
ュ制御装置が図４である。キャッシュメモリ４４には、
下位アドレスの１つに対してある１つのアドレス（上位
アドレス）に対応するデータを格納する。このとき、上
位アドレス（＝ＴＡＧデータ）をＴＡＧメモリ４３に格
納して、上位アドレス＋下位アドレスで、キャッシュメ
モリ４４中にあるデータが、メインメモリ４５のいずれ
のアドレスに対応するかが判る。
【０００４】複数ウェイの場合には、同じ下位アドレス
に対して、上位アドレスとキャッシュメモリ４４とが複
数ある。これにより、下位アドレスが同じになるウェイ
の上位アドレスのデータを複数保持することができる。
に対して、上位アドレスとキャッシュメモリ４４とが複
数ある。これにより、下位アドレスが同じになるウェイ
の上位アドレスのデータを複数保持することができる。
【０００５】従来、上位アドレスにエラーが生じた場合
には、 キャッシュ全体を使わなくする。 ＯＳに通知してエラーリカバリー処理を行なう。
には、 キャッシュ全体を使わなくする。 ＯＳに通知してエラーリカバリー処理を行なう。
【０００６】 キャッシュメモリのその部分を切り離
す。 などの種々の処理を行っている。
す。 などの種々の処理を行っている。
【０００７】
【発明が解決しようとする課題】しかし、従来ので
は、キャッシュの効果が以降無くなるために大幅な性能
低下をきたすという問題があった。
は、キャッシュの効果が以降無くなるために大幅な性能
低下をきたすという問題があった。
【０００８】従来のでは、ＯＳを介するために処理に
時間がかかってしまうという問題があった。従来ので
は、切り離したメモリ破壊が再現度の非常に低い間欠障
害（例えばＲＡＭのソフトエラーなど）の場合でも、そ
の部分が以降使われなくなってしまうという点で効率的
ではないという問題があった。
時間がかかってしまうという問題があった。従来ので
は、切り離したメモリ破壊が再現度の非常に低い間欠障
害（例えばＲＡＭのソフトエラーなど）の場合でも、そ
の部分が以降使われなくなってしまうという点で効率的
ではないという問題があった。
【０００９】これらの問題を避けるために、 エラー
が生じた場合には、そのアドレス情報およびデータを無
効化し、必要に応じて内容をメインメモリから読み出し
て補充（再書込み）するという処理が考えられるが、通
常のＴＡＧメモリへの書込みという動作を行わないライ
トアクセス時に無効化の処理をすると制御が複雑になっ
てしまう上に、その該当するエラーのデータは、他のプ
ロセッサライトやミスヒット補充による入替えより、通
常の動作ではＴＡＧメモリおよびキャッシュメモリ上か
ら消える可能性もあり、無駄な動作を行なうという問題
が発生することとなる。
が生じた場合には、そのアドレス情報およびデータを無
効化し、必要に応じて内容をメインメモリから読み出し
て補充（再書込み）するという処理が考えられるが、通
常のＴＡＧメモリへの書込みという動作を行わないライ
トアクセス時に無効化の処理をすると制御が複雑になっ
てしまう上に、その該当するエラーのデータは、他のプ
ロセッサライトやミスヒット補充による入替えより、通
常の動作ではＴＡＧメモリおよびキャッシュメモリ上か
ら消える可能性もあり、無駄な動作を行なうという問題
が発生することとなる。
【００１０】本発明は、これらの問題を解決するため、
ライトアクセス時に、ＴＡＧメモリから読み出した上位
アドレス（あるいは下位アドレス）の内容にエラーがあ
ったときに、通常と同じようにキャッシュメモリへのデ
ータ書込みおよびメインメモリへの書込みを行ってお
き、リードアクセス時にエラー発生したときにリカバリ
を行い、ライトアクセス時に上位アドレス（あるいは下
位アドレス）に一時的なエラー発生してもリカバリを最
小限かつ簡単な処理で行い、システム処理速度を可及的
に低下させないようにすることを目的としている。
ライトアクセス時に、ＴＡＧメモリから読み出した上位
アドレス（あるいは下位アドレス）の内容にエラーがあ
ったときに、通常と同じようにキャッシュメモリへのデ
ータ書込みおよびメインメモリへの書込みを行ってお
き、リードアクセス時にエラー発生したときにリカバリ
を行い、ライトアクセス時に上位アドレス（あるいは下
位アドレス）に一時的なエラー発生してもリカバリを最
小限かつ簡単な処理で行い、システム処理速度を可及的
に低下させないようにすることを目的としている。
【００１１】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図を示す。図１において、ＴＡＧメモリ３は、複
数ウェイのキャッシュメモリ４に格納したデータの上位
アドレス（あるいは下位アドレス）を格納するものであ
る。
ロック図を示す。図１において、ＴＡＧメモリ３は、複
数ウェイのキャッシュメモリ４に格納したデータの上位
アドレス（あるいは下位アドレス）を格納するものであ
る。
【００１２】キャッシュメモリ４は、データを格納する
複数のウェイからなるものである。キャッシュ制御部２
は、ライトアクセス時のメモリアドレスのうちの下位ア
ドレス（あるいは上位アドレス）をもとにＴＡＧメモリ
３から読み出した上位アドレス（あるいは下位アドレ
ス）にエラーが発生しても、当該アドレスとメモリアド
レスの上位アドレス（あるいは下位アドレス）とが一致
してヒットしたときに、下位アドレス（あるいは上位ア
ドレス）のキャッシュメモリ４の位置にデータを書き込
むおよびメインメモリ５にデータを書き込んだり、リー
ドアクセス時にＴＡＧメモリ３から読み出した上位アド
レス（あるいは下位アドレス）にエラー発生し、リード
アドレスの上位アドレス（あるいは下位アドレス）と一
致してヒットしても当該エントリを無効とし、メインメ
モリ５からデータを読み出してリード元に転送する共に
キャッシュメモリ４およびＴＡＧメモリ３に書き込んだ
りなどするものである。
複数のウェイからなるものである。キャッシュ制御部２
は、ライトアクセス時のメモリアドレスのうちの下位ア
ドレス（あるいは上位アドレス）をもとにＴＡＧメモリ
３から読み出した上位アドレス（あるいは下位アドレ
ス）にエラーが発生しても、当該アドレスとメモリアド
レスの上位アドレス（あるいは下位アドレス）とが一致
してヒットしたときに、下位アドレス（あるいは上位ア
ドレス）のキャッシュメモリ４の位置にデータを書き込
むおよびメインメモリ５にデータを書き込んだり、リー
ドアクセス時にＴＡＧメモリ３から読み出した上位アド
レス（あるいは下位アドレス）にエラー発生し、リード
アドレスの上位アドレス（あるいは下位アドレス）と一
致してヒットしても当該エントリを無効とし、メインメ
モリ５からデータを読み出してリード元に転送する共に
キャッシュメモリ４およびＴＡＧメモリ３に書き込んだ
りなどするものである。
【００１３】
【作用】本発明は、図１に示すように、ライトアクセス
時に、キャッシュ制御部２がライトアドレスのうちの下
位アドレス（あるいは上位アドレス）をもとにＴＡＧメ
モリ３から読み出した上位アドレス（あるいは下位アド
レス）にエラー発生しても、当該アドレスとメモリアド
レスの上位アドレス（あるいは下位アドレス）とが一致
してヒットしたときに、下位アドレス（あるいは上位ア
ドレス）のキャッシュメモリ４の位置にデータを書き込
むおよびメインメモリ５にデータを書き込んでおき、リ
ードアクセス時にＴＡＧメモリ３から読み出した上位ア
ドレス（あるいは下位アドレス）にエラー発生し、リー
ドアドレスの上位アドレス（あるいは下位アドレス）と
一致してヒットしても当該エントリを無効およびメイン
メモリ５からデータを読み出してリード元に転送する共
にキャッシュメモリ４およびＴＡＧメモリ３に書き込ん
だりするものである。
時に、キャッシュ制御部２がライトアドレスのうちの下
位アドレス（あるいは上位アドレス）をもとにＴＡＧメ
モリ３から読み出した上位アドレス（あるいは下位アド
レス）にエラー発生しても、当該アドレスとメモリアド
レスの上位アドレス（あるいは下位アドレス）とが一致
してヒットしたときに、下位アドレス（あるいは上位ア
ドレス）のキャッシュメモリ４の位置にデータを書き込
むおよびメインメモリ５にデータを書き込んでおき、リ
ードアクセス時にＴＡＧメモリ３から読み出した上位ア
ドレス（あるいは下位アドレス）にエラー発生し、リー
ドアドレスの上位アドレス（あるいは下位アドレス）と
一致してヒットしても当該エントリを無効およびメイン
メモリ５からデータを読み出してリード元に転送する共
にキャッシュメモリ４およびＴＡＧメモリ３に書き込ん
だりするものである。
【００１４】この際、ヒットが複数のウェイで発生した
場合、上位アドレス（下位アドレス）のエラーがないウ
ェイのキャッシュメモリ４の位置にデータを書き込むお
よびメインメモリ５にデータを書き込むようにしてい
る。
場合、上位アドレス（下位アドレス）のエラーがないウ
ェイのキャッシュメモリ４の位置にデータを書き込むお
よびメインメモリ５にデータを書き込むようにしてい
る。
【００１５】従って、ライトアクセス時に、ＴＡＧメモ
リ３から読み出した上位アドレスの内容にエラーがあっ
たときに、通常と同じようにキャッシュメモリ４へのデ
ータ書込みおよびメインメモリ５への書込みを行ってお
き、リードアクセス時にエラー発生したときにリカバリ
を行うことにより、ライトアクセス時に上位アドレスに
一時的なエラー発生してもリカバリを最小限かつ簡単な
処理で行い、システム処理速度を可及的に低下させない
ようにすることが可能となる。
リ３から読み出した上位アドレスの内容にエラーがあっ
たときに、通常と同じようにキャッシュメモリ４へのデ
ータ書込みおよびメインメモリ５への書込みを行ってお
き、リードアクセス時にエラー発生したときにリカバリ
を行うことにより、ライトアクセス時に上位アドレスに
一時的なエラー発生してもリカバリを最小限かつ簡単な
処理で行い、システム処理速度を可及的に低下させない
ようにすることが可能となる。
【００１６】
【実施例】まず、図１の構成を詳細に説明する。図１に
おいて、処理装置１は、プログラムに従って各種処理を
行なうものであって、ここでは、キャッシュ制御部２な
どから構成されるものである。
おいて、処理装置１は、プログラムに従って各種処理を
行なうものであって、ここでは、キャッシュ制御部２な
どから構成されるものである。
【００１７】キャッシュ制御部２は、複数ウェイのキャ
ッシュ制御するものであって、ＴＡＧメモリ３をもとに
アクセス要求のあったメモリアドレスがヒット／ミスヒ
ットのいずれかを判別し、ヒットと判明したときにキャ
ッシュメモリ４をアクセスするものである（図３を用い
て後述する）。
ッシュ制御するものであって、ＴＡＧメモリ３をもとに
アクセス要求のあったメモリアドレスがヒット／ミスヒ
ットのいずれかを判別し、ヒットと判明したときにキャ
ッシュメモリ４をアクセスするものである（図３を用い
て後述する）。
【００１８】比較手段２１は、ヒット／ミスヒットの判
別をするために、ライト／リードしようとするメモリア
ドレスを上位アドレスおよび下位アドレスに分け、下位
アドレスを入力としてＴＡＧメモリ３から読み出した上
位アドレス（ＴＡＧデータ）と、ライト／リードしよう
とする上位アドレスとを比較し、一致してヒットか否か
を判別するものである。
別をするために、ライト／リードしようとするメモリア
ドレスを上位アドレスおよび下位アドレスに分け、下位
アドレスを入力としてＴＡＧメモリ３から読み出した上
位アドレス（ＴＡＧデータ）と、ライト／リードしよう
とする上位アドレスとを比較し、一致してヒットか否か
を判別するものである。
【００１９】ＴＡＧメモリ３は、複数ウェイから構成さ
れ、キャッシュメモリ４にデータを格納したメモリアド
レス（ここでは上位アドレス）を格納するものである。
ここでは、上段に示したように、メモリアドレスを、上
位の上位アドレス（ＴＡＧデータともいう）および下位
アドレス（ＴＡＧアドレスともいう）に分ける。ここ
で、最下位の数ビットは下位アドレスに含めない。
れ、キャッシュメモリ４にデータを格納したメモリアド
レス（ここでは上位アドレス）を格納するものである。
ここでは、上段に示したように、メモリアドレスを、上
位の上位アドレス（ＴＡＧデータともいう）および下位
アドレス（ＴＡＧアドレスともいう）に分ける。ここ
で、最下位の数ビットは下位アドレスに含めない。
【００２０】キャッシュメモリ４は、複数ウェイから構
成され、データを格納する高速アクセス可能なメモリで
ある。メインメモリ５は、主記憶装置であって、プログ
ラムや各種データなどを格納する主メモリである。
成され、データを格納する高速アクセス可能なメモリで
ある。メインメモリ５は、主記憶装置であって、プログ
ラムや各種データなどを格納する主メモリである。
【００２１】図２は、本発明のＴＡＧメモリ例を示す。
これは、図１のＴＡＧメモリ３の１エントリの内容であ
る。ここでは、 ・上位アドレス（ＴＡＧデータ） ・有効ビット ・パリティビット／ＥＣＣ ・その他 から構成されている。ここで、上位アドレスは図１の上
段に示すように、キャッッシュメモリ５にライトあるい
はリードしようとするメモリアドレスの上位側のアドレ
スであり、下位側の下位アドレスをアドレス入力として
当該上位アドレスを読みだされるようにしたものであ
る。この上位アドレスは、キャッシュメモリ４にデータ
を書き込んだときに、そのメモリアドレスの下位アドレ
スをアドレス入力とし、そのときの上位アドレスを書き
込んで登録する。また、有効ビットは、当該エントリが
有効か、無効かを表すものである。パリティビット／Ｅ
ＣＣは、当該エントリのエラー検出するビットである。
これは、図１のＴＡＧメモリ３の１エントリの内容であ
る。ここでは、 ・上位アドレス（ＴＡＧデータ） ・有効ビット ・パリティビット／ＥＣＣ ・その他 から構成されている。ここで、上位アドレスは図１の上
段に示すように、キャッッシュメモリ５にライトあるい
はリードしようとするメモリアドレスの上位側のアドレ
スであり、下位側の下位アドレスをアドレス入力として
当該上位アドレスを読みだされるようにしたものであ
る。この上位アドレスは、キャッシュメモリ４にデータ
を書き込んだときに、そのメモリアドレスの下位アドレ
スをアドレス入力とし、そのときの上位アドレスを書き
込んで登録する。また、有効ビットは、当該エントリが
有効か、無効かを表すものである。パリティビット／Ｅ
ＣＣは、当該エントリのエラー検出するビットである。
【００２２】次に、図３のフローチャートに示す順序に
従い、図１および図２の構成のもとでのライト時の動作
を詳細に説明する。図３において、Ｓ１は、ＨＩＴ（ヒ
ット）しているか判別する。これは、図１の処理装置１
がメモリアドレスにデータをライトしようとして、この
メモリアドレスをキャッシュ制御部２に通知し、このキ
ャッシュ制御部２がこのメモリアドレスの下位アドレス
をＴＡＧメモリにアドレス入力してそのときに読み出し
た上位アドレス（ＴＡＧデータ）と、メモリアドレスの
上位アドレスとが一致してヒットしているか判別する。
ＹＥＳの場合には、Ｓ２に進む。ＮＯの場合には、ミス
ヒットであったので、Ｓ４でメインメモリ５へのデータ
の書込みを行なう、即ちミスヒット時にはメインメモり
５のみにデータの書込みを行なう。
従い、図１および図２の構成のもとでのライト時の動作
を詳細に説明する。図３において、Ｓ１は、ＨＩＴ（ヒ
ット）しているか判別する。これは、図１の処理装置１
がメモリアドレスにデータをライトしようとして、この
メモリアドレスをキャッシュ制御部２に通知し、このキ
ャッシュ制御部２がこのメモリアドレスの下位アドレス
をＴＡＧメモリにアドレス入力してそのときに読み出し
た上位アドレス（ＴＡＧデータ）と、メモリアドレスの
上位アドレスとが一致してヒットしているか判別する。
ＹＥＳの場合には、Ｓ２に進む。ＮＯの場合には、ミス
ヒットであったので、Ｓ４でメインメモリ５へのデータ
の書込みを行なう、即ちミスヒット時にはメインメモり
５のみにデータの書込みを行なう。
【００２３】Ｓ２は、複数ウェイでＨＩＴ（ヒット）し
たか判別する。ＹＥＳの場合には、Ｓ３に進む。ＮＯの
場合には、１つのウェイのみでヒットしたと判明したの
で、Ｓ５でＨＩＴしたウェイのキャッシュメモリ４にデ
ータを書込み、Ｓ４でメインメモリにもデータを書込み
を行なう。即ち１つのウェイのみでヒットし、ＴＡＧメ
モリ３から下位アドレスを入力して読み出した上位アド
レスのパリティビットが正常あるいはエラーのいずれの
ときでもデータをヒットしたキャッシュメモリ４に書き
込むと共にメインメモリ５にも書き込んでおく。これに
より、ＴＡＧメモリ３から読み出した上位アドレスにた
またまパリティビットのエラーが発生してもそのままデ
ータを上書きしておく。
たか判別する。ＹＥＳの場合には、Ｓ３に進む。ＮＯの
場合には、１つのウェイのみでヒットしたと判明したの
で、Ｓ５でＨＩＴしたウェイのキャッシュメモリ４にデ
ータを書込み、Ｓ４でメインメモリにもデータを書込み
を行なう。即ち１つのウェイのみでヒットし、ＴＡＧメ
モリ３から下位アドレスを入力して読み出した上位アド
レスのパリティビットが正常あるいはエラーのいずれの
ときでもデータをヒットしたキャッシュメモリ４に書き
込むと共にメインメモリ５にも書き込んでおく。これに
より、ＴＡＧメモリ３から読み出した上位アドレスにた
またまパリティビットのエラーが発生してもそのままデ
ータを上書きしておく。
【００２４】Ｓ３は、Ｓ２のＹＥＳで複数のウェイでヒ
ットしたと判明したので、更に、ＨＩＴし、かつエラー
の無いウェイのキャッシュメモリに書き込み、Ｓ４でメ
インメモリ５にもデータを書き込む。これにより、ＴＡ
Ｇメモリ３から読み出した上位アドレスと、メモリアド
レスの上位アドレスとが複数ウェイで一致してヒットし
た場合、ＴＡＧメモリ３から読み出した上位アドレスの
パリティエラーが無い方のウェイのキャッシュメモリ４
にデータを上書きすると共に、メインメモリ５にもデー
タを書き込み、間欠的なエラー発生時に上書きという簡
単な処理でリカバリを行なう方向にしておく。
ットしたと判明したので、更に、ＨＩＴし、かつエラー
の無いウェイのキャッシュメモリに書き込み、Ｓ４でメ
インメモリ５にもデータを書き込む。これにより、ＴＡ
Ｇメモリ３から読み出した上位アドレスと、メモリアド
レスの上位アドレスとが複数ウェイで一致してヒットし
た場合、ＴＡＧメモリ３から読み出した上位アドレスの
パリティエラーが無い方のウェイのキャッシュメモリ４
にデータを上書きすると共に、メインメモリ５にもデー
タを書き込み、間欠的なエラー発生時に上書きという簡
単な処理でリカバリを行なう方向にしておく。
【００２５】以上のライト時の例をまとめると、 ミスヒットの場合には、データをメインメモリ５に
書き込む（Ｓ１のＮＯ、Ｓ４）。
書き込む（Ｓ１のＮＯ、Ｓ４）。
【００２６】 １つのウェイのみでヒットした場合、
ＴＡＧメモリ３から読み出した上位アドレスにパリティ
エラーが有り、無しのいずれのときもデータをキャッシ
ュメモリ４に書き込むと共にメインメモリ５に書き込む
（Ｓ１のＹＥＳ、Ｓ２のＮＯ、Ｓ４）。これにより、間
欠的なエラーが発生しても、ライト時には常にデータを
書き込んでリカバリする方向にしておく。そして、リー
ド時に同一のメモリアドレスのときにＴＡＧメモリ４か
ら読み出した上位アドレスのパリティエラーが発生しな
い場合は、間欠的なエラーがなくなったのでそのままキ
ャッシュメモリ４からデータを読み出し、一方、パリテ
ィエラーが発生した場合には、エラーが発生したままで
あるので、メインメモリ５からデータを読み出すと共
に、データをキャッシュメモリ４に書き込むおよびその
上位アドレスをＴＡＧメモリ３にも書き込んでおく。こ
れにより、間欠的なエラーの場合には、修復されること
となる。
ＴＡＧメモリ３から読み出した上位アドレスにパリティ
エラーが有り、無しのいずれのときもデータをキャッシ
ュメモリ４に書き込むと共にメインメモリ５に書き込む
（Ｓ１のＹＥＳ、Ｓ２のＮＯ、Ｓ４）。これにより、間
欠的なエラーが発生しても、ライト時には常にデータを
書き込んでリカバリする方向にしておく。そして、リー
ド時に同一のメモリアドレスのときにＴＡＧメモリ４か
ら読み出した上位アドレスのパリティエラーが発生しな
い場合は、間欠的なエラーがなくなったのでそのままキ
ャッシュメモリ４からデータを読み出し、一方、パリテ
ィエラーが発生した場合には、エラーが発生したままで
あるので、メインメモリ５からデータを読み出すと共
に、データをキャッシュメモリ４に書き込むおよびその
上位アドレスをＴＡＧメモリ３にも書き込んでおく。こ
れにより、間欠的なエラーの場合には、修復されること
となる。
【００２７】 複数のウェイでヒットした場合、ＴＡ
Ｇメモリ３から読み出した上位アドレスにパリティエラ
ーが無いウェイのキャッシュメモリ４に書き込むと共に
メインメモリ５に書き込む（Ｓ１のＹＥＳ、Ｓ２のＹＥ
Ｓ、Ｓ４）。これにより、間欠的なパリティエラーが発
生して複数のウェイでヒットしても、パリティエラーの
無いキャッシュメモリ４にデータを書き込んでリカバリ
する方向にしておく。そして、リード時に同一のメモリ
アドレスのときにＴＡＧメモリ４から読み出した上位ア
ドレスのパリティエラーが発生してないウェイのキャッ
シュメモリ４からデータを読み出す。これにより、間欠
的なエラーが発生して複数のウェイでヒットしてもその
うちのエラーの無いキャッシュメモリ４およびメインメ
モリ５にデータを書き込んで、リカバリする方向にして
おくことが可能となる。そして、リード時に複数のウェ
イでヒットしてもエラーの無いウェイのキャッシュメモ
リ４からデータを読み出す。
Ｇメモリ３から読み出した上位アドレスにパリティエラ
ーが無いウェイのキャッシュメモリ４に書き込むと共に
メインメモリ５に書き込む（Ｓ１のＹＥＳ、Ｓ２のＹＥ
Ｓ、Ｓ４）。これにより、間欠的なパリティエラーが発
生して複数のウェイでヒットしても、パリティエラーの
無いキャッシュメモリ４にデータを書き込んでリカバリ
する方向にしておく。そして、リード時に同一のメモリ
アドレスのときにＴＡＧメモリ４から読み出した上位ア
ドレスのパリティエラーが発生してないウェイのキャッ
シュメモリ４からデータを読み出す。これにより、間欠
的なエラーが発生して複数のウェイでヒットしてもその
うちのエラーの無いキャッシュメモリ４およびメインメ
モリ５にデータを書き込んで、リカバリする方向にして
おくことが可能となる。そして、リード時に複数のウェ
イでヒットしてもエラーの無いウェイのキャッシュメモ
リ４からデータを読み出す。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
ライトアクセス時に、ＴＡＧメモリ３から読み出した上
位アドレスの内容にエラーがあったときにも、通常と同
じようにキャッシュメモリ４へのデータ書込みおよびメ
インメモリ５への書込みを行っておき、リードアクセス
時にエラー発生したときにリカバリを行う構成を採用し
ているため、ライトアクセス時にヒット／ミスヒットの
判定用のアドレスにエラー発生しても簡単かつ最小限の
リカバリ処理を行い、システム処理速度を可及的に低下
させないようにすることができる。これらにより、 （１） ライト時に、ＴＡＧメモリ３から読み出したア
ドレス（データ）にエラーがあったときに、通常のライ
ト時と同一の簡単な制御を追加するのみで、リカバリ処
理を行なうことができ、特に間欠的にしか発生しないエ
ラーに対して自動的にリカバリすることができる。
ライトアクセス時に、ＴＡＧメモリ３から読み出した上
位アドレスの内容にエラーがあったときにも、通常と同
じようにキャッシュメモリ４へのデータ書込みおよびメ
インメモリ５への書込みを行っておき、リードアクセス
時にエラー発生したときにリカバリを行う構成を採用し
ているため、ライトアクセス時にヒット／ミスヒットの
判定用のアドレスにエラー発生しても簡単かつ最小限の
リカバリ処理を行い、システム処理速度を可及的に低下
させないようにすることができる。これらにより、 （１） ライト時に、ＴＡＧメモリ３から読み出したア
ドレス（データ）にエラーがあったときに、通常のライ
ト時と同一の簡単な制御を追加するのみで、リカバリ処
理を行なうことができ、特に間欠的にしか発生しないエ
ラーに対して自動的にリカバリすることができる。
【００２９】（２） 複数のウェイでヒットした場合、
エラーの無いウェイにライトすることにより、エラーの
無いウェイのデータに対して何時でもライト／リード時
に使用できる状態にし、システム処理速度の向上を図る
ことができる。
エラーの無いウェイにライトすることにより、エラーの
無いウェイのデータに対して何時でもライト／リード時
に使用できる状態にし、システム処理速度の向上を図る
ことができる。
【００３０】（３） 以上のことからヒット／ミスヒッ
ト判定用のアドレス（データ）に一時的なエラーが発生
しても、最小限の制御追加で済むと共に、システムの処
理速度を落とさずに処理を続行することができる。
ト判定用のアドレス（データ）に一時的なエラーが発生
しても、最小限の制御追加で済むと共に、システムの処
理速度を落とさずに処理を続行することができる。
【図１】本発明の原理ブロック図である。
【図２】本発明のＴＡＧメモリ例である。
【図３】本発明の動作説明フローチャート（ライト時）
である。
である。
【図４】従来技術の説明図である。
１：処理装置 ２：キャッシュ制御部 ２１：比較手段 ３：ＴＡＧメモリ ４：キャッシュメモリ ５：メインメモリ
フロントページの続き (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】データを格納する複数のウェイからなるキ
ャッシュメモリ（４）と、 複数のウェイのキャッシュメモリ（４）に格納したデー
タの上位アドレス（あるいは下位アドレス）を格納する
ＴＡＧメモリ（３）と、 ライトアクセス時のメモリアドレスのうちの下位アドレ
ス（あるいは上位アドレス）をもとに上記ＴＡＧメモリ
（３）から読み出した上位アドレス（あるいは下位アド
レス）にエラー発生しても、当該アドレスとメモリアド
レスの上位アドレス（あるいは下位アドレス）とが一致
してヒットしたときに、下位アドレス（あるいは上位ア
ドレス）のキャッシュメモリ（４）の位置にデータを書
き込むおよびメインメモリ（５）にデータを書き込んで
おき、リードアクセス時に上記ＴＡＧメモリ（３）から
読み出した上位アドレス（あるいは下位アドレス）にエ
ラー発生し、メモリアドレスの上位アドレス（あるいは
下位アドレス）と一致してヒットしても当該エントリを
無効とし、メインメモリ（５）からデータを読み出して
リード元に転送する共にキャッシュメモリ（４）および
ＴＡＧメモリ（３）に書き込むキャッシュ制御部（２）
とを備えたことを特徴とするキャッシュ制御装置。 - 【請求項２】上記ヒットが複数のウェイで発生した場
合、上位アドレス（あるいは下位アドレス）のエラーが
ないウェイのキャッシュメモリ（４）の位置にデータを
書き込むおよびメインメモリ（５）にデータを書き込む
ことを特徴とする請求項１記載のキャッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312943A JPH07168760A (ja) | 1993-12-14 | 1993-12-14 | キャッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312943A JPH07168760A (ja) | 1993-12-14 | 1993-12-14 | キャッシュ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07168760A true JPH07168760A (ja) | 1995-07-04 |
Family
ID=18035347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312943A Withdrawn JPH07168760A (ja) | 1993-12-14 | 1993-12-14 | キャッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07168760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013098919A1 (ja) * | 2011-12-26 | 2013-07-04 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| JPWO2013098919A1 (ja) * | 2011-12-26 | 2015-04-30 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
-
1993
- 1993-12-14 JP JP5312943A patent/JPH07168760A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013098919A1 (ja) * | 2011-12-26 | 2013-07-04 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| CN104011692A (zh) * | 2011-12-26 | 2014-08-27 | 瑞萨电子株式会社 | 数据处理装置 |
| JPWO2013098919A1 (ja) * | 2011-12-26 | 2015-04-30 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| US9495299B2 (en) | 2011-12-26 | 2016-11-15 | Renesas Electronics Corporation | Data processing device utilizing way selection of set associative cache memory based on select data such as parity data |
| CN104011692B (zh) * | 2011-12-26 | 2017-03-01 | 瑞萨电子株式会社 | 数据处理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |