JPH05509189A - コンピュータシステムを動作する方法及びコンピュータシステムにおけるメモリ管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 キャッシュの連想特性を模擬することによるコンピュータ性能の改良 ２朋ｐ分野 本発明は、コンピュータのオペレーションに係り、より詳細には、仮想メモリを 用いたコンピュータに直接マツプ式のキャッシュを使用してセット連想キャッシ ュの性能を模擬する方法に係る。

先行技術 プロセッサの速度が高くなるにつれてコンピュータシステムに高速キャッシュメ モリを使用することが益々重要になってきた。例えば、カナダ公開公報第２゜０ ４５．８３３−０号に開示された形式の高速ＲＩＳＣプロセッサは、ＣＰＵのサ イクルタイムである５ナノ秒で動作し、各サイクル中に命令を実行するように構 成される（減少命令セットコンピュータ（ＲＩＳＣ）の概念を実施することによ って）。メインメモリのサイクルタイムが３００ナノ秒の場合に、ＣＰＵは、現 在一般的となったキャツシュヒツト（当たり）率を用いてメモリを待機するのに その時間の９５％を費やすことが計算できる。メモリの性能をＣＰＵにより近づ けるために、キャッシュメモリは、第１、第２そしである場合には第３レベルの キャッシュを構成するようなハイアラーキ構成とされ、当然ながら、キャッシュ メモリの速度が高められると共に、経済性も増大される。しかし、これらの高速 ＣＰＵにとって受け入れられる性能を得るためには、キャッシュのヒツト率を高 めなければならない。

キャッシュメモリは、直接マツプ式アーキテクチャか又はＮウェイ連想式がのい ずれかで構成される。直接マツプ式キャッシュは、所与のデータ項目がキャッシ ュ内の１つの場所にしか記憶できず、ヒツト率は低いが、回路が簡単で高速であ るという利点がある。Ｎウェイ連想キャッシュは、所与のデータ項目をキャッシ ュ内のＮ個の異なる場所のいずれにも記憶でき、同じサイズの直接マツプ式キャ ッシュよりも高いヒツト率を生じさせる。Ｎウェイ連想キャッシュの高いヒツト 率は、キャッシュ内での情報配置の融通性が高いことによるものである。

直接マツプ式キャッシュの速度と構造簡易性から高性能コンピュータシステムに この形式のキャッシュを使用し、しかも、Ｎウェイ連想キャッシュに本来あるの と同様の高いキャツシュヒツト率を達成できることか望まれている。

穴型９要旨 本発明は、その広い観点において、 ａ）メインメモリ及び直接マツプ式キャッシュをアクセスするＣＰＵを備えてい て、データが上記メインメモリにページで記憶され、ｂ）更に、キャッシュミス （外れ）を生じるアクセスに対し上記メインメモリのアドレスを検出する手段と 、 Ｃ）上記アドレスを含むページの上記メインメモリ内の位置を上記メインメモリ 内の別の位置に変更する手段とを備えたコンピュータシステム及びその動作方法 に関する。

本発明の一実施例によれば、直接マツプ式キャッシュを有するコンピュータシス テムは、セット連想キャッシュの作用を模擬するように動作される。この方法は 、データがページで取り扱われそしてキャッシュが物理アドレスによってアクセ スされるような仮想メモリ型オペレーティングシステムを実行するＣＰＵにおい て有用である。この方法は、キャッシュミスを検出し、その検出されたキャッシ ュミスのアドレスを含むメインメモリのページを再マツピングし、スラッシング を生じるメモリ参照がキャッシュにも共存し得るようにすることを含む。異なる 物理ページフレーム内にあるがキャッシュ内の同じ位置にマツプされる２つのメ モリアドレスは、直接マツプ式キャッシュに同時に存在しないことがあり、ＣＰ Ｕで実行されるタスクによりこれら２つのアドレスを交互に参照すると、スラッ シングを招く。しかしながら、メインメモリ内のこれらアドレスの１つの位置が 変更された場合には、これらのアドレスを有するデータ項目がキャッシュにも共 存でき、スラッシングはもはや生じないので、性能は著しく向上される。仮想メ モリオペレーティングシステムを実行するＣＰＵの場合は、データ又は命令のペ ージを異なる物理ページフレームに移動できるが、同じ仮想アドレスのままにす ることができる。これは、単にページの新たな物理位置を反映するようにページ マツプテーブルを更新しそして古いページフレームから新たなページフレームへ データをコピーするだけで達成される。キャッシュミスアドレスをラッチし、そ のラッチを周期的にサンプリングし、そしてこのサンプリングの際に見つかった アドレスを含むページを再マツピングすることにより、スラッシング状態が検出 されて動的に修正される。直接マツプ式キャッシュは、２つ以上のページを保持 するに充分な大きさでなければならない。４ページより多くのページを実質的に 保持するキャッシュの場合には、本発明の模擬技術は、ハードウェアを組み込む ための典型的な経済性よりも高い連想特性を生み出すことができる。

添付図面を参照した好ましい実施例の以下の詳細な説明より本発明を更に良く理 解することができよう。

区面ｐ簡単μ説朋 図１は、本発明の一実施例の特徴を使用することのできるコンピュータシステム の電気ブロック図である。

図２は、図１のシステムに使用することのできる仮想メモリ機構に対するメモリ マツピングを示す図である。

図３は、図１のシステムに使用される本発明のキャッシュメモリの電気回路図で ある。

図４は、本発明の一実施例によりページ番号スワツピング動作を実行するときの メインメモリマツプの一部分を示す図である。

図５ａ及び５ｂは、本発明を用いた１つのシステムと本発明を用いない別のシス テムについて、キャッシュアドレス対時間のグラフにキャッシュミスを示した図 である。

女ましい　流側の詳　な説日 図１には、本発明のキャッシュ連想方法を使用することのできるコンピュータシ ステムが示されている。ＣＰＵｌ０は、キャッシュコントローラ１２及びＣＰＵ バス１３を経てシステムバス１１へ接続される。メインメモリ１４はシステムバ ス１１に接続されてこれによりアクセスされ、キャッシュメモリ１５はキャッシ ュコントローラ１２に接続されてＣＰＵバス１３により直接アクセスされるよう になッテイる。ＣＰＵｌ０は、ＵＮＩＸ（登録商標）又はＶＡＸ／ＶＳＭ　（登 録商標）オペレーティングシステムによって与えられるような仮想メモリマネー ジメントシステムを実施するものであり、従って、メインメモリ１４により与え られる物理的なメモリと、ディスク〕６の形態の一次記憶装置との間でデータの ページがスワップされる。ＶＡＸアーキテクチャは、参考と］７てここに取りＬ げるレビー氏及びエフハウス氏著の「コンピュータプログラミング及びアーキテ クチャー：デーＶ　Ａ　Ｘ　（Ｃｏｍｐｕｔｅｒ　ＰｒｏｇｒａＩＩ量ｉｎｇ　 ａｎｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ：　Ｔｈｅ　ＶＡＸ）　ｌ@。

第２版、デジタル・プレス、１９８９年に掲載されている。ＣＰＵｌ０は、１ノ ビ−氏等の文献又は本発明の譲受人であるデジタル・イクイ・ソプメント・コー ポレ−ションに譲渡されたサンダー、ウーラー及びブラウン氏の米国特許第５， ００６．９８０号に開示されたＶＡＸ（登録商標）形式のものであってもよいが 、同じくデジタル・イクイップメント・コーポレーションに譲渡されたカナダ公 開公報第２．０４５．８３３−０号に開示された高度な６４ビアトＲＩＳＣ形式 のものであるのが好ま１．い。

ＣＰＵｌ０は、先ず、図２に示す全アドレス範囲１７内のアドレスを表す仮想ア ドレスであってオペレーティングシステムによって許されるコンピュータ又はそ の一部分の゛アーキテクチャ仕様により定められた仮想アドレスを形成Ｉ７、次 いで、その仮想アトしミスを、メインメモリ１４のサイズによって制限されたア ドレスマツプ１８の物理アドレスに変換することにより、メモリレファレンスを 発生する。上記の変換はページによって行われ、従って、仮想メモリマツプ１７ のページ１９に対Ａる仮想ページアドレスか物理メモリマツプ１８のページに対 する物理アドレス１９′　に変換される。仮想アドレスと物理アドレスとの間の 変換を行うためにメモリにはページテーブルが維持され、そして通常は図１に示 す変換バッファ２０かＣＩ）ＵＩＯに含まれていて最も最近使用された変換を保 持し、これにより、データレファレンスを行う前に変換を得るのにメモリ１４内 のテーブルを参照する必要がないようになっている。現在実行されているタスク （及びオペレーティングシステムそれ自体）によって使用されるページのみか所 与の時間に物理メモリ１４内におそらく入れられ、即ちアドレス１９′への変換 はページテーブル内において実際に存在するページのみに対するものである。Ｃ ＰＴＪＩＯによって参照されるページか物理メモリ１４に存在しないと分かった ときには、ページ欠陥か実行されてスワップ動作を開始し、物理メモリ１４から のページがディスクメモリ１６に維持された所望のページとスワップされ、この スワップはオペレーティングシステムの制御のもとで行われる。

又、図１のｃｐｕｔｏは、前記カナダ公開公報に開示されたように命令キヤ・ソ シュ即ち■キャッシュ２１と、データキャッシュ即ちＤキャッシュ２２とを備え た内部キャッシュメモリも有Ｌ７ているが、これらは本発明のこの実施例による 直接マツプ式キャッシュ１５の動作には関係しない。従って、図１のコンピュー タシステムによって使用されるメモリは、最も高速のものが内部キヤ・ソシュ２ １．２２で、次に高速のものがキャッシュ−１５で、次いで、メインメモリ１４ で、最後にディスク１６のスワップスペースであるような／Ｘイアラーキ構成の ものである。最も高速のものと低速のものとの間の速度の差は何桁もある。内部 キヤ、７シユとキャッジ１．１５は数ＣＰＵサイクル内にアクセスされ、一方、 メインメモリ１４はおそらく１０ないし１００又はそれ以上のＣＰＵサイクルで アクセスされそ（７てディスク１６のページスワップは数百又は数千のＣＰＵサ イクルを必要とする。従って、システムの性能は、現在使用されている命令及び データがキヤ・ノシュに維持されているかどうかによって大きく左右される。物 理メモリ１４内のデータのサブセット（図２の１８にマツプされた）は、所与の 時間にキャッシュ１５にあり、キャッシュ１５内のデータのサブセットは内部キ ャッシュ２１及び２２にある。

キャッシュメモリ１５は直接マツプ式のものであり、図３に示すように構成され る。データは、行２４のアレイ２３として示されたメモリチップのアレイに記憶 され、各行は多数のブロック２５を有している。各ブロック２５は、例えば、６ ４バイト即ち８クオドワードのデータを含む。キャッシュ１５（又はメインメモ リ１４）をアクセスするのに使用されるＣＰＵバス１３上の物理アドレス２６は 、ブロック２５内のバイト（又はワード）を選択する下位フィールド２７と、行 ２４内のブロック２５を選択するフィールド２８と、行を選択するフィールド２ ９と、タグフィールド３０とを含んでいる。フィールド２８は、行内のブロック を選択するためにデコーダ３１へ送られ、そ［７てフィールド２９は行デコーダ ３２へ送られて行が選択され、それがデコーダ３１へ出力される。フィールド２ ７のアドレスの下位ビットはデコーダ３３へ送られてブロック内のバイト又はワ ードが選択され、ＣＰＵバス１３のデータバスに接続される。キャッシュコント ローラ１２においては、タグ記憶部３４かブロック２５の個数に対応４−るた数 のタグを保持し、ＣＰＵバス１３のアドレスノくスのアドレス２６からのフィー ルド２８及び２９は、行及び列デコーダ３５によ−］て使用されて、１つのタグ が選択され、タグ比較回路３６へ送られる。タグ比較回路３６の他方の入力はア ト１ノス２６からのタグフィールド３０である。デコーダ３５によつＣ選択され た記憶されたタグとタグフィールド３０とか合致した場合には、タグのヒ・アト が出力３７によって信号され、データアレイ２３からの出力３８のデータか使用 されるが、さもなくば、ミスか信号されてデータ出力か廃棄される。ニスか生ド たときは、メモ１月４へのレファレンスを行わねばならず、従って、アドレスは ギャツンユコントローラ１２を経てシステムバス１１へ通される。

図３のキャッシュ１５は、フィールド２８及び２９に所与の値のアト１ノスビ・ アトを有する第１のデータ項目を、キャラシュア【ノイ２３の１一つのそして１ つだけの位置（ブロック２５）に記憶しなければならないという点で直接マ・ツ ブ式である。フィールド２８及び２９に同じ値のアドレスビットを有する第２の メモリ位置に対してメモリ参照がなされた場合には、これがその参照された第１ デーク項目と同じ位置にマツプされ、従って、第１のものは第２のものによ−２ てオーバー−ライトされねばならない。例えば、ＣＰＵｌ０で実行し７ているタ スクが一７仁−ルド２８及び２９に同じアドレスビットを有する２つの異なるペ ージに対して同じインデックスを参照する場合には、２つのページからのこの、 イ゛／デ・ソクスを含むブロックがキャッジ、において繰り返し、オーバーライ ドされ、スラッシング状態を招く。これに対（７、セット連想キャッシュでは、 所与の７ドしス値をキヤ・ソソユアレイ内の２つ以−１−の位置にマツプするこ とかでき、従−）１、等１−．いビ・７１・の対応セットを有す−る児なるペー ジからの２つのアドレスが↓ヤツンコ内に同時に存在することかできる。１．か じながら、図３に示す直接マツプ式４−ヤツシ、を実施するハードウェアは、セ ット連想キャッシュに比して動作が迅速である。というのは、比較回路３６にお いで１一つのタグ比較動作しか必要とされないからである。セット連想キャッシ ュの場合には、タグアドレスを多数の考えられＺ１合致について比較し、次いで 、対応するデータも選択しなければならない（タグ比較が完了した後に）。この 付加的な段階が当然ながら動作を低速なものにする。。

例えば、図１のコンピュータシステムで実行される仮想メモリシステムのページ サイズがＩＫバイトであり、１０ピントアドレス値の後に下位ノ（イトアドレス （２進）が繰り返されると仮定する。又、キヤ・ソシュ１５の構成か２　Ｋ／＜ イトであって、このキャッシュは図２の物理メモリマ・ツブ１８の部分を合計２ 　Ｋｔ＜イトまでマツプし１、これらの部分は所与の時間に異なるページ（但し 、全部で２ページ）からの多数のブロックで構成されると仮定する。２進アドレ スでビ・アト〈１０：０〉がゼロの境界において物理アドレスが始まるデータ項 目が常にキャッシュ１５の第１ブロツクにマツプされる。従って、物理アドレス ００００．２０４８．４０９６等はキャッシュ内の同じ場所にマツプされ、即ち 、フィールド２８及び２９は、例えば、アドレス２６のビット＜１０：４＞が同 じであるものを含む。それ故、物理位置００００及び２０４８を交互にアクセス するタスクは、図３の直接マツプ式キャッシュ１５において常にキャッシュミス を生じることになる。、、れに対し、２ウエイ連想キヤツシユ（又はより高い連 想特性のもの）においては、２一つのデータ項目を同時にキャッシュ内に維持す ることができ、従ってこれら２つの物理アドレスを交互に繰り返しアクセスする ことによりキヤ・ソシコヒットが得られる。繰り返し７ミスを生じそしてキヤ・ ソシコ、から互いに変位し７ている２つ以上の位置を「スラッシングＩと称する 。

ここに開示するように、キャッシュ１５が、ＣＰＴＪ］、０で実行している仮想 メモリ管理環境においてＮページを保持するに充分な大きさである場合には、Ｎ ウェイ連想特性の作用を得るようにページが再マツプされる。キャッシュ１５が ２つのＩＫバイトページを保持できるような図４の例では、オペレーティングシ ステムが仮想ページをメＬす１４（メモリマツプ１８）の物理ページに再マ・ツ ブして、２・′７エ１′連想特性を模擬′４″るという所望の作用を得ることが できる。仮想アドレスｏｏｏｏ及び２０４８は異な一ンた仮想アドレスページに あり、キャッジ。

１５内の同じ位置にマツプされる２つの物理ページ（ページフレーム番号３０１ 及び３０３のような）にマツプすることができる。このよ・うなマツピングの場 合に、直接マツプ式キャッシュ１５は、仮想アドレス００００及び２０４８へ繰 す返しアクセスがなされたときにスラ・・ｌシングを生じる。異なる仮想−物理 ″：？ツピング（ページフレーム番号（ＰＦＮ）３０１及び３０３ではなく　” ｒベージフレーム番号３０１及び３０２を指定するような）では、２にバイトキ ャッシュ１５において両りのページが同時に存在することができ、キャッシュは ２ウエイ連想キヤツシユの作用をりえる４、ページフレーム番号ＰＦＮ３０３に あ−った同じデータは物理メモリ」４内のＰＦＮ３０２に再書き込みされ、従っ て”、キャッシュ１５内の同じ位置に既にマツプされている一対のブロックが今 度は異なるブロック・位置にマツプされる。２一つの項目に対する物理アドレス ２６のアドレスビットのセットは今度はフィールド２８及び２９に異なるビット をもつことになる。

オペレーティングシステムによりデータをコピーしそして仮想ページに指定され たページフレーム番号を再マツプするのは簡単なタスクである（この機能は、不 良メモリブロック、即ちソフトのエラー等を示すブロックを再マツプするための ＵＮＩＸ又はＶＡＸ／ＶＭＳに既に存在する）。しかしながら、先ず、スラッシ ングを生じるようなデータ項目を検出しなければならない。これら項目の有無は 、もちろん、データに依存すると共にアプリケーションソフトウェアに依存する ものであり、従って、実行時間の前にいっその状態が生じるかを予想することは 実質上不可能であり、又、ソフトウェアが別に呼び出されたときには、スラッシ ングの実例がおそらくプログラム内の別の時間及び場所で生じるであろう。その 当該ソフトウェアは、その状態が生じたかどうか分かる前であって且つその状態 の各実例の位置か分かる前に実行していなければならない。実行時間中にスラッ シング状態を検出する１つの方法は、キャッシュミスを生じるアドレスのサブセ ット（例えば、６ビツトのミスカウンタ４０によって制御される１オブ６４のよ うな）をラッチしくメモリ又は図３のレジスタ３９に）、そしてタイマー割り込 みルーチンによりこのラッチ３９のアドレスを周期的に読み取ることである。

このように実施される方法では、ミスアドレスの流れのこのサンプルに基ついで ページ番号を選択的に再マツピングしく図４のように）、スラッシングを減少さ せる。ミスアドレス流のサブセットをサンプリングする目的は、タイマー割り込 みルーチンがミスアドレスラッチ３９においてタイマー割り込みルーチンそわ自 体のアドレスを常時見い出すのを回避するためである。ミスラッチ３９及びカウ ンタ４０は、キャッシュコントａ−ラ１２又は（ｊ）ＵｌＯの一部分として構成 することもできるし、或いはＣＰＵバス１３に接続された個別のハードウェアで あってもよい。

使用することのできるｊつの再マツビニ／グアルゴリズムは、ミスラッチ３９か ら１秒当たり１００ないし１０００のサンプルを取り出しそしてそのサンプリン グされた各ページを図４に示−４ように異なる物理メモリ位置（異なるページ７ １ノーム）へと再マツピングすることである。新たなＰＦＮを選択するアルゴリ ズムは、ｍに既存のＰＦＮを減少しそして変位したＰＦＮを増加するだけでよい 。もう１つのアルゴリズムは、オペレーティングシステムが追跡する物理メモリ 内の「非割り当てベージノの１つを使用し、即ち、移動されるべきページフレー ムに未使用のページフレーム番号の１つを与え、これにより、切り換えねばなら ないような変位したページがないようにすることである。このように、新たな番 号が指定された後に、この方法では、１ページ又は２ページを物理メモリ１４内 の新たな位置に移動する必要がある。実際にスラッシングを生じる位置は、高い 確率で、サンプリングされ移動されて終了となる。又、スラッシングページは、 高い確率で（少なくとも数回のこのような移動の後に）、ハードウェアＮウェイ 連想キャッシュ（Ｎは直接マツプ式キャッシュ１５が保持できるページ数である ）に等価なキャッシュ構成に到達し、スラッシングが減少される。

本発明の方法を使用する効果を実証するものとして、キャッシュミスの記録を図 ５３に示した。これは本発明の改良を使用しない場合である。このグラフの座標 は、図において上から下へ延びる時間と、左から右へ延びるキャッシュメモリア ドレスであり、各マークがキャッシュミスで、マークの密度がスラッシングの程 度を示しており、全くマークがないのが理想的な状態である。この例では、キャ ッシュを約１ページのレベルまで満たし、次いでゼロまで戻ると思われるパター ンをたどりそして同じ一般的なパターンを再びたどり始めるようなミスを示すア プリケーションプログラムが実行される。キャッシュの第２ページは、たとえ存 在Ｉ、でも、このトレースには使用されないか又は少なくともほとんどミスが現 れないと思われる。図５ａには、時間に伴う性能の改善が見られず、最初のパタ ーンが不定に繰り返されると考えられる。これに対し、図５ｂでは、キャッシュ のサイズは同じであるが、本発明の方法が使用されている。ここでは、最初のパ ターンは、図のに部において図５３と同じであり、次いで、第２のパターンは、 キャッシュの第２ページを満たし始めると思われ、そしてミスの回数（マークの 密度）はプログラムの実行か続くにつれて徐々に減少され、やがて、グラフの下 部において、その密度か著しく低下する。このグラフの全時間は、上から下まで 約２秒である。本発明を用いる特徴は、プログラムの実行が時間と共に変化する ことであり、即ちアドレス動作のパターンが上記の現象によりスラッシングを生 じるようなものである場合に性能が向上することである。し力化ながら、あるプ ログラムでは、アドレス動作が著しくランダムなものとなり、図５ａ及び５ｂに 示すような効果が生じない。全くランダムなアドレスを発生する実験では、本発 明の方法を用いても全く改善は与えられず、実際には、ランダムなスラッシング を検出した後にページを移動する時間が必要なために僅かに性能上不利益がある ことが示される。しかしながら、はとんど全てのプログラムは、一般にはループ であることが多いのでランダムなアドレスパターンはほとんど示さず、従って、 大部分のプログラムは、本発明の方法を使用したときには時間に伴う性能の改善 をもたらす。

本発明の方法によってもたらされる改良された動作は、高速で簡単な構造の直接 マツプ式キャッシュメモリデバイスを使用できるようにする一方、低速で複雑な Ｎウェイ連想キャッシュハードウェアにほぼ匹敵するキャツシュヒツト性能を達 成できるようにする。速度の点からの全性能は、セット連想キャッシュを使用し た場合より優れている。というのは、セット連想キャッシュに本来あるハードウ ェア遅延が存在しないからである。

特定の実施例について本発明を説明したが、本発明をこれに限定するものではな い。当業者であれば、ここに開示した実施例の種々の変更や別の実施例が明らか となろう。それ故、本発明の範囲内に入るこれらの変更や別の実施例は本発明の 請求の範囲内に包含されるものとする。

要　約　書 ０　１Ｋ　２Ｋ　ＯＩＫ　２に 国際調査報告　、。工／ＵＳ　９２１０４□８１−１−−１〜−ｍ１ｍＮ・

Claims (12)

【特許請求の範囲】
1. １．ＣＰＵ、メモリ及び直接マップ式キャッシュを有する形式のコンピュータシ ステムを動作する方法において、 ａ）上記キャッシュをアクセスするときのミスのアドレスを検出し、そしてｂ） 上記アドレスを含む上記メモリ内のページの位置を上記メモリの別のページ位置 に変更する、 という段階を備えたことを特徴とする方法。
2. ２．上記ＣＰＵは仮想メモリシステムを実行し、そして上記直接マップ式キャッ シュは、仮想アドレスではなくて物理アドレスによりアクセスされる請求項１に 記載の方法。
3. ３．上記直接マップ式キャッシュは上記ページのうちの少なくとも２つを保持し 、上記検出段階はキャッシュミスのアドレスをラッチすることを含み、そして上 記検出段階はそのラッチされたアドレスを周期的にサンプリングすることを含む 請求項１に記載の方法。
4. ４．ａ）データがページで記憶されるメインメモリと、直接マップ式キャッシュ とをアクセスするＣＰＵと、 ｂ）キャッシュミスを生じるアクセスに対し上記メインメモリのアドレスを検出 する手段と、 ｃ）上記アドレスを含むページの上記メインメモリ内の位置を上記メインメモリ 内の別の位置に変更する手段と、 を備えたことを特徴とするコンピュータシステム。
5. ５．上記ＣＰＵは仮想メモリシステムを実行し、上記直接マップ式キャッシュは 仮想アドレスではなくて物理アドレスによりアクセスされ、そして上記ページは 、仮想メモリシステムを実行する際に、上記メインメモリとディスクメモリとの 間でスワップされる請求項４に記載のシステム。
6. ６．上記直接マップ式キャッシュは上記ページのうちの少なくとも２つを保持し 、上記検出手段は、キャッシュミスのアドレスを保持するラッチと、該ラッチを 周期的にサンプリングする手段とを含む請求項４に記載のシステム。
7. ７．コンピュータシステムを動作する方法において、ａ）ＣＰＵで実行している タスクによって使用されるデータをメインメモリのページに記憶し、 ｂ）上記メインメモリのデータの上記ページのサブセットを直接マップ式キャッ シュに記憶し、 ｃ）上記タスクを実行しながら上記ＣＰＵに仮想アドレスを発生し、ｄ）上記仮 想アドレスを物理アドレスに変換して上記キャッシュ及び上記メインメモリをア クセスし、 ｅ）上記メインメモリ内にページを配置するためにページ番号をアドレスの各ペ ージに指定し、 ｆ）上記キャッシュにミスを生じたメモリアクセスの物理アドレスを検出し、そ して ｇ）上記キャッシュミスを生じたページに異なるページ番号を再指定し、この異 なるページ番号に対応する上記メインメモリ内の異なる位置に上記ページを再配 置する、 という段階を備えたことを特徴とする方法。
8. ８．上記ＣＰＵは仮想メモリシステムを実行し、上記メインメモリとディスクメ モリとの間でページがスワップされ、上記ページのうちの少なくとも２つを上記 直接マップ式キャッシュに記憶することを含み、そして上記検出段階はキャッシ ュミスのアドレスをラッチすることを含む請求項７に記載の方法。
9. ９．上記検出段階は、上記ラッチされたアドレスを周期的にサンプリングするこ とを含み、上記再指定は、上記周期的サンプリングからのキャッシュミスアドレ スを使用することを含む請求項８に記載の方法。
10. １０．ａ）仮想メモリシステムを実行するＣＰＵと、ｂ）上記仮想メモリシステ ムのもとで上記ＣＰＵで実行されるタスクによって使用されるデータのページを 記憶するメインメモリと、ｃ）上記メインメモリに記憶されたデータの上記ペー ジのサブセットを記憶する直接マップ式キャッシュとを備え、 ｄ）上記ＣＰＵは上記タスクを実行しながら上記ＣＰＵに仮想アドレスを発生し 、 ｅ）上記キャッシュ及び上記メインメモリをアクセスするために上記仮想アドレ スを物理アドレスに変換する手段と、ｆ）上記メインメモリ内にページを配置す るためにページ番号をアドレスの各ページに指定する手段と、 ｇ）上記キャッシュにミスを生じたメモリアクセスの物理アドレスを検出する手 段と、 ｈ）上記キャッシュミスを生じたページに異なるページ番号を再指定しそしてこ の異なるページ番号に対応する上記メインメモリ内の異なる位置に上記ページを 再配置する手段とを備えたことを特徴とするコンピュータシステム。
11. １１．上記ページは、上記メインメモリとディスクメモリとの間でスワップされ 、上記直接マップ式キャッシュは上記ページのうちの少なくとも２つを記憶しそ して上記検出手段はキャッシュミスのアドレスを保持するを含む請求項１０に記 載のシステム。
12. １２．上記検出手段は上記ラッチを周期的にサンプリングする手段を備え、そし て上記再指定手段は上記サンプリング手段に応答する請求項１１に記載のシステ ム。