JP3260466B2 - メモリ更新方式 - Google Patents
メモリ更新方式Info
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Description
【０００１】
【産業上の利用分野】本発明はメモリ更新回路、特に高
速メモリ素子を使用し、主記憶装置上のデータを高速に
アクセスするキャッシュメモリや、主記憶装置に設けら
れたアドレス変換テーブルを使用して得られる仮想アド
レスから実アドレスへ変換を高速におこなうＴＬＢ（テ
ーブルルックアサイドバッファ）のメモリ更新回路に関
する。
速メモリ素子を使用し、主記憶装置上のデータを高速に
アクセスするキャッシュメモリや、主記憶装置に設けら
れたアドレス変換テーブルを使用して得られる仮想アド
レスから実アドレスへ変換を高速におこなうＴＬＢ（テ
ーブルルックアサイドバッファ）のメモリ更新回路に関
する。
【０００２】
【従来の技術】今日の情報処理装置は、主記憶装置にあ
るデータを高速にアクセスするため主記憶装置のデータ
の写しを記憶するキャッシュメモリや、主記憶装置にあ
るアドレス変換テーブルを使用して得られる仮想アドレ
スから実アドレスへ変換を高速におこなうため仮想アド
レスと実アドレスの対を記憶するＴＬＢを備えることが
一般的になっている。このキャッシュメモリやＴＬＢに
使われるメモリ素子のスピードは情報処理装置のクロッ
クサイクルを決定する要因となりうるため、高速のメモ
リ素子を使用する必要がある。
るデータを高速にアクセスするため主記憶装置のデータ
の写しを記憶するキャッシュメモリや、主記憶装置にあ
るアドレス変換テーブルを使用して得られる仮想アドレ
スから実アドレスへ変換を高速におこなうため仮想アド
レスと実アドレスの対を記憶するＴＬＢを備えることが
一般的になっている。このキャッシュメモリやＴＬＢに
使われるメモリ素子のスピードは情報処理装置のクロッ
クサイクルを決定する要因となりうるため、高速のメモ
リ素子を使用する必要がある。
【０００３】また、キャッシュメモリ及びＴＬＢは、通
常、複数のセット構成をとる。複数セット構成にする
と、新規のデータを登録する場合にどのセットに登録す
るかを指定するためには、登録済みのデータの使用頻度
をメモリに記録しておき、登録の際にこの記録をこのメ
モリから読みだし、使用頻度の少ないセットに書き込む
というＬＲＵ方式と呼ばれる技法を採用する必要があ
る。
常、複数のセット構成をとる。複数セット構成にする
と、新規のデータを登録する場合にどのセットに登録す
るかを指定するためには、登録済みのデータの使用頻度
をメモリに記録しておき、登録の際にこの記録をこのメ
モリから読みだし、使用頻度の少ないセットに書き込む
というＬＲＵ方式と呼ばれる技法を採用する必要があ
る。
【０００４】従来のこの種のメモリ更新回路は、キャッ
シュメモリ及びＴＬＢに使用するメモリを第一のメモリ
情報処理装置のクロックサイクルと同一のサイクルで使
用されるため、ＬＲＵ方式に使用する使用頻度を記録す
る第二のメモリには上記クロックサイクルと同一のサイ
クルで使用頻度を記録する、すなわち書き込みが行われ
ていた。
シュメモリ及びＴＬＢに使用するメモリを第一のメモリ
情報処理装置のクロックサイクルと同一のサイクルで使
用されるため、ＬＲＵ方式に使用する使用頻度を記録す
る第二のメモリには上記クロックサイクルと同一のサイ
クルで使用頻度を記録する、すなわち書き込みが行われ
ていた。
【０００５】図３は従来のメモリ更新回路の一例を示す
２セットのＴＬＢのブロック図である。図３を使用し
て、仮想アドレスレジスタ３に格納されている仮想アド
レスからＴＬＢを使用してアドレス変換を行い、得られ
た実アドレスを実アドレスレジスタ４へ格納し、その際
使用したＴＬＢのセット番号をＬＲＵメモリ２１へ格納
する処理を説明する。
２セットのＴＬＢのブロック図である。図３を使用し
て、仮想アドレスレジスタ３に格納されている仮想アド
レスからＴＬＢを使用してアドレス変換を行い、得られ
た実アドレスを実アドレスレジスタ４へ格納し、その際
使用したＴＬＢのセット番号をＬＲＵメモリ２１へ格納
する処理を説明する。
【０００６】ＴＬＢはＴＬＢ−Ｋ０とＴＬＢ−Ｋ１で表
され仮想アドレスの上位部を記憶する２セットのＴＬＢ
キー部１と、ＴＬＢ−Ｄ０とＴＬＢ−Ｄ１で表され対応
する実アドレスの上位部を記憶する２セットのＴＬＢデ
ータ部２とで構成される。仮想アドレスの上位部は仮想
アドレスレジスタ３の出力の一部である出力１１であ
り、仮想アドレスの中位部は仮想アドレスレジスタ３の
出力１２であり、この二つの部分が実アドレスの上位部
へ変換される。
され仮想アドレスの上位部を記憶する２セットのＴＬＢ
キー部１と、ＴＬＢ−Ｄ０とＴＬＢ−Ｄ１で表され対応
する実アドレスの上位部を記憶する２セットのＴＬＢデ
ータ部２とで構成される。仮想アドレスの上位部は仮想
アドレスレジスタ３の出力の一部である出力１１であ
り、仮想アドレスの中位部は仮想アドレスレジスタ３の
出力１２であり、この二つの部分が実アドレスの上位部
へ変換される。
【０００７】出力１２でアクセスされたＴＬＢキー部１
は、仮想アドレス上位部である出力１１と比較器８及び
９で比較され、一致がとれたセットのＴＬＢデータ部を
セレクタ１０で選択し、実アドレス上位部として実アド
レスレジスタ４へ格納される。同時に実アドレスの下位
部は、仮想アドレスの下位部と等しく出力１３がそのま
ま実アドレスレジスタ４へ格納され、アドレス変換が終
了する。この時、ＴＬＢをアクセスした仮想アドレスの
中位部はメモリアドレスレジスタ５に、比較器８、９の
比較結果はフリップフロップであるＦＦ６及びＦＦ７に
格納される。
は、仮想アドレス上位部である出力１１と比較器８及び
９で比較され、一致がとれたセットのＴＬＢデータ部を
セレクタ１０で選択し、実アドレス上位部として実アド
レスレジスタ４へ格納される。同時に実アドレスの下位
部は、仮想アドレスの下位部と等しく出力１３がそのま
ま実アドレスレジスタ４へ格納され、アドレス変換が終
了する。この時、ＴＬＢをアクセスした仮想アドレスの
中位部はメモリアドレスレジスタ５に、比較器８、９の
比較結果はフリップフロップであるＦＦ６及びＦＦ７に
格納される。
【０００８】次のタイミングで、メモリアドレスレジス
タ５はレジスタ１９へ、ＦＦ６とＦＦ７はＯＲ回路１７
にて論理ＯＲをとり、すなわちＴＬＢヒット状態はＦＦ
１８へ、またＦＦ７はそのままＦＦ２０へ格納される。
レジスタ１９はＬＲＵメモリ２１のアドレス、ＦＦ１８
は書き込み指示信号、ＦＦ２０は書き込みデータとなり
ＬＲＵメモリ２１への書き込みを行う。すなわちヒット
したセットの番号が記録される。ＴＬＢミスが発生する
と、すなわちＦＦ１８が論理値“０”であればＴＬＢメ
モリへの書き込みはおこなわれず、反転回路２３により
ＬＲＵメモリ２１の内容が、ＦＦ２２に読み出され、こ
の論理値により次に書くべきＴＬＢのセットが選択され
る。
タ５はレジスタ１９へ、ＦＦ６とＦＦ７はＯＲ回路１７
にて論理ＯＲをとり、すなわちＴＬＢヒット状態はＦＦ
１８へ、またＦＦ７はそのままＦＦ２０へ格納される。
レジスタ１９はＬＲＵメモリ２１のアドレス、ＦＦ１８
は書き込み指示信号、ＦＦ２０は書き込みデータとなり
ＬＲＵメモリ２１への書き込みを行う。すなわちヒット
したセットの番号が記録される。ＴＬＢミスが発生する
と、すなわちＦＦ１８が論理値“０”であればＴＬＢメ
モリへの書き込みはおこなわれず、反転回路２３により
ＬＲＵメモリ２１の内容が、ＦＦ２２に読み出され、こ
の論理値により次に書くべきＴＬＢのセットが選択され
る。
【０００９】
【発明が解決しようとする課題】キャッシュメモリ及び
ＴＬＢは所望のデータが登録されている確率が高いた
め、登録されているデータがない場合に所望のデータを
得てこのデータを書き込む頻度は少ない。このため、第
一のメモリに使用されるメモリ素子は、読みだしサイク
ルは上記クロックサイクル以内に収まる必要があるが、
書き込みサイクルは余裕のある方式を採用できる。しか
し、第二のメモリに使用されるメモリ素子は、逆に読み
だしサイクルには余裕があるが、ＴＬＢアクセスが連続
して行われ、そのアクセスがＴＬＢヒットであれば、こ
の記録動作は各クロックサイクルで行われるため、ＬＲ
Ｕメモリ２１は連続した書き込み動作を行わなければな
らないため、書き込みサイクルは上記クロックサイクル
以内で収まる特性が必要となる。
ＴＬＢは所望のデータが登録されている確率が高いた
め、登録されているデータがない場合に所望のデータを
得てこのデータを書き込む頻度は少ない。このため、第
一のメモリに使用されるメモリ素子は、読みだしサイク
ルは上記クロックサイクル以内に収まる必要があるが、
書き込みサイクルは余裕のある方式を採用できる。しか
し、第二のメモリに使用されるメモリ素子は、逆に読み
だしサイクルには余裕があるが、ＴＬＢアクセスが連続
して行われ、そのアクセスがＴＬＢヒットであれば、こ
の記録動作は各クロックサイクルで行われるため、ＬＲ
Ｕメモリ２１は連続した書き込み動作を行わなければな
らないため、書き込みサイクルは上記クロックサイクル
以内で収まる特性が必要となる。
【００１０】一方、最近のメモリ素子は、読みだしサイ
クルが高速で書き込みサイクルは比較的低速である特性
をもつ傾向がある。したがって、上述した従来のメモリ
更新回路では、書き込みサイクルに高速を要求される第
二のメモリに使用されるメモリ素子の書き込み速度が情
報処理装置のクロックサイクルを決定することになるの
で、ＬＲＵメモリ２１にはクロックサイクルと同一の書
き込みサイクルを実行できる高速のメモリ素子を使用す
る必要があるという問題点があった。
クルが高速で書き込みサイクルは比較的低速である特性
をもつ傾向がある。したがって、上述した従来のメモリ
更新回路では、書き込みサイクルに高速を要求される第
二のメモリに使用されるメモリ素子の書き込み速度が情
報処理装置のクロックサイクルを決定することになるの
で、ＬＲＵメモリ２１にはクロックサイクルと同一の書
き込みサイクルを実行できる高速のメモリ素子を使用す
る必要があるという問題点があった。
【００１１】
【課題を解決するための手段】本発明の回路は、主記憶
装置に存在するデータやアドレス変換テーブルを高速に
アクセスするため使用される複数セットのバッファメモ
リである第一のメモリと、該複数セットの第一のメモリ
に対し書き込みするセットの順序を指定するため第一の
メモリの使用履歴を記憶する第二のメモリを有し、第一
のメモリは該情報処理装置のクロックサイクルと同一の
サイクルにてアクセスされ、第二のメモリには該クロッ
クサイクルの複数サイクルにて書き込むメモリ素子を使
用している情報処理装置におけるメモリ更新回路におい
て、前記第一のメモリの使用結果を記憶する第一の記憶
手段と、第一の記憶手段の出力から得られる第二のメモ
リに対する書き込みデータを複数個記憶する第二の記憶
手段と、前記第二の記憶手段の出力を記憶し第二のメモ
リへの書き込みデータとなる第三の記憶手段と、該第一
から第三の記憶手段には第二のメモリをアクセスするア
ドレス及び該記憶手段の内容が有効かどうかをしめすＶ
ビットをも含み、前記第一の記憶手段と前記第二の記憶
手段にて各々のアドレスを比較する比較手段と、該比較
手段における比較結果が同一であれば、対応する第二の
記憶手段のＶビットを落とす無効化手段を有することを
特徴とする。
装置に存在するデータやアドレス変換テーブルを高速に
アクセスするため使用される複数セットのバッファメモ
リである第一のメモリと、該複数セットの第一のメモリ
に対し書き込みするセットの順序を指定するため第一の
メモリの使用履歴を記憶する第二のメモリを有し、第一
のメモリは該情報処理装置のクロックサイクルと同一の
サイクルにてアクセスされ、第二のメモリには該クロッ
クサイクルの複数サイクルにて書き込むメモリ素子を使
用している情報処理装置におけるメモリ更新回路におい
て、前記第一のメモリの使用結果を記憶する第一の記憶
手段と、第一の記憶手段の出力から得られる第二のメモ
リに対する書き込みデータを複数個記憶する第二の記憶
手段と、前記第二の記憶手段の出力を記憶し第二のメモ
リへの書き込みデータとなる第三の記憶手段と、該第一
から第三の記憶手段には第二のメモリをアクセスするア
ドレス及び該記憶手段の内容が有効かどうかをしめすＶ
ビットをも含み、前記第一の記憶手段と前記第二の記憶
手段にて各々のアドレスを比較する比較手段と、該比較
手段における比較結果が同一であれば、対応する第二の
記憶手段のＶビットを落とす無効化手段を有することを
特徴とする。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例である。
る。図１は本発明の第１の実施例である。
【００１３】仮想アドレスレジスタ３に格納されている
仮想アドレスが、ＴＬＢを使用しアドレス変換され実ア
ドレスが実アドレスレジスタ４へ、またＴＬＢアクセス
アドレスがメモリアクセスレジスタ５へ、ＴＬＢのセッ
ト毎のヒット状況がＦＦ６及びＦＦ７に格納されること
は図３の従来と変るところがない。これらの３種のレジ
スタ及びＦ／Ｆを第一の記憶手段と定義する。
仮想アドレスが、ＴＬＢを使用しアドレス変換され実ア
ドレスが実アドレスレジスタ４へ、またＴＬＢアクセス
アドレスがメモリアクセスレジスタ５へ、ＴＬＢのセッ
ト毎のヒット状況がＦＦ６及びＦＦ７に格納されること
は図３の従来と変るところがない。これらの３種のレジ
スタ及びＦ／Ｆを第一の記憶手段と定義する。
【００１４】また次のタイミングで、メモリアドレスレ
ジスタ５はレジスタ４１へ、ＦＦ６とＦＦ７はＯＲ回路
１７にて論理ＯＲをとり、すなわちＴＬＢヒット状態を
ＦＦ４０へ、またヒットしたセット番号であるＦＦ７は
そのままＦＦ４２へ格納されることも図３と実質上同一
である。
ジスタ５はレジスタ４１へ、ＦＦ６とＦＦ７はＯＲ回路
１７にて論理ＯＲをとり、すなわちＴＬＢヒット状態を
ＦＦ４０へ、またヒットしたセット番号であるＦＦ７は
そのままＦＦ４２へ格納されることも図３と実質上同一
である。
【００１５】しかし、ＦＦ４０，レジスタ４１，ＦＦ４
２は次のタイミングでそれぞれＦＦ４３，レジスタ４
４，ＦＦ４５へ移送され、また次のタイミングではそれ
ぞれＦＦ４６，レジスタ４７，ＦＦ４８へ移送される。
この３段のレジスタ群を第二の記憶手段と定義する。
２は次のタイミングでそれぞれＦＦ４３，レジスタ４
４，ＦＦ４５へ移送され、また次のタイミングではそれ
ぞれＦＦ４６，レジスタ４７，ＦＦ４８へ移送される。
この３段のレジスタ群を第二の記憶手段と定義する。
【００１６】その次のタイミングでは、ＦＦ４６，レジ
スタ４７，ＦＦ４８はそれぞれＦＦ４９，レジスタ５
０，ＦＦ５１へ移送され、それぞれＬＲＵメモリ９１の
書き込み指示信号，アクセスアドレス，書き込みデータ
となる。これらの３種のレジスタ及びＦ／Ｆを第三の記
憶手段と定義する。
スタ４７，ＦＦ４８はそれぞれＦＦ４９，レジスタ５
０，ＦＦ５１へ移送され、それぞれＬＲＵメモリ９１の
書き込み指示信号，アクセスアドレス，書き込みデータ
となる。これらの３種のレジスタ及びＦ／Ｆを第三の記
憶手段と定義する。
【００１７】ただし、ここでＬＲＵメモリ９１はクロッ
クサイクル２回（以降２Ｔと略す）で書き込みを行う比
較的遅いメモリ素子を使用している。この２Ｔで前半の
サイクルはＦＦ８０が論理値“０”、後半のサイクルは
論理値“１”となることで区別する。従って、第三の記
憶手段であるＦＦ４９，レジスタ５０，ＦＦ５１の値は
２Ｔ間変化できないこと及びこれらのレジスタ群より前
段の論理はクロックサイクル１回（以降１Ｔと略す）で
動作するため、図示はしていないが第二の記憶手段にＶ
ビットが論理値“１”である有効なデータたまった場合
に前記前段の動作を止める論理が存在する。
クサイクル２回（以降２Ｔと略す）で書き込みを行う比
較的遅いメモリ素子を使用している。この２Ｔで前半の
サイクルはＦＦ８０が論理値“０”、後半のサイクルは
論理値“１”となることで区別する。従って、第三の記
憶手段であるＦＦ４９，レジスタ５０，ＦＦ５１の値は
２Ｔ間変化できないこと及びこれらのレジスタ群より前
段の論理はクロックサイクル１回（以降１Ｔと略す）で
動作するため、図示はしていないが第二の記憶手段にＶ
ビットが論理値“１”である有効なデータたまった場合
に前記前段の動作を止める論理が存在する。
【００１８】第二の記憶手段には比較器３０，３１及び
３２が付帯し、メモリアドレスレジスタ５の値と第二の
記憶手段に記憶された値が比較される。一致がとれた場
合は、対応するＶビットを記憶しているＦ／Ｆすなわち
ＦＦ４０，ＦＦ４３，ＦＦ１６をリセットする作用をす
る。図４を使用してこのＶビットのリセット動作を詳細
に説明する。
３２が付帯し、メモリアドレスレジスタ５の値と第二の
記憶手段に記憶された値が比較される。一致がとれた場
合は、対応するＶビットを記憶しているＦ／Ｆすなわち
ＦＦ４０，ＦＦ４３，ＦＦ１６をリセットする作用をす
る。図４を使用してこのＶビットのリセット動作を詳細
に説明する。
【００１９】図４はＦＦ４０，ＦＦ４３，ＦＦ４６の詳
細図である。ここでＴ１信号とはＦＦ８０の出力であ
り、ＣＯＭＰ信号は対応する比較器の出力である。従っ
て、ＣＯＭＰ信号が論理値“０”のときはＶＦＦ８１の
値がそのままＡＮＤゲート８２を通し後段へ伝搬する
が、ＣＯＭＰ信号が論理値“１”のときはＶＦＦ８１の
値は“０”に押さえられる。
細図である。ここでＴ１信号とはＦＦ８０の出力であ
り、ＣＯＭＰ信号は対応する比較器の出力である。従っ
て、ＣＯＭＰ信号が論理値“０”のときはＶＦＦ８１の
値がそのままＡＮＤゲート８２を通し後段へ伝搬する
が、ＣＯＭＰ信号が論理値“１”のときはＶＦＦ８１の
値は“０”に押さえられる。
【００２０】またＴ１信号が論理値“０”のときはＬＲ
Ｕメモリ９１の書き込みサイクルの前半であり、セレク
タ８０によりＣＯＭＰ信号の論理値を反映するＡＮＤゲ
ート８２の出力を選択することによりＶビットの値をそ
のまま保持するかリセットし、Ｔ１信号が論理値“１”
のときはＬＲＵメモリ９１の書き込みサイクルの後半で
あり前段のＶビットの出力を選択し伝搬させる。
Ｕメモリ９１の書き込みサイクルの前半であり、セレク
タ８０によりＣＯＭＰ信号の論理値を反映するＡＮＤゲ
ート８２の出力を選択することによりＶビットの値をそ
のまま保持するかリセットし、Ｔ１信号が論理値“１”
のときはＬＲＵメモリ９１の書き込みサイクルの後半で
あり前段のＶビットの出力を選択し伝搬させる。
【００２１】すなわちＣＯＭＰ信号が論理値“１”にな
ることで自分自信のＶビットをリセットし、ＬＲＵメモ
リ９１の書き込みサイクルの後半で前段のＶビートを受
け取る動作をする。従って、ＴＬＢアクセスの結果が第
一の記憶手段に格納されると、複数団数、すなわちこの
例では３段の第二の記憶手段のメモリアドレス部を比較
して、合致している第二の記憶手段のＶビットをリセッ
トする。
ることで自分自信のＶビットをリセットし、ＬＲＵメモ
リ９１の書き込みサイクルの後半で前段のＶビートを受
け取る動作をする。従って、ＴＬＢアクセスの結果が第
一の記憶手段に格納されると、複数団数、すなわちこの
例では３段の第二の記憶手段のメモリアドレス部を比較
して、合致している第二の記憶手段のＶビットをリセッ
トする。
【００２２】言い替えれば、以前にＴＬＢをアクセスし
てＬＲＵメモリ９１にヒットしたセットを登録するため
に、本例では３段構成の第２の記憶手段に保持されてい
る仮想アドレスの中位部と、今回ＴＬＢをアクセスして
第一の記憶手段に保持された仮想アドレスの中位部が同
一であれば、第二の記憶手段に保持されている情報のう
ち同一であった段の情報を無効にする機能を提供するこ
とになる。すなわち上記無効動作が多く働けば、２Ｔで
動作する第３の記憶手段のための時間の余裕が生まれ、
２Ｔの書き込みサイクルの素子を使用する欠点は見えな
くなる。
てＬＲＵメモリ９１にヒットしたセットを登録するため
に、本例では３段構成の第２の記憶手段に保持されてい
る仮想アドレスの中位部と、今回ＴＬＢをアクセスして
第一の記憶手段に保持された仮想アドレスの中位部が同
一であれば、第二の記憶手段に保持されている情報のう
ち同一であった段の情報を無効にする機能を提供するこ
とになる。すなわち上記無効動作が多く働けば、２Ｔで
動作する第３の記憶手段のための時間の余裕が生まれ、
２Ｔの書き込みサイクルの素子を使用する欠点は見えな
くなる。
【００２３】一般に仮想アドレスから実アドレスへのア
ドレス変換は４キロバイトのページ単位にておこなわれ
るため、同一ページにあるアドレスはＴＬＢに登録され
る仮想アドレスと実アドレスの対は同一の対が使用され
る。情報処理装置においての主記憶装置へのアクセス傾
向からアドレス分布には局所性があるため、ＴＬＢはヒ
ットする確立は高く、かつ同一ページへのアクセスの確
立が高いことが知られている。前記同一の対であること
は、すなわち図１において、メモリアドレスレジスタ５
に格納され、レジスタ４１，レジスタ４４，レジスタ４
７，レジスタ５０と移送される仮想アドレスの中位部が
同一であり、かつＴＬＢのセットが同一であることにな
る。従って、上記無効動作が働く頻度が高く、２Ｔの書
き込みサイクルの素子を使用する欠点は実際には見えな
くなる。
ドレス変換は４キロバイトのページ単位にておこなわれ
るため、同一ページにあるアドレスはＴＬＢに登録され
る仮想アドレスと実アドレスの対は同一の対が使用され
る。情報処理装置においての主記憶装置へのアクセス傾
向からアドレス分布には局所性があるため、ＴＬＢはヒ
ットする確立は高く、かつ同一ページへのアクセスの確
立が高いことが知られている。前記同一の対であること
は、すなわち図１において、メモリアドレスレジスタ５
に格納され、レジスタ４１，レジスタ４４，レジスタ４
７，レジスタ５０と移送される仮想アドレスの中位部が
同一であり、かつＴＬＢのセットが同一であることにな
る。従って、上記無効動作が働く頻度が高く、２Ｔの書
き込みサイクルの素子を使用する欠点は実際には見えな
くなる。
【００２４】次に本発明の第２の実施例を示す図２を参
照すると、仮想アドレスレジスタ３に格納されている仮
想アドレスが、ＴＬＢを使用しアドレス変換され実アド
レスが実アドレスレジスタ４へ、またＴＬＢアクセスア
ドレスがメモリアクセスレジスタ５へ、ＴＬＢのセット
毎のヒット状況がＦＦ６及びＦＦ７に格納されることは
第１の実施例と同一である。これらの３種のレジスタ及
びＦ／Ｆを第一の記憶手段と定義する。また次のタイミ
ングで、メモリアドレスレジスタ５はレジスタであるレ
ジスタ６１へ、ＦＦ６とＦＦ７はＯＲ回路１７にて論理
ＯＲをとり、すなわちＴＬＢヒット状態をＦＦ６０へ、
またヒットしたセット番号であるＦＦ７ほそのままＦＦ
６２へ格納されること、さらに、ＦＦ６０，レジスタ６
１，ＦＦ６２は次のタイミングでそれぞれＦＦ６３，レ
ジスタ６４，ＦＦ６５へ移送され、また次のタイミング
ではそれぞれＦＦ６６，レジスタ６７，ＦＦ６８へ移送
される。この３段のレジスタ群を第二の記憶手段と定義
する。その次のタイミングではそれぞれＦＦ６９，レジ
スタ７０，ＦＦ７１へ移送され、それぞれＬＲＵメオリ
９１の書き込み指示信号，アクセスアドレス，書き込み
データとなる。これらの３種のレジスタ及びＦ／Ｆを第
三の記憶手段と定義する。ただし、ここでＬＲＵメモリ
９１はクロックサイクル２回（以降２Ｔと略す）で書き
込みを行う比較的遅いメモリ素子を使用している。この
２Ｔで前半のサイクルはＦＦ８０が論理値“０”、後半
のサイクルは論理値“１”となることで区別する。従っ
て、第三の記憶手段であるＦＦ６９，レジスタ７０，Ｆ
Ｆ７１の値は２Ｔ間変化できないこと及びこれらのレジ
スタ群より前段の論理はクロックサイクル１回（以降１
Ｔと略す）で動作するため、図示はしていないが第二の
記憶手段にＶビットが論理値１である有効なデータたま
った場合に前記前段の動作を止める論理が存在する。
照すると、仮想アドレスレジスタ３に格納されている仮
想アドレスが、ＴＬＢを使用しアドレス変換され実アド
レスが実アドレスレジスタ４へ、またＴＬＢアクセスア
ドレスがメモリアクセスレジスタ５へ、ＴＬＢのセット
毎のヒット状況がＦＦ６及びＦＦ７に格納されることは
第１の実施例と同一である。これらの３種のレジスタ及
びＦ／Ｆを第一の記憶手段と定義する。また次のタイミ
ングで、メモリアドレスレジスタ５はレジスタであるレ
ジスタ６１へ、ＦＦ６とＦＦ７はＯＲ回路１７にて論理
ＯＲをとり、すなわちＴＬＢヒット状態をＦＦ６０へ、
またヒットしたセット番号であるＦＦ７ほそのままＦＦ
６２へ格納されること、さらに、ＦＦ６０，レジスタ６
１，ＦＦ６２は次のタイミングでそれぞれＦＦ６３，レ
ジスタ６４，ＦＦ６５へ移送され、また次のタイミング
ではそれぞれＦＦ６６，レジスタ６７，ＦＦ６８へ移送
される。この３段のレジスタ群を第二の記憶手段と定義
する。その次のタイミングではそれぞれＦＦ６９，レジ
スタ７０，ＦＦ７１へ移送され、それぞれＬＲＵメオリ
９１の書き込み指示信号，アクセスアドレス，書き込み
データとなる。これらの３種のレジスタ及びＦ／Ｆを第
三の記憶手段と定義する。ただし、ここでＬＲＵメモリ
９１はクロックサイクル２回（以降２Ｔと略す）で書き
込みを行う比較的遅いメモリ素子を使用している。この
２Ｔで前半のサイクルはＦＦ８０が論理値“０”、後半
のサイクルは論理値“１”となることで区別する。従っ
て、第三の記憶手段であるＦＦ６９，レジスタ７０，Ｆ
Ｆ７１の値は２Ｔ間変化できないこと及びこれらのレジ
スタ群より前段の論理はクロックサイクル１回（以降１
Ｔと略す）で動作するため、図示はしていないが第二の
記憶手段にＶビットが論理値１である有効なデータたま
った場合に前記前段の動作を止める論理が存在する。
【００２５】第二の記憶手段には比較器３０，３１及び
３２が追加され、メモリアドレスレジスタ５の値と第二
の記憶手段に記憶された値が比較され一致がとれた場合
は、対応するヒットしたＴＬＢのセット番号を記憶して
いるＦ／ＦすなわちＦＦ６２，ＦＦ６５，ＦＦ６８の値
を第一の記憶手段の一つであるＦＦ７の値に置き換える
作用をする。図５を使用してこのセット番号の置き換え
動作を詳細に説明する。
３２が追加され、メモリアドレスレジスタ５の値と第二
の記憶手段に記憶された値が比較され一致がとれた場合
は、対応するヒットしたＴＬＢのセット番号を記憶して
いるＦ／ＦすなわちＦＦ６２，ＦＦ６５，ＦＦ６８の値
を第一の記憶手段の一つであるＦＦ７の値に置き換える
作用をする。図５を使用してこのセット番号の置き換え
動作を詳細に説明する。
【００２６】図５はＦＦ６２とセレクタ７２，ＦＦ６５
とセレクタ７３，ＦＦ６８とセレクタ７４の詳細図であ
る。ここでＴ１信号とはＦＦ８０の出力であり、ＣＯＭ
Ｐ信号は対応する比較器の出力である。従って、ＣＯＭ
Ｐ信号が論理値“０”のときはＬＦＦ９７の値がそのま
まセレクタ９２で選択し後段へ伝搬するが、ＣＯＭＰ信
号が論理値“１”のときは図２の第一の記憶手段の一つ
であるＦＦ７の出力である信号９６をセレクタ９２で選
択し後段へ伝搬する。
とセレクタ７３，ＦＦ６８とセレクタ７４の詳細図であ
る。ここでＴ１信号とはＦＦ８０の出力であり、ＣＯＭ
Ｐ信号は対応する比較器の出力である。従って、ＣＯＭ
Ｐ信号が論理値“０”のときはＬＦＦ９７の値がそのま
まセレクタ９２で選択し後段へ伝搬するが、ＣＯＭＰ信
号が論理値“１”のときは図２の第一の記憶手段の一つ
であるＦＦ７の出力である信号９６をセレクタ９２で選
択し後段へ伝搬する。
【００２７】またＴ１信号が論理値“０”のときはＣＯ
ＭＰ信号の論理値で制御されたセレクタ９２の出力を選
択することによりＬＦＦ９７の値をそのまま保持するか
ＦＦ７に置き換えるかを行い、Ｔ１信号が論理値“１”
のときはＬＲＵメモリ９１の書き込みサイクルの後半で
あり前段のＬＦＦの出力を選択し伝搬させる。
ＭＰ信号の論理値で制御されたセレクタ９２の出力を選
択することによりＬＦＦ９７の値をそのまま保持するか
ＦＦ７に置き換えるかを行い、Ｔ１信号が論理値“１”
のときはＬＲＵメモリ９１の書き込みサイクルの後半で
あり前段のＬＦＦの出力を選択し伝搬させる。
【００２８】すなわちＣＯＭＰ信号が論理値１になるこ
とで自分自信のＬＦＦをＦＦ７へ置き換え、ＬＲＵメモ
リ９１の書き込みサイクルの後半で前段のＬＦＦを受け
取る動作をする。従って、ＴＬＢアクセスの結果が第一
の記憶手段に格納されると、複数段数すなわちこの例で
は３段の第二の記憶手段のメモリアドレス部を比較し
て、合致している第二の記憶手段のセット番号をＴＬＢ
アクセス結果と置き換える。
とで自分自信のＬＦＦをＦＦ７へ置き換え、ＬＲＵメモ
リ９１の書き込みサイクルの後半で前段のＬＦＦを受け
取る動作をする。従って、ＴＬＢアクセスの結果が第一
の記憶手段に格納されると、複数段数すなわちこの例で
は３段の第二の記憶手段のメモリアドレス部を比較し
て、合致している第二の記憶手段のセット番号をＴＬＢ
アクセス結果と置き換える。
【００２９】言い替えれば、以前にＴＬＢをアクセスし
てＬＲＵメモリ９１にヒットしたセットを登録するため
に、本例では３段構成の第２の記憶手段に保持されてい
る仮想アドレスの中位部と、今回ＴＬＢをアクセスして
第一の記憶手段に保持された仮想アドレスの中位部が同
一であれば、第二の記憶手段に保持されている情報のう
ち同一であった段の情報を今回のアクセス結果で置き換
える機能を提供することになる。すなわち上記無効動作
が多く働けば、２Ｔで動作する第３の記憶手段のだめの
時間の余裕が生まれ、２Ｔの書き込みサイクルの素子を
使用する欠点は見えなくなる。
てＬＲＵメモリ９１にヒットしたセットを登録するため
に、本例では３段構成の第２の記憶手段に保持されてい
る仮想アドレスの中位部と、今回ＴＬＢをアクセスして
第一の記憶手段に保持された仮想アドレスの中位部が同
一であれば、第二の記憶手段に保持されている情報のう
ち同一であった段の情報を今回のアクセス結果で置き換
える機能を提供することになる。すなわち上記無効動作
が多く働けば、２Ｔで動作する第３の記憶手段のだめの
時間の余裕が生まれ、２Ｔの書き込みサイクルの素子を
使用する欠点は見えなくなる。
【００３０】
【発明の効果】以上説明したように本発明は、書き込み
サイクルが情報処理装置のクロックサイクルより比較的
低速なメモリ素子をＬＲＵに使用した場合でも、ＴＬＢ
をアクセスするアドレスの局所性を利用してＬＲＵへの
書き込み回数を削減する記憶手段を追加する事により、
書き込みサイクルが前記クロックサイクルに収まる高速
なメモリ素子を使用したＬＲＵの記憶内容と同等な記憶
内容を管理できる効果がある。
サイクルが情報処理装置のクロックサイクルより比較的
低速なメモリ素子をＬＲＵに使用した場合でも、ＴＬＢ
をアクセスするアドレスの局所性を利用してＬＲＵへの
書き込み回数を削減する記憶手段を追加する事により、
書き込みサイクルが前記クロックサイクルに収まる高速
なメモリ素子を使用したＬＲＵの記憶内容と同等な記憶
内容を管理できる効果がある。
【００３１】最近のメモリ素子は、読みだしサイクルが
高速で書き込みサイクルは比較的低速である特性をもつ
傾向があり、従来、書き込みサイクルに高速を要求され
るＬＲＵから、本発明によりこの要求条件を取り除ける
ことが可能となるため、メモリ素子の速度が大きな要素
となる情報処理装置のクロックサイクルを高速化する効
果がある。
高速で書き込みサイクルは比較的低速である特性をもつ
傾向があり、従来、書き込みサイクルに高速を要求され
るＬＲＵから、本発明によりこの要求条件を取り除ける
ことが可能となるため、メモリ素子の速度が大きな要素
となる情報処理装置のクロックサイクルを高速化する効
果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来例のブロック図である。
【図４】図１に示した第２の記憶手段のＶビットの詳細
回路図である。
回路図である。
【図５】図２に示した第２の記憶手段の一部の詳細回路
図である。
図である。
１ ＴＬＢキー部 ２ ＴＬＢデータ部 ３ 仮想アドレスレジスタ ４ 実アドレスレジスタ ５ メモリアドレスレジスタ ６，７，１８，２０，２２，４０，４２，４３，４５，
４６，４８，４９，５１，６０，６２，６３，６５，６
６，６８，６９，７１，８０ フリップフロップ（Ｆ
／Ｆ） ８，９，３０，３１，３２ 比較器 １０，７２，７３，７４，８６，９０，９２ セレク
タ １７ ＯＲ回路 １９，４１，４４，４７，５０，６１，６４，６７，７
０ レジスタ ２１，９１ ＬＲＵメモリ ８１ ＶＦ／Ｆ ９７ ＬＦ／Ｆ
４６，４８，４９，５１，６０，６２，６３，６５，６
６，６８，６９，７１，８０ フリップフロップ（Ｆ
／Ｆ） ８，９，３０，３１，３２ 比較器 １０，７２，７３，７４，８６，９０，９２ セレク
タ １７ ＯＲ回路 １９，４１，４４，４７，５０，６１，６４，６７，７
０ レジスタ ２１，９１ ＬＲＵメモリ ８１ ＶＦ／Ｆ ９７ ＬＦ／Ｆ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−301845（ＪＰ，Ａ) 特開 平２−311937（ＪＰ，Ａ) 特開 平１−216447（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (2)
- 【請求項１】 主記憶装置に存在するデータやアドレス
変換テーブルを高速にアクセスするため使用される複数
セットのバッファメモリである第一のメモリと、該複数
セットの第一のメモリに対し書き込みするセットの順序
を指定するため第一のメモリの使用履歴を記憶する第二
のメモリを有し、第一のメモリは該情報処理装置のクロ
ックサイクルと同一のサイクルにてアクセスされ、第二
のメモリには該クロックサイクルの複数サイクルにて書
き込むメモリ素子を使用している情報処理装置における
メモリ更新回路において、 前記第一のメモリの使用結果を記憶する第一の記憶手段
と、第一の記憶手段の出力から得られる第二のメモリに
対する書き込みデータを複数個記憶する第二の記憶手段
と、前記第二の記憶手段の出力を記憶し第二のメモリへ
の書き込みデータとなる第三の記憶手段と、該第一から
第三の記憶手段には第二のメモリをアクセスするアドレ
ス及び該記憶手段の内容が有効かどうかをしめすＶビッ
トをも含み、前記第一の記憶手段と前記第二の記憶手段
にて各々のアドレスを比較する比較手段と、該比較手段
における比較結果が同一であれば、対応する第二の記憶
手段のＶビットを落とす無効化手段を有することを特徴
とするメモリ更新回路。 - 【請求項２】 前記無効化手段の代りに、前記比較手段
における比較結果が同一であれば、対応する前記第二の
記憶手段の書き込みデータを前記第一の記憶手段の書き
込みデータにて置換する置換手段を設けたことを特徴と
する請求項１記載のメモリ更新回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06231193A JP3260466B2 (ja) | 1993-03-23 | 1993-03-23 | メモリ更新方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06231193A JP3260466B2 (ja) | 1993-03-23 | 1993-03-23 | メモリ更新方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06274418A JPH06274418A (ja) | 1994-09-30 |
| JP3260466B2 true JP3260466B2 (ja) | 2002-02-25 |
Family
ID=13196470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06231193A Expired - Fee Related JP3260466B2 (ja) | 1993-03-23 | 1993-03-23 | メモリ更新方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260466B2 (ja) |
-
1993
- 1993-03-23 JP JP06231193A patent/JP3260466B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06274418A (ja) | 1994-09-30 |
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