JPH0512109A - キヤツシユメモリ方式 - Google Patents
キヤツシユメモリ方式Info
- Publication number
- JPH0512109A JPH0512109A JP3161261A JP16126191A JPH0512109A JP H0512109 A JPH0512109 A JP H0512109A JP 3161261 A JP3161261 A JP 3161261A JP 16126191 A JP16126191 A JP 16126191A JP H0512109 A JPH0512109 A JP H0512109A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- primary cache
- primary
- address
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ２階層のキャッシュメモリにおいて、２次キ
ャッシュメモリのライトバック時、１次キャッシュメモ
リの無効化処理時間を短縮する。 【構成】 ２次キャッシュメモリからのデータの読出し
においてミスヒットし、ライトバックを行う場合、タグ
メモリ２３のアドレスを読出し、当該アドレスが一致せ
ず（ミスヒット）ダーティである場合には、２次キャッ
シュメモリの該当ラインのデータは主記憶装置にライト
バックされる。そして同時に読出されるプレゼント信号
１０２と、ライトバックするアドレス１０１により、１
次キャッシュメモリにおけるリセット生成論理回路１６
においては、所定の論理処理を介してバリッドフラグ１
４に対するリセット信号１０３が生成され、このリセッ
ト信号１０３により、１次キャッシュメモリの該当する
ラインが無効化される。
ャッシュメモリのライトバック時、１次キャッシュメモ
リの無効化処理時間を短縮する。 【構成】 ２次キャッシュメモリからのデータの読出し
においてミスヒットし、ライトバックを行う場合、タグ
メモリ２３のアドレスを読出し、当該アドレスが一致せ
ず（ミスヒット）ダーティである場合には、２次キャッ
シュメモリの該当ラインのデータは主記憶装置にライト
バックされる。そして同時に読出されるプレゼント信号
１０２と、ライトバックするアドレス１０１により、１
次キャッシュメモリにおけるリセット生成論理回路１６
においては、所定の論理処理を介してバリッドフラグ１
４に対するリセット信号１０３が生成され、このリセッ
ト信号１０３により、１次キャッシュメモリの該当する
ラインが無効化される。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ方式に
関する。
関する。
【０００２】
【従来の技術】従来、キャッシュメモリ方式として、１
次キャッシュメモリと２次キャッシュメモリが、ライト
バック方式を採用している場合には、データの書込み
は、キャッシュメモリに対してのみ行われ、変更された
キャッシュ・ラインはリプレースされるか、またはフラ
ッシュが要求されるまでメモリにはライトバックされな
い。或るキャッシュメモリのラインの内容がキャッシュ
メモリと一致しない時には、その状態はダーティである
と云われる。１次キャッシュメモリと２次キャッシュメ
モリの両方に存在しているデータを主記憶装置にライト
バックする時には、１次キャッシュメモリの相当するラ
インを無効化することにより、１次キャッシュメモリに
存在するデータは、必ず２次キャッシュメモリにも存在
させることが可能であり、これにより当該キャッシュメ
モリのコヒーレンス制御が容易となる。
次キャッシュメモリと２次キャッシュメモリが、ライト
バック方式を採用している場合には、データの書込み
は、キャッシュメモリに対してのみ行われ、変更された
キャッシュ・ラインはリプレースされるか、またはフラ
ッシュが要求されるまでメモリにはライトバックされな
い。或るキャッシュメモリのラインの内容がキャッシュ
メモリと一致しない時には、その状態はダーティである
と云われる。１次キャッシュメモリと２次キャッシュメ
モリの両方に存在しているデータを主記憶装置にライト
バックする時には、１次キャッシュメモリの相当するラ
インを無効化することにより、１次キャッシュメモリに
存在するデータは、必ず２次キャッシュメモリにも存在
させることが可能であり、これにより当該キャッシュメ
モリのコヒーレンス制御が容易となる。
【０００３】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ方式においては、２次キャッシュメモリの１
ラインのサイズが、１次キャッシュメモリの１ラインの
サイズのｎ倍（ｎ＝２、４、８、１６、……）である場
合には、２次キャッシュメモリの１ラインのデータは、
１次キャッシュメモリの複数のラインに置かれる可能性
がある。従って、この場合に１次キャッシュメモリの無
効化を行う際には、当該１次キャッシュメモリのｎ個の
ラインのタグを読出して、ライトバックのアドレスと一
致している状態においては、読出された当該ラインを無
効にするという処理が必要となり、このために、当該１
次キャッシュメモリの無効化処理が遅滞するという欠点
がある。
シュメモリ方式においては、２次キャッシュメモリの１
ラインのサイズが、１次キャッシュメモリの１ラインの
サイズのｎ倍（ｎ＝２、４、８、１６、……）である場
合には、２次キャッシュメモリの１ラインのデータは、
１次キャッシュメモリの複数のラインに置かれる可能性
がある。従って、この場合に１次キャッシュメモリの無
効化を行う際には、当該１次キャッシュメモリのｎ個の
ラインのタグを読出して、ライトバックのアドレスと一
致している状態においては、読出された当該ラインを無
効にするという処理が必要となり、このために、当該１
次キャッシュメモリの無効化処理が遅滞するという欠点
がある。
【０００４】
【課題を解決するための手段】本発明のキャッシュメモ
リ方式は、ダイレクトマップ方式による、１次キャッシ
ュメモリと、当該１次キャッシュメモリの２k （ｋは正
整数）倍のラインサイズを有する２次キャッシュメモリ
とにより形成される２階層キャッシュメモリにおいて、
前記２次キャッシュメモリを、前記１次キャッシュメモ
リのラインサイズに区分される複数のブロックに分割
し、前記各ブロックに、当該ブロックのデータが１次キ
ャッシュメモリ内に存在するか否かを示すビットを付加
して、前記２次キャッシュメモリのライトバック時に、
前記ビットが付加されているブロックに対応する１次キ
ャッシュメモリのラインのバリッドフラグをリセットす
ることを特徴としている。
リ方式は、ダイレクトマップ方式による、１次キャッシ
ュメモリと、当該１次キャッシュメモリの２k （ｋは正
整数）倍のラインサイズを有する２次キャッシュメモリ
とにより形成される２階層キャッシュメモリにおいて、
前記２次キャッシュメモリを、前記１次キャッシュメモ
リのラインサイズに区分される複数のブロックに分割
し、前記各ブロックに、当該ブロックのデータが１次キ
ャッシュメモリ内に存在するか否かを示すビットを付加
して、前記２次キャッシュメモリのライトバック時に、
前記ビットが付加されているブロックに対応する１次キ
ャッシュメモリのラインのバリッドフラグをリセットす
ることを特徴としている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ）および（ｂ）は、本発明に包含
される、ダイレクト・マップ方式による、１次キャッシ
ュメモリと、この１次キャッシュメモリの２k （ｋは、
正整数）倍のラインサイズを有する２次キャッシュメモ
リとにより形成される２階層キャッシュメモリにおい
て、一実施例として、ラインサイズが４ワードの前記１
次キャッシュメモリを示す構成図、ならびにラインサイ
ズが１６ワードの前記２次キャッシュメモリを示す構成
図である。
される、ダイレクト・マップ方式による、１次キャッシ
ュメモリと、この１次キャッシュメモリの２k （ｋは、
正整数）倍のラインサイズを有する２次キャッシュメモ
リとにより形成される２階層キャッシュメモリにおい
て、一実施例として、ラインサイズが４ワードの前記１
次キャッシュメモリを示す構成図、ならびにラインサイ
ズが１６ワードの前記２次キャッシュメモリを示す構成
図である。
【０００７】２次キャッシュメモリのタグメモリ２３に
は、バリッドフラグ２４およびダーティフラグ２５とと
もに、各データが１次キャッシュメモリに存在するか否
かを示すフラグ（各ラインごとに４ビット）２６があ
り、これらの各ビットは、２次キャッシュメモリを参照
する際に読出され、プレゼント（ＰＲＥＳＥＮＴ〈０〜
３〉）信号１０２として出力される。また、１次キャッ
シュメモリには、参照アドレスの１部と、上記のプレゼ
ント信号１０２を受けて、バリッドフラグ１４に対する
リセット信号１０３を生成するリセット生成論理回路１
６が備えられている。
は、バリッドフラグ２４およびダーティフラグ２５とと
もに、各データが１次キャッシュメモリに存在するか否
かを示すフラグ（各ラインごとに４ビット）２６があ
り、これらの各ビットは、２次キャッシュメモリを参照
する際に読出され、プレゼント（ＰＲＥＳＥＮＴ〈０〜
３〉）信号１０２として出力される。また、１次キャッ
シュメモリには、参照アドレスの１部と、上記のプレゼ
ント信号１０２を受けて、バリッドフラグ１４に対する
リセット信号１０３を生成するリセット生成論理回路１
６が備えられている。
【０００８】今、動作例として、２次キャッシュメモリ
からのデータの読出しにおいてミスヒットし、ライトバ
ックを行う場合の動作について説明する。
からのデータの読出しにおいてミスヒットし、ライトバ
ックを行う場合の動作について説明する。
【０００９】図１（ｂ）において、読出しアドレスによ
りタグメモリ２３の内容を参照して、タグメモリ２３の
アドレスを読出し、当該アドレスが一致せず（ミスヒッ
ト）ダーティである場合には、２次キャッシュメモリの
該当ラインのデータは主記憶装置にライトバックされ
る。そして同時に読出されたプレゼント信号１０２と、
ライトバックするアドレス１０１により、図１（ａ）の
１次キャッシュメモリにおけるリセット生成論理回路１
６においては、次に示される論理処理により、バリッド
フラグ１４に対するリセット信号１０３が生成され、こ
のリセット信号１０３により、１次キャッシュメモリに
おける該当するラインが無効化される。
りタグメモリ２３の内容を参照して、タグメモリ２３の
アドレスを読出し、当該アドレスが一致せず（ミスヒッ
ト）ダーティである場合には、２次キャッシュメモリの
該当ラインのデータは主記憶装置にライトバックされ
る。そして同時に読出されたプレゼント信号１０２と、
ライトバックするアドレス１０１により、図１（ａ）の
１次キャッシュメモリにおけるリセット生成論理回路１
６においては、次に示される論理処理により、バリッド
フラグ１４に対するリセット信号１０３が生成され、こ
のリセット信号１０３により、１次キャッシュメモリに
おける該当するラインが無効化される。
【００１０】リセット生成論理回路１６においては、上
述のプレゼント信号１０２および２次キャッシュメモリ
から主記憶装置にライトバックされるアドレス１０１の
入力に対応して、ライトバックされる各ブロックのアド
レスを（Ａ）、（Ａ＋１６）、（Ａ＋３２）および（Ａ
＋４８）とし、これらの各アドレスに対応するプレゼン
ト信号ＰＲＥＳＮＴ〈０〉、ＰＲＥＳＮＴ〈１〉、ＰＲ
ＥＳＮＴ〈２〉およびＰＲＥＳＮＴ〈３〉により、１次
キャッシュメモリにデータが存在するか否かが示される
ものする。
述のプレゼント信号１０２および２次キャッシュメモリ
から主記憶装置にライトバックされるアドレス１０１の
入力に対応して、ライトバックされる各ブロックのアド
レスを（Ａ）、（Ａ＋１６）、（Ａ＋３２）および（Ａ
＋４８）とし、これらの各アドレスに対応するプレゼン
ト信号ＰＲＥＳＮＴ〈０〉、ＰＲＥＳＮＴ〈１〉、ＰＲ
ＥＳＮＴ〈２〉およびＰＲＥＳＮＴ〈３〉により、１次
キャッシュメモリにデータが存在するか否かが示される
ものする。
【００１１】（Ａ）、（Ａ＋１６）、（Ａ＋３２）およ
び（Ａ＋４８）のアドレスから生成される１次キャッシ
ュメモリのインデクス信号を、ＩＮＤＥＸ（Ａ）、ＩＮ
ＤＥＸ（Ａ＋１６）、ＩＮＤＥＸ（Ａ＋３２）およびＩ
ＮＤＥＸ（Ａ＋４８）とすると、リセット生成論理回路
１６において生成される、１次キャッシュメモリに対す
るリセット信号１０２は、次式により与えられる。
び（Ａ＋４８）のアドレスから生成される１次キャッシ
ュメモリのインデクス信号を、ＩＮＤＥＸ（Ａ）、ＩＮ
ＤＥＸ（Ａ＋１６）、ＩＮＤＥＸ（Ａ＋３２）およびＩ
ＮＤＥＸ（Ａ＋４８）とすると、リセット生成論理回路
１６において生成される、１次キャッシュメモリに対す
るリセット信号１０２は、次式により与えられる。
【００１２】 ＩＮＤＥＸ（Ａ）×ＰＲＥＳＥＮＴ〈０〉 ＋ＩＮＤＥＸ（Ａ＋１６）×ＰＲＥＳＥＮＴ〈１〉 ＋ＩＮＤＥＸ（Ａ＋３２）×ＰＲＥＳＥＮＴ〈２〉 ＋ＩＮＤＥＸ（Ａ＋４８）×ＰＲＥＳＥＮＴ〈３〉 このリセット信号１０２が、１次キャッシュメモリにお
けるバリッドフラグ１４に入力されて、１次キャッシュ
メモリにおける該当するラインが無効化されることは既
に上述したとうりである。
けるバリッドフラグ１４に入力されて、１次キャッシュ
メモリにおける該当するラインが無効化されることは既
に上述したとうりである。
【００１３】次に、アドレスを指定して、２次キャッシ
ュメモリのフラッシュを行う場合の動作について説明す
る。
ュメモリのフラッシュを行う場合の動作について説明す
る。
【００１４】図１（ｂ）において、フラッシュを行うア
ドレスを介してタグメモリ２３のデータ内容を参照し、
タグメモリ２３のアドレスとフラッシュのアドレスが一
致してバリッドである場合には、２次キャッシュメモリ
における該当ラインのバリッドフラグ２４はリセットさ
れる。また、同時に、フラグ２６より読出されたプレゼ
ント信号（ＰＲＥＳＥＮＴ〈０〜３〉）１０２と、前記
フラッシュのアドレス１０１より、図１（ａ）に示され
るリセット生成論理回路１６からは、前述の、２次キャ
ッシュメモリからのデータの読出し時にミスヒットし、
ライトバックを行う場合と同じ論理作用を介して、リセ
ット信号１０３が生成されて出力され、１次キャッシュ
メモリの該当ラインは無効化される。
ドレスを介してタグメモリ２３のデータ内容を参照し、
タグメモリ２３のアドレスとフラッシュのアドレスが一
致してバリッドである場合には、２次キャッシュメモリ
における該当ラインのバリッドフラグ２４はリセットさ
れる。また、同時に、フラグ２６より読出されたプレゼ
ント信号（ＰＲＥＳＥＮＴ〈０〜３〉）１０２と、前記
フラッシュのアドレス１０１より、図１（ａ）に示され
るリセット生成論理回路１６からは、前述の、２次キャ
ッシュメモリからのデータの読出し時にミスヒットし、
ライトバックを行う場合と同じ論理作用を介して、リセ
ット信号１０３が生成されて出力され、１次キャッシュ
メモリの該当ラインは無効化される。
【００１５】上述のような制御作用を介して、１次キャ
ッシュメモリに存在するデータは、必ず２次キャッシュ
メモリに存在させることが可能となる。
ッシュメモリに存在するデータは、必ず２次キャッシュ
メモリに存在させることが可能となる。
【００１６】
【発明の効果】以上説明したように、本発明は、２次キ
ャッシュメモリに、１次キャッシュメモリのラインサイ
ズに分割された各ブロックごとに、前記２次キャッシュ
メモリのデータが１次キャッシュメモリに存在するか否
かを示すビットを付加することにより、２次キャッシュ
メモリのライトバック時に、１次キャッシュメモリの対
応するラインのみを無効化処理することにより、１次キ
ャッシュメモリの無効化処理時間を短縮することができ
るという効果がある。
ャッシュメモリに、１次キャッシュメモリのラインサイ
ズに分割された各ブロックごとに、前記２次キャッシュ
メモリのデータが１次キャッシュメモリに存在するか否
かを示すビットを付加することにより、２次キャッシュ
メモリのライトバック時に、１次キャッシュメモリの対
応するラインのみを無効化処理することにより、１次キ
ャッシュメモリの無効化処理時間を短縮することができ
るという効果がある。
【図１】本発明の一実施例に包含される１次キャッシュ
メモリおよび２次キャッシュメモリを示すブロック図で
ある。
メモリおよび２次キャッシュメモリを示すブロック図で
ある。
１１、２１ デコーダ １２、２２ データメモリ １３、２３ タグメモリ １４、２４ バリッドフラグ １５、２７ 比較器 １６ リセット生成論理回路 １７、２８ ＡＮＤ回路 ２５ ダーティフラグ ２６ フラグ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ダイレクトマップ方式による、１次キャ
ッシュメモリと、当該１次キャッシュメモリの２k （ｋ
は正整数）倍のラインサイズを有する２次キャッシュメ
モリとにより形成される２階層キャッシュメモリにおい
て、 前記２次キャッシュメモリを、前記１次キャッシュメモ
リのラインサイズに区分される複数のブロックに分割
し、 前記各ブロックに、当該ブロックのデータが１次キャッ
シュメモリ内に存在するか否かを示すビットを付加し
て、 前記２次キャッシュメモリのライトバック時に、前記ビ
ットが付加されているブロックに対応する１次キャッシ
ュメモリのラインのバリッドフラグをリセットすること
を特徴とするキャッシュメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161261A JPH0512109A (ja) | 1991-07-02 | 1991-07-02 | キヤツシユメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161261A JPH0512109A (ja) | 1991-07-02 | 1991-07-02 | キヤツシユメモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512109A true JPH0512109A (ja) | 1993-01-22 |
Family
ID=15731740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161261A Pending JPH0512109A (ja) | 1991-07-02 | 1991-07-02 | キヤツシユメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512109A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6981103B2 (en) | 2001-06-11 | 2005-12-27 | Nec Electronics Corporation | Cache memory control apparatus and processor |
| JP2012185649A (ja) * | 2011-03-04 | 2012-09-27 | Nec Computertechno Ltd | メモリシステム、キャッシュメモリ制御方法及びメモリ制御プログラム |
-
1991
- 1991-07-02 JP JP3161261A patent/JPH0512109A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6981103B2 (en) | 2001-06-11 | 2005-12-27 | Nec Electronics Corporation | Cache memory control apparatus and processor |
| JP2012185649A (ja) * | 2011-03-04 | 2012-09-27 | Nec Computertechno Ltd | メモリシステム、キャッシュメモリ制御方法及びメモリ制御プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010206 |