JP2963257B2 - 処理装置 - Google Patents
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- JP2963257B2 JP2963257B2 JP3313293A JP31329391A JP2963257B2 JP 2963257 B2 JP2963257 B2 JP 2963257B2 JP 3313293 A JP3313293 A JP 3313293A JP 31329391 A JP31329391 A JP 31329391A JP 2963257 B2 JP2963257 B2 JP 2963257B2
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Description
【０００１】
【産業上の利用分野】本発明はキャッシュ無効化制御に
係わり、特に、複数階層のキャッシュの無効化制御を行
う処理装置に関する。
係わり、特に、複数階層のキャッシュの無効化制御を行
う処理装置に関する。
【０００２】
【従来の技術】図３にキャッシュ無効化制御方式の従来
例を示す。同図において、２１は主記憶装置、２２は自
プロセッサ、２３はキャッシュ、２４もキャッシュ、２
５は他プロセッサ、２６はメモリバスである。図３にお
けるメモリバス２６には、複数のプロセッサ２２，２５
が接続されている。主記憶装置２１には、上記各プロセ
ッサがアクセスする共有資源と、共有資源の排他制御を
行うためのセマフォ領域が設けられている。
例を示す。同図において、２１は主記憶装置、２２は自
プロセッサ、２３はキャッシュ、２４もキャッシュ、２
５は他プロセッサ、２６はメモリバスである。図３にお
けるメモリバス２６には、複数のプロセッサ２２，２５
が接続されている。主記憶装置２１には、上記各プロセ
ッサがアクセスする共有資源と、共有資源の排他制御を
行うためのセマフォ領域が設けられている。
【０００３】キャッシュ２３，キャッシュ２４はそれぞ
れ主記憶装置２１への見掛け上のアクセス時間を高速化
するために設けられたバッファ・ストレージであり、主
記憶装置２１と合わせて３階層メモリを構成する。な
お、３階層メモリ方式は例えば「日経エレクトロニクス
１９８１．１０．２６．Ｐ１７６−Ｐ１９９」などに記
載されているように従来から周知である。
れ主記憶装置２１への見掛け上のアクセス時間を高速化
するために設けられたバッファ・ストレージであり、主
記憶装置２１と合わせて３階層メモリを構成する。な
お、３階層メモリ方式は例えば「日経エレクトロニクス
１９８１．１０．２６．Ｐ１７６−Ｐ１９９」などに記
載されているように従来から周知である。
【０００４】主記憶装置２１に設けられたセマフォ領域
上には、共有資源に対するプロセッサの使用権を示す１
ビットのセマフォビットがあり、タスクチェンジに際し
各プロセッサ２２，２５は共有資源に対する自プロセッ
サの使用権を得るため上記セマフォビットが「１」か
「０」かをチェックし、セマフォビットが「０」なら、
自プロセッサに共有資源の使用権があるものとして、セ
マフォビットに「１」をライトし共有資源にアクセスす
る。そのプロセッサによる共有資源の使用が終わると、
上記セマフォビットに「０」をライトして、共有資源の
使用権を他のプロセッサに明け渡す。また、各プロセッ
サ２２，２５はセマフォビットが「１」の場合には、そ
のビットが「０」になるまで待たされる。
上には、共有資源に対するプロセッサの使用権を示す１
ビットのセマフォビットがあり、タスクチェンジに際し
各プロセッサ２２，２５は共有資源に対する自プロセッ
サの使用権を得るため上記セマフォビットが「１」か
「０」かをチェックし、セマフォビットが「０」なら、
自プロセッサに共有資源の使用権があるものとして、セ
マフォビットに「１」をライトし共有資源にアクセスす
る。そのプロセッサによる共有資源の使用が終わると、
上記セマフォビットに「０」をライトして、共有資源の
使用権を他のプロセッサに明け渡す。また、各プロセッ
サ２２，２５はセマフォビットが「１」の場合には、そ
のビットが「０」になるまで待たされる。
【０００５】上記セマフォ制御は、共有資源に複数の装
置がアクセスする場合の排他制御として一般的に行われ
る手法であるが、図３に示す複数階層のキャッシュ２
３，キャッシュ２４を持つシステムにおいては、セマフ
ォビットを含むブロックデータがキャッシュ２３および
キャッシュ２４に存在した場合に、以下に示すような問
題があった。他プロセッサ、例えばプロセッサ２５が共
有資源を使用中に、自プロセッサ、例えばプロセッサ２
２が共有資源を使用したい場合、自プロセッサ２２は前
記したセマフォビットが「０」になるまで待つ。
置がアクセスする場合の排他制御として一般的に行われ
る手法であるが、図３に示す複数階層のキャッシュ２
３，キャッシュ２４を持つシステムにおいては、セマフ
ォビットを含むブロックデータがキャッシュ２３および
キャッシュ２４に存在した場合に、以下に示すような問
題があった。他プロセッサ、例えばプロセッサ２５が共
有資源を使用中に、自プロセッサ、例えばプロセッサ２
２が共有資源を使用したい場合、自プロセッサ２２は前
記したセマフォビットが「０」になるまで待つ。
【０００６】その場合、図３に示すようにプロセッサ２
２のキャッシュ２３内にセマフォビットを含むブロック
データがあれば、キャッシュリードヒットであるので、
プロセッサ２２はメモリバス２６までセマフォビットを
読みに行かずに、キャッシュ２３のセマフォビットをリ
ードし、そのビットが「０」になるまで待つ。しばらく
して、他プロセッサ２５が共有資源の使用を終了してセ
マフォビットに「０」をライトすると、自プロセッサ２
２のキャッシュ２３はセマフォビットを監視し、キャッ
シュ２３に格納されているセマフォビットを含むブロッ
クデータが他プロセッサにより変更されたためキャッシ
ュ２３を無効化する。この際、キャッシュが複数階層設
けられている場合には、複数階層のキャッシュは、同様
の動作を行い、複数階層のキャッシュ２３，キャッシュ
２４をすべて無効化する。
２のキャッシュ２３内にセマフォビットを含むブロック
データがあれば、キャッシュリードヒットであるので、
プロセッサ２２はメモリバス２６までセマフォビットを
読みに行かずに、キャッシュ２３のセマフォビットをリ
ードし、そのビットが「０」になるまで待つ。しばらく
して、他プロセッサ２５が共有資源の使用を終了してセ
マフォビットに「０」をライトすると、自プロセッサ２
２のキャッシュ２３はセマフォビットを監視し、キャッ
シュ２３に格納されているセマフォビットを含むブロッ
クデータが他プロセッサにより変更されたためキャッシ
ュ２３を無効化する。この際、キャッシュが複数階層設
けられている場合には、複数階層のキャッシュは、同様
の動作を行い、複数階層のキャッシュ２３，キャッシュ
２４をすべて無効化する。
【０００７】その間、自プロセッサ２２はたえず、セマ
フォビットをリードしているため、キャッシュ２３，キ
ャッシュ２４が無効化されると、直ちにミスヒットリー
ドにより、主記憶装置２１からブロックリードを行い、
キャッシュへブロックデータを補充する。その時、キャ
ッシュ２３がキャッシュ２４より先に無効化されると、
キャッシュ２３はキャッシュ２４よりそのブロックデー
タをリードしてくる。ところが、キャッシュ２４がまだ
無効化されていないため、キャッシュ２４内には無効化
前の古いデータがあり、キャッシュ２３は無効化前の古
いデータをリードする。その後、キャッシュ２４が無効
化されると、主記憶装置２１のセマフォビットは「０」
であるにもかかわらず、キャッシュ２３のセマフォビッ
トは「１」となり、自プロセッサ２２は延々と他プロセ
ッサ２５によりそのブロックにライトが行われるまで、
待たされることとなる。
フォビットをリードしているため、キャッシュ２３，キ
ャッシュ２４が無効化されると、直ちにミスヒットリー
ドにより、主記憶装置２１からブロックリードを行い、
キャッシュへブロックデータを補充する。その時、キャ
ッシュ２３がキャッシュ２４より先に無効化されると、
キャッシュ２３はキャッシュ２４よりそのブロックデー
タをリードしてくる。ところが、キャッシュ２４がまだ
無効化されていないため、キャッシュ２４内には無効化
前の古いデータがあり、キャッシュ２３は無効化前の古
いデータをリードする。その後、キャッシュ２４が無効
化されると、主記憶装置２１のセマフォビットは「０」
であるにもかかわらず、キャッシュ２３のセマフォビッ
トは「１」となり、自プロセッサ２２は延々と他プロセ
ッサ２５によりそのブロックにライトが行われるまで、
待たされることとなる。
【０００８】複数階層のメモリを持つプロセッサシステ
ムにおけるセマフォ制御は上記のような問題があるた
め、例えば、セマフォビットを含むブロックデータは、
キャッシュ内に取り込まない等の対策が必要であった。
しかしながら、このようにすると、セマフォビットをリ
ードする際、常にメモリバスにアクセスする必要がある
ため、リードレスポンスが悪くなり、また、メモリバス
の使用率が増え、システムの処理能力の低下につながる
といった問題があった。
ムにおけるセマフォ制御は上記のような問題があるた
め、例えば、セマフォビットを含むブロックデータは、
キャッシュ内に取り込まない等の対策が必要であった。
しかしながら、このようにすると、セマフォビットをリ
ードする際、常にメモリバスにアクセスする必要がある
ため、リードレスポンスが悪くなり、また、メモリバス
の使用率が増え、システムの処理能力の低下につながる
といった問題があった。
【０００９】
【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、複数階層のメモ
リを持つプロセッサシステムにおいて、システムの処理
能力を低下させることなくセマフォ制御を行うことがで
きる処理装置を提供することを目的とする。
解決するためになされたものであって、複数階層のメモ
リを持つプロセッサシステムにおいて、システムの処理
能力を低下させることなくセマフォ制御を行うことがで
きる処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を達成するた
め、本発明においては、図１に示すように、複数の装置
がアクセスする共有資源１ｂへのアクセスを排他制御す
るための管理情報を持つ記憶装置１に記憶されているデ
ータを保持する複数階層のメモリ３ｂ，４ｂと、他の装
置がメモリ３ｂ，４ｂに保持された各データに対応した
記憶装置１の領域にライトした際、メモリ３ｂ，４ｂに
保持された各データを無効化する無効化制御部３ｃ，４
ｃと、共有資源１ｂにアクセスする際、前記管理情報に
基づき自プロセッサ２に使用権があるか否かを判断する
とともに、リードすべきデータがメモリ３ｂ，４ｂに保
持されている場合には、メモリ３ｂ，４ｂよりデータを
リードし、リードすべきデータがメモリ３ｂ，４ｂに保
持されていない場合には、前記記憶装置１にアクセスし
てデータをリードするとともにそのデータをメモリ３
ｂ，４ｂに補充するプロセッサ２とを備えた複数階層の
メモリを持つ処理装置において、前記記憶装置１に近い
階層のメモリとプロセッサ２に近い階層のメモリの間
に、メモリに保持された各データを無効化するに際し、
当該記憶装置に近い階層のメモリに格納されたデータを
無効化した後にプロセッサ２に近い階層のメモリに格納
されたデータを無効化するために、当該記憶装置１に近
い階層のメモリに格納されたデータが無効化されるまで
に要する時間より長い遅延時間を持ち、前記他の装置が
ライトした前記記憶装置１のアドレス情報を記憶装置１
に近い階層のメモリからプロセッサ２に近い階層のメモ
リに伝達することを前記遅延時間だけ遅延させる遅延回
路を設けたものである。
め、本発明においては、図１に示すように、複数の装置
がアクセスする共有資源１ｂへのアクセスを排他制御す
るための管理情報を持つ記憶装置１に記憶されているデ
ータを保持する複数階層のメモリ３ｂ，４ｂと、他の装
置がメモリ３ｂ，４ｂに保持された各データに対応した
記憶装置１の領域にライトした際、メモリ３ｂ，４ｂに
保持された各データを無効化する無効化制御部３ｃ，４
ｃと、共有資源１ｂにアクセスする際、前記管理情報に
基づき自プロセッサ２に使用権があるか否かを判断する
とともに、リードすべきデータがメモリ３ｂ，４ｂに保
持されている場合には、メモリ３ｂ，４ｂよりデータを
リードし、リードすべきデータがメモリ３ｂ，４ｂに保
持されていない場合には、前記記憶装置１にアクセスし
てデータをリードするとともにそのデータをメモリ３
ｂ，４ｂに補充するプロセッサ２とを備えた複数階層の
メモリを持つ処理装置において、前記記憶装置１に近い
階層のメモリとプロセッサ２に近い階層のメモリの間
に、メモリに保持された各データを無効化するに際し、
当該記憶装置に近い階層のメモリに格納されたデータを
無効化した後にプロセッサ２に近い階層のメモリに格納
されたデータを無効化するために、当該記憶装置１に近
い階層のメモリに格納されたデータが無効化されるまで
に要する時間より長い遅延時間を持ち、前記他の装置が
ライトした前記記憶装置１のアドレス情報を記憶装置１
に近い階層のメモリからプロセッサ２に近い階層のメモ
リに伝達することを前記遅延時間だけ遅延させる遅延回
路を設けたものである。
【００１１】
【作用】他プロセッサ５が記憶装置１に対して、ライト
アドレスを送出し、記憶装置１にライトすると、自プロ
セッサ２のキャッシュ４はそのアドレスに対応するデー
タがキャッシュ４内のメモリ４ｂに保持されているか否
かをチェックする。もし、上記データがメモリ４ｂに保
持されていると、無効化制御部４ｃはキャッシュ４のそ
のデータを無効化する。キャッシュ４のデータが無効化
されたのち、キャッシュ３はキャッシュ４と同様に上記
データがキャッシュ３内のメモリ３ｂに保持されている
か否かをチェックする。もし、メモリ３ｂに保持されて
いると、無効化制御部３ｃはキャッシュ３のデータを無
効化する。記憶装置１に近い階層のメモリ４ｂとプロセ
ッサ２に近いメモリ３ｂの間に、記憶装置１に近い階層
のデータが無効化されるまでに要する時間より長い遅延
時間を持ち、前記他の装置がライトした前記記憶装置１
のアドレス情報を記憶装置１に近い階層のメモリからプ
ロセッサ２に近い階層のメモリに伝達することを前記遅
延時間だけ遅延させる遅延回路を設け、キャッシュ４が
無効化されてから、キャッシュ３が無効化されるように
する。これにより、キャッシュ３がキャッシュ４の無効
化前の古いデータをリードすることがない。
アドレスを送出し、記憶装置１にライトすると、自プロ
セッサ２のキャッシュ４はそのアドレスに対応するデー
タがキャッシュ４内のメモリ４ｂに保持されているか否
かをチェックする。もし、上記データがメモリ４ｂに保
持されていると、無効化制御部４ｃはキャッシュ４のそ
のデータを無効化する。キャッシュ４のデータが無効化
されたのち、キャッシュ３はキャッシュ４と同様に上記
データがキャッシュ３内のメモリ３ｂに保持されている
か否かをチェックする。もし、メモリ３ｂに保持されて
いると、無効化制御部３ｃはキャッシュ３のデータを無
効化する。記憶装置１に近い階層のメモリ４ｂとプロセ
ッサ２に近いメモリ３ｂの間に、記憶装置１に近い階層
のデータが無効化されるまでに要する時間より長い遅延
時間を持ち、前記他の装置がライトした前記記憶装置１
のアドレス情報を記憶装置１に近い階層のメモリからプ
ロセッサ２に近い階層のメモリに伝達することを前記遅
延時間だけ遅延させる遅延回路を設け、キャッシュ４が
無効化されてから、キャッシュ３が無効化されるように
する。これにより、キャッシュ３がキャッシュ４の無効
化前の古いデータをリードすることがない。
【００１２】
【実施例】図２は本発明の１実施例を示す図である。同
図において、３１は主記憶装置、３２は自プロセッサ、
３３は自プロセッサのキャッシュ、３４は自プロセッサ
のキャッシュ、３５は他プロセッサ、３６はメモリバ
ス、３７はアドレスバッファ、３８はキャッシュ３４の
タグメモリ、３９はキャッシュ３４のバッファメモリ、
３Ａはキャッシュ３４のヒット判定回路、３Ｂはアンド
回路、３Ｃはキャッシュ３４の無効化制御部、３Ｄは遅
延回路、４７はライトアドレスバッファ、４８はキャッ
シュ３３のタグメモリ、４９はキャッシュ３３のバッフ
ァメモリ、４Ａはキャッシュ３３のヒット判定回路、４
Ｂはアンド回路、４Ｃはキャッシュ３３の無効化制御部
である。
図において、３１は主記憶装置、３２は自プロセッサ、
３３は自プロセッサのキャッシュ、３４は自プロセッサ
のキャッシュ、３５は他プロセッサ、３６はメモリバ
ス、３７はアドレスバッファ、３８はキャッシュ３４の
タグメモリ、３９はキャッシュ３４のバッファメモリ、
３Ａはキャッシュ３４のヒット判定回路、３Ｂはアンド
回路、３Ｃはキャッシュ３４の無効化制御部、３Ｄは遅
延回路、４７はライトアドレスバッファ、４８はキャッ
シュ３３のタグメモリ、４９はキャッシュ３３のバッフ
ァメモリ、４Ａはキャッシュ３３のヒット判定回路、４
Ｂはアンド回路、４Ｃはキャッシュ３３の無効化制御部
である。
【００１３】図２において、主記憶装置３１には、従来
例のものと同様、各プロセッサ３２，３５がアクセスす
る共有資源と、共有資源の排他制御を行うためのセマフ
ォ領域が設けられている。キャッシュ３３，キャッシュ
３４は従来例のものと同様それぞれ主記憶装置３１への
見掛け上のアクセス時間を高速化するために設けられた
バッファ・ストレージであり、主記憶装置３１と合わせ
て３階層メモリを構成する。
例のものと同様、各プロセッサ３２，３５がアクセスす
る共有資源と、共有資源の排他制御を行うためのセマフ
ォ領域が設けられている。キャッシュ３３，キャッシュ
３４は従来例のものと同様それぞれ主記憶装置３１への
見掛け上のアクセス時間を高速化するために設けられた
バッファ・ストレージであり、主記憶装置３１と合わせ
て３階層メモリを構成する。
【００１４】アドレスバッファ３７はメモリバス３６上
のアドレスを記憶するバッファであって、他プロセッサ
３５等が主記憶装置３１のアドレスにアクセスすると、
そのアドレスがセットされる。ライトアドレスバッファ
４７はキャッシュ３４から送られたメモリバス３６上の
アドレスを記憶するバッファであって、アドレスバッフ
ァ３７と同様、他プロセッサ３５等が主記憶装置３１の
アドレスにアクセスすると、そのアドレスがセットされ
る。
のアドレスを記憶するバッファであって、他プロセッサ
３５等が主記憶装置３１のアドレスにアクセスすると、
そのアドレスがセットされる。ライトアドレスバッファ
４７はキャッシュ３４から送られたメモリバス３６上の
アドレスを記憶するバッファであって、アドレスバッフ
ァ３７と同様、他プロセッサ３５等が主記憶装置３１の
アドレスにアクセスすると、そのアドレスがセットされ
る。
【００１５】キャッシュ３４のタグメモリ３８はキャッ
シュ３４のバッファメモリ３９に保持されているブロッ
クデータの主記憶装置３１上のアドレスを記憶するメモ
リであり、バッファメモリ３９は自プロセッサ３２によ
りリードされた主記憶装置３１上のブロックデータを保
持するメモリである。
シュ３４のバッファメモリ３９に保持されているブロッ
クデータの主記憶装置３１上のアドレスを記憶するメモ
リであり、バッファメモリ３９は自プロセッサ３２によ
りリードされた主記憶装置３１上のブロックデータを保
持するメモリである。
【００１６】ヒット判定回路３Ａはタグメモリ３８に保
持されているアドレスと、他プロセッサが主記憶装置３
１にアクセスした際にアドレスバッファ３７に保持され
るアドレスを比較し、それらが一致したとき出力を発生
する回路である。アンド回路３Ｂは主記憶装置３１への
ライト信号であるＳＳライトがあるときヒット判定回路
３Ａの出力を無効化制御部３Ｃにあたえる。
持されているアドレスと、他プロセッサが主記憶装置３
１にアクセスした際にアドレスバッファ３７に保持され
るアドレスを比較し、それらが一致したとき出力を発生
する回路である。アンド回路３Ｂは主記憶装置３１への
ライト信号であるＳＳライトがあるときヒット判定回路
３Ａの出力を無効化制御部３Ｃにあたえる。
【００１７】無効化制御部３Ｃはアンド回路３Ｂが出力
を発生したとき、キャッシュ３４のブロックデータを無
効化する。すなわち、キャッシュ３４のタグメモリ３８
に保持されているアドレスに対応した主記憶装置３１上
のアドレスに他プロセッサがライトするとアンド回路３
Ｂが出力を発生し、無効化制御部３Ｃはキャッシュ３４
のブロックデータを無効化する。
を発生したとき、キャッシュ３４のブロックデータを無
効化する。すなわち、キャッシュ３４のタグメモリ３８
に保持されているアドレスに対応した主記憶装置３１上
のアドレスに他プロセッサがライトするとアンド回路３
Ｂが出力を発生し、無効化制御部３Ｃはキャッシュ３４
のブロックデータを無効化する。
【００１８】キャッシュ３３のタグメモリ４８、バッフ
ァメモリ４９、ヒット判定回路４Ａ、アンド回路４Ｂ、
無効化制御部４Ｃについての動作も上記したキャッシュ
３４と同様である。遅延回路３Ｄは主記憶装置３１への
ライト信号があるとき、アドレスバッファ３７に保持さ
れたアドレス情報を所定時間だけ遅延させる手段であっ
て、数段のバッファで構成されている。また、その遅延
時間は、アドレスバッファ３７にアドレスがセットされ
てから、キャッシュ３４において、上記アドレスに対応
するブロックデータが無効化されるまでに要する時間よ
り長く設定されている。
ァメモリ４９、ヒット判定回路４Ａ、アンド回路４Ｂ、
無効化制御部４Ｃについての動作も上記したキャッシュ
３４と同様である。遅延回路３Ｄは主記憶装置３１への
ライト信号があるとき、アドレスバッファ３７に保持さ
れたアドレス情報を所定時間だけ遅延させる手段であっ
て、数段のバッファで構成されている。また、その遅延
時間は、アドレスバッファ３７にアドレスがセットされ
てから、キャッシュ３４において、上記アドレスに対応
するブロックデータが無効化されるまでに要する時間よ
り長く設定されている。
【００１９】次に図２の実施例の動作を説明する。タス
クチェンジにおいて、他プロセッサ３５が主記憶装置３
１に対して、ライトアドレスを送出し、主記憶装置３１
にライトすると、自プロセッサ３２のキャッシュ３４は
そのアドレスをアドレスバッファ３７にセットし、その
アドレスに対応するブロックデータがキャッシュ３４内
のバッファメモリ３９に保持されているか否かをヒット
判定回路３Ａによりチェックする。もし、ヒット判定回
路３Ａがヒット出力を発生すると、ヒット判定回路３Ａ
の出力は、主記憶装置３１へのライト時には開状態とな
るアンド回路３Ｂを介して、無効化制御部３Ｃに与えら
れキャッシュ３４のそのブロックデータは無効化され
る。
クチェンジにおいて、他プロセッサ３５が主記憶装置３
１に対して、ライトアドレスを送出し、主記憶装置３１
にライトすると、自プロセッサ３２のキャッシュ３４は
そのアドレスをアドレスバッファ３７にセットし、その
アドレスに対応するブロックデータがキャッシュ３４内
のバッファメモリ３９に保持されているか否かをヒット
判定回路３Ａによりチェックする。もし、ヒット判定回
路３Ａがヒット出力を発生すると、ヒット判定回路３Ａ
の出力は、主記憶装置３１へのライト時には開状態とな
るアンド回路３Ｂを介して、無効化制御部３Ｃに与えら
れキャッシュ３４のそのブロックデータは無効化され
る。
【００２０】また、キャッシュ３４のアドレスバッファ
３７に他プロセッサ３５によるライトアドレスがセット
されると、そのアドレス情報は遅延回路３Ｄに与えられ
る。他プロセッサ３５による主記憶装置３１へのライト
時、上記アドレス情報は遅延回路３Ｄにより遅延され、
キャッシュ３３のライトアドレスバッファ４７に与えら
れ保持される。
３７に他プロセッサ３５によるライトアドレスがセット
されると、そのアドレス情報は遅延回路３Ｄに与えられ
る。他プロセッサ３５による主記憶装置３１へのライト
時、上記アドレス情報は遅延回路３Ｄにより遅延され、
キャッシュ３３のライトアドレスバッファ４７に与えら
れ保持される。
【００２１】遅延回路３Ｄを介してキャッシュ３３のラ
イトアドレスバッファ４７に上記アドレス情報がセット
されると、キャッシュ３３のヒット判定回路４Ａはキャ
ッシュ３４の場合と同様、そのアドレスに対応するブロ
ックデータがキャッシュ３３内のバッファメモリ４９に
保持されているか否かをチェックする。もし、ヒット判
定回路４Ａがヒット出力を発生すると、その出力は、キ
ャッシュ３４と同様、アンド回路４Ｂを介して無効化制
御部４Ｃに与えられ、キャッシュ３３のブロックデータ
は無効化される。
イトアドレスバッファ４７に上記アドレス情報がセット
されると、キャッシュ３３のヒット判定回路４Ａはキャ
ッシュ３４の場合と同様、そのアドレスに対応するブロ
ックデータがキャッシュ３３内のバッファメモリ４９に
保持されているか否かをチェックする。もし、ヒット判
定回路４Ａがヒット出力を発生すると、その出力は、キ
ャッシュ３４と同様、アンド回路４Ｂを介して無効化制
御部４Ｃに与えられ、キャッシュ３３のブロックデータ
は無効化される。
【００２２】以上のように、本実施例のものにおいて
は、遅延回路の遅延時間をアドレスバッファ３７にアド
レスがセットされてからキャッシュ３４において、上記
アドレスに対応するブロックデータが無効化されるまで
に要する時間より長く設定しているので、同一のブロッ
クデータに対する無効化を主記憶装置３１に近い階層の
キャッシュからプロセッサ３２に近い階層のキャッシュ
へと順序づけて行うことができ、従来例において述べた
ような問題点が生ずることはない。
は、遅延回路の遅延時間をアドレスバッファ３７にアド
レスがセットされてからキャッシュ３４において、上記
アドレスに対応するブロックデータが無効化されるまで
に要する時間より長く設定しているので、同一のブロッ
クデータに対する無効化を主記憶装置３１に近い階層の
キャッシュからプロセッサ３２に近い階層のキャッシュ
へと順序づけて行うことができ、従来例において述べた
ような問題点が生ずることはない。
【００２３】なお、以上では３階層メモリの無効化制御
についての実施例を示したが、本発明は３階層メモリに
限定されるものではなく、これ以上の多階層メモリに適
用できることは言うまでもない。また、上記実施例にお
いては、共有資源が主記憶装置上に設けられている例を
示したが、本発明は上記実施例に限定されるものではな
く、例えば、共有資源がＩ／Ｏなど他の資源でもよい。
についての実施例を示したが、本発明は３階層メモリに
限定されるものではなく、これ以上の多階層メモリに適
用できることは言うまでもない。また、上記実施例にお
いては、共有資源が主記憶装置上に設けられている例を
示したが、本発明は上記実施例に限定されるものではな
く、例えば、共有資源がＩ／Ｏなど他の資源でもよい。
【００２４】
【発明の効果】以上説明したことから明らかなように、
本発明においては、複数階層のメモリを持つ処理装置に
おいて、記憶装置を他プロセッサが書き換えた際、記憶
装置に近いキャッシュの対応するデータを無効化してか
ら、プロセッサに近いキャッシュのデータを無効化する
ので、プロセッサに近いキャッシュが記憶装置に近いキ
ャッシュの無効化前のデータを読み込むことがなく、タ
スクチェンジ時におけるセマフォビットリードを階層キ
ャッシュを用いて行うことができる。従って、本発明に
よれば、従来のものと比して、リードレスポンスを飛躍
的に向上させることができるとともに、メモリバスの使
用率を減少させることができ、システムの性能を向上さ
せることができる。
本発明においては、複数階層のメモリを持つ処理装置に
おいて、記憶装置を他プロセッサが書き換えた際、記憶
装置に近いキャッシュの対応するデータを無効化してか
ら、プロセッサに近いキャッシュのデータを無効化する
ので、プロセッサに近いキャッシュが記憶装置に近いキ
ャッシュの無効化前のデータを読み込むことがなく、タ
スクチェンジ時におけるセマフォビットリードを階層キ
ャッシュを用いて行うことができる。従って、本発明に
よれば、従来のものと比して、リードレスポンスを飛躍
的に向上させることができるとともに、メモリバスの使
用率を減少させることができ、システムの性能を向上さ
せることができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の実施例である。
【図３】従来例である。
１，３１ 主記憶装置 ２，３２ 自プロセッサ ３，３３ キャッシュ ４，３４ キャッシュ ５，３５ 他プロセッサ ６，３６ メモリバス ３７ アドレスバッファ ４ａ，３８ キャッシュのタグメモリ ４ｂ，３９ キャッシュのバッファメモリ ３Ａ キャッシュのヒット判定回路 ３Ｂ アンド回路 ４ｃ，３Ｃ キャッシュの無効化制御部 ３Ｄ 遅延回路 ４７ ライトアドレスバッファ ３ａ，４８ キャッシュのタグメモリ ３ｂ，４９ キャッシュのバッファメモリ ４Ａ キャッシュのヒット判定回路 ４Ｂ アンド回路 ３ｃ，４Ｃ キャッシュの無効化制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−230238（ＪＰ，Ａ) 特開 平１−96746（ＪＰ，Ａ) 特開 昭63−8849（ＪＰ，Ａ) 特開 平３−232051（ＪＰ，Ａ) 特開 平３−271859（ＪＰ，Ａ) 特開 平３−164963（ＪＰ，Ａ) 特開 平２−240764（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/08 - 12/12 G06F 15/16 - 15/177
Claims (1)
- 【請求項１】 複数の装置がアクセスする共有資源への
アクセスを排他制御するための管理情報を持つ記憶装置
に記憶されているデータを保持する複数階層のメモリ
と、 他の装置がメモリに保持された各データに対応した前記
記憶装置の領域にライトした際、メモリに保持された各
データを無効化する無効化制御部と、 共有資源にアクセスする際、前記管理情報に基づき自プ
ロセッサに使用権があるか否かを判断するとともに、リ
ードすべきデータがメモリに保持されている場合には、
メモリよりデータをリードし、リードすべきデータがメ
モリに保持されていない場合には、前記記憶装置にアク
セスしてデータをリードするとともにそのデータをメモ
リに補充するプロセッサとを備えた複数階層のメモリを
持つ処理装置であって、前記 記憶装置に近い階層のメモリとプロセッサに近い階
層のメモリの間に、メモリに保持された各データを無効
化するに際し、当該記憶装置に近い階層のメモリに格納
されたデータを無効化した後にプロセッサに近い階層の
メモリに格納されたデータを無効化するために、当該記
憶装置に近い階層のメモリに格納されたデータが無効化
されるまでに要する時間より長い遅延時間を持ち、前記
他の装置がライトした前記記憶装置のアドレス情報を記
憶装置に近い階層のメモリからプロセッサの近い階層の
メモリに伝達することを前記遅延時間だけ遅延させる遅
延回路を設けることを特徴とする処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313293A JP2963257B2 (ja) | 1991-11-01 | 1991-11-01 | 処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313293A JP2963257B2 (ja) | 1991-11-01 | 1991-11-01 | 処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127996A JPH05127996A (ja) | 1993-05-25 |
| JP2963257B2 true JP2963257B2 (ja) | 1999-10-18 |
Family
ID=18039481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313293A Expired - Fee Related JP2963257B2 (ja) | 1991-11-01 | 1991-11-01 | 処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963257B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4376692B2 (ja) | 2004-04-30 | 2009-12-02 | 富士通株式会社 | 情報処理装置、プロセッサ、プロセッサの制御方法、情報処理装置の制御方法、キャッシュメモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638849A (ja) * | 1986-06-30 | 1988-01-14 | Fujitsu Ltd | キヤツシユメモリ制御方式 |
| JPH0196746A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | キヤツシユ装置 |
| JPH03230238A (ja) * | 1990-02-05 | 1991-10-14 | Nippon Telegr & Teleph Corp <Ntt> | キャッシュメモリ制御方式 |
-
1991
- 1991-11-01 JP JP3313293A patent/JP2963257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05127996A (ja) | 1993-05-25 |
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