JPS589277A

JPS589277A - デ−タ処理装置

Info

Publication number: JPS589277A
Application number: JP57112616A
Authority: JP
Inventors: ロバ−ト・パ−シイ・フレツチヤ−
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1981-07-06
Filing date: 1982-07-01
Publication date: 1983-01-19
Also published as: JPS6043540B2; EP0069250A3; DE3278587D1; EP0069250A2; EP0069250B1; US4464712A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明の技術分野本発明は、第２レベル・キャッシュでキャッシュ・ミス
を最小にして改善され几システム効率を達成す石＊２レ
ベル・キャッシュ置換制御に関する。

背景の技術先行技術は第ルぺＡ＝　（Ｌ　１　）キャッシュ及す第
２レベル（Ｌ２）キャッシュを使用する３レベル記憶面
層を開示している。概して、Ｌ２キャッシュはＬ１キャ
ッシュと基本的には同じであるが、Ｌ２キャッシュはＬ
１キャッシュより大型且つ低速である。Ｌ２キャッシュ
のブロック・サイズはＬ１キャッジ゛ユのブロック・サ
イズと同じか又はそれより大きくてよく、Ｌ２キャッシ
ュはＬ１キャッシュのブロックの数と同じか又はそれよ
り多いブロックを有してよい。Ｌ１ディレクトリイ及び
Ｌ２ディレクトリイにある各工ントリイは、Ｌ１キャッ
シュ及びＬ２キャッシュ中のブロックのＭＳ（主記憶装
置）アドレスを記憶してよく、各エントリイは「有効」
及び「−更」のフラグ・ビットを有してよい。

仮想アドレス（ＶＡ）を有するＣ　Ｐ’Ｕリクエストの
変換の繰返しを避けるため、通常、ＤＬＡＴ（ディレク
トリイ・ルック・アサイド・テーブル）がＬ１キャッシ
ュに設けられる。Ｌ１キャッシュがストア・スルー・バ
ッファ型のキャッシュとして使用されているか、ストア
・イン・バッファ型のキャッシュとして使用されている
かを決定する几め、ＤＬＡＴ及びＬ１ディレクトリイが
各ＣＰＵリクエストによって参照される。もしＬ１キャ
ッシュ嬢ストア・スルー・バッファ型のキャッシュであ
れば、゛各ＣＰＵリクエストは、更にＬ２ディレクトリ
イを参照する。Ｌ１ディレクトリイがミスで、Ｌ２ディ
レクトリイが上シートであれば、Ｌｌでリクエストされ
几ラインがＬ２キャッシュからＬ１キャッシュヘコピー
されねばならない。もしＬ２ディレクトリイがミスであ
れば、リクエストされたブロックはＬ２キャッシュに存
在せず、リクエストされ几ブロックはＭＳからＬ２キャ
ッシュヘフエツチされる。

キャッシュ又はＤＬＡＴのエントリイの数には制限があ
るから、それらは、全てのアドレス可能なエントリイが
充交された後エントリイを解放する九め、成る種の置換
選択手段を有している。それによって、新しいブロック
又はラインがキャッシュ又はＤＬＡＴによって受取られ
ることができる。最も望ましい置換選択アルゴリズムは
り、ＲＵ（１ｅａｓｔ　　ｒｅｅｅｎｔｌｙ　　ｕｓｅ
ｄ　）アルゴリズムである。その理論は、最後のアクセ
スから最も長い時間が経過し友（即ち、最も長い間使用
されなかつ几）アドレス可能なエントリイを選択するこ
とであり、このエントリイは将来の使用可能性が最も少
ないも゛のと仮定される。このアルゴリズムは理論的に
は単純であるが、実際に適用することは１難である。コ
スト、複雑性、動作速度に制限がある几め、これまで知
られた実用的なＬＲＵ選択−置換回路は、全ての状況の
下で真のＬＲＵ動作を実行するとは言えなかった。

Ｌ１キャッジ、ユの場合、周知の如（、ＬＲＵの決定は
、各エントリイがＣＰＵによって最後にアクセスされ九
啼からの時間を測定しなければならない。

Ｌ２キャッシュのＬＲＵ動作はもつと複雑である。先行
技術の誤つ几仮走は、Ｌ２キャッシュのＬＲＵエントリ
イの決定には、各工／トリイが最後にアクセスされた時
点からの時間を測定すべきだとする。この仮定の誤りは
、Ｌ２エントリイがＬＲＵ状態にあるかどうかを決定す
るのｔｉＬ２エントリイに対する最後のアクセスではな
いことを認識していないことにある。Ｌ２キャッシュに
対する正しいＬＲＵ理論ａ、Ｌ２のＬＲＵエントリイの
決定には、ＣＰＵがＬ２工ントリイによって表わされ几
データに最後にアクセスし友時点からの時間を測定する
ものとすることであり、この時間はＣＰＵが対応するＬ
１エントリイに最後にアクセスし九時点からの時間であ
る。

実際的な問題は、Ｌ１アクセスは（ヒツトした場合Ｋ）
、Ｌ２ＩＣ対して明らかＫされないことである。Ｌ２キ
ャッシュは、Ｌ１キャッシュのミス゛が生じ九時、臨時
的にアクセスされるに過ぎない。

Ｌ１キャッシュの大部分のアクセスは、Ｌ１キャッシュ
・ミスを伴わない。かくて、大部分のＬ１キャッシュ・
アクセスについてＬ２アクセスは生しすい。即ち、Ｌ１
キャッシュのヒツトは全くＬｌのみで処理される。

Ｌ２　　ＬＲＵ論理の目的は、所定のＬ２容１１につい
てＬ２ミスを最少にすることである。Ｌ２管理の最良の
基準を理解する九め、Ｌ、１キヤツシユの現在の動作を
理解しなければならない。現在、高いタスク切換環境の
下で１１、Ｌ１キャッシュは最も貧弱なヒツト率を有す
る。これは、約６４ＫＢのＬ１容貴では、通常、多くの
タスクに関連したラインを同時に保持するのに十分でな
いからである。その結果、Ｌ１ミスの多くは、新しいタ
スクをローディング・アップするタスク切換の後に直ち
に生じる。比較的短い時間に古いタスクへ戻る時でも、
新しいタスク・ラインは古いタスク・ラインと置換され
る。

Ｌ２キャッシュの主交る機能は、多くのタスクに関連し
たページを保持することである。Ｌ１ミスの数が変らな
い場合でも、Ｌ１ミスに対する不利点は軽減される。重
要な事は、ＭＳに対するＬ２ミスを非常に少なくするこ
とでちゃ、そうでなければ、平均的なＬ１ミスの不利点
は軽減されず、Ｌ２キャッシュを設ける理由は経済的に
正当化されない。

Ｌ２　　ＬＲＵの基準は次のとおりである。

１、　Ｌ２ページのライン上ＫＬ１アクティビティがあ
れば、そのＬ’２ぺ一°ジを置換しない。

２、　Ｌ２ページのアクティビティがＬｌで終了しに後
も、そのページをできるだけ長（Ｌ２で保持する。

３、　Ｌ２ページのアクティビティがＬｌで終了し友よ
うに見える複数のし２ページがある時、Ｌｌで最も長い
時間アにテイビテイを中止しているし２ページを（ＬＩ
ＫおけるＬＲＵ）、後にタスク切換えの可能性が最も少
ないものとして放棄する。

°最もわかり易いが誤ったＬ２　　ＬＲＵの処理方法は
、Ｌ１ミスが生じＬ２ラインを参照した時、Ｌ２　　Ｌ
ＲＵ置換選択回路を駆動きせることである。その場合、
Ｌ２参照アクティビティがＬ１アクティビティの誤った
表示を与え、次のような誤つたＬ２　　ＬＲＵ決定へと
導く場合がある。

１、　ページにある１つ又はそれ以上のラインが非常に
高いＬ１参照アクティビティを有し、従ってＬ２参照ア
クティビティが非常に少ないか又社存在しない。

２、　Ｌｌでいくつかのラインにわたって臨時的に参照
されるページは、Ｌｌで非常にアクチブなページよルも
高いＬ２アクティビティを有する。

３、　中程度にアクチブなＬ１ラインは、同一のＬ１コ
ングルーアンス・クラｘ（ｃｏｎｇｒｕｅｎｃ＠ｃｌａ
ｓｓ　）における近隣のラインがより高いアクティビテ
ィを有するため、置換されかつＬ１ヘフエツチされ続け
る。これによって、Ｌ２参照アクティビティは高くなり
、Ｌ２のページを必要以上に維持する。それは、巷にペ
ージ中の他のラインがＬｌでアクチブでない時に生じる
。

要するに、Ｌｌでミスを生じるＬ１参照のみに注意する
Ｌ２ディレクトリイに対しては、誤ったし２ページ置換
が生じるかも知れない。本発明において、ＤＬＡＴは全
てのＬ１参照に注意し、その注意′ｆｒ１つのラインで
はなく、全体のページに、わたって積重ねる。

Ｌ２工ントリイへの最後のア！七スＱ、ＬＲｔＪ状況を
決定する基礎として使用する先行技術は、誤ったＬＲＵ
決定を導く。何故ならば、Ｌ２エントリイが長い間アク
セスされなかったとしても、対応するＬ１工／トリイに
対して、最も新しいアクセスがなされたかも知れないか
らである。実際、Ｌ１エントリイがアクセスされる頻度
が高くなれば、対応するＬ２エントリイがアクセスされ
る醐度社少なくなる。何故ならば、Ｌ２エントリイへの
アクセスを生じるよりなＬ１ミスは生じないからである
。

「Ｌ２アクセス」に関する先行技術の意味は、「Ｌ１ミ
ス」又は「Ｌ２データのコピー」であった。このよりな
ｒＬ２アクセス」は、先行技術ではＬ２エントリイの置
換選択のため忙使用された。

先行技術米国特許第４１８１９３７号は、３レベル記憶階層にお
けるＬ２キャッシュ・バッファのために、置換選択方式
を教示している。Ｌ２バッファは、多重プロセッサ（−
ＭＰ）の全てのｆ４ｙレベル・キ′　　ヤツシー瀝共通
である。Ｌ２置換選択方式は、各　、キャッシュ・ブロ
ックについて各プロセッサのた□めのコピー・フラグ・
ビット全使用する。各プロセッサのコピー・フラグ・ビ
ットは、関連するプロセッサの第ルベル・キャッシュが
そのブロックｔ−Ｌ２からＬ１ヘコピーし九時オンヘキ
ットされる。オンになったコピー・フラグ・ビットが最
も少ない（す馬、コピーを有するプロセッサの数が最も
少ない）ブロックが、置換の候補となる。従って、その
置換選択回路は、Ｌ２へのアクセス（即ち、Ｌ２バッフ
ァをコピーすること）に依存する。

米国特許７４５９５８０９７号は、Ｌ２キャッジ−に対
するＬＲＵアルゴリズムを使用しｇＬ２置換選択手段を
開示している。この場合、ＭＰの任意のプロセッサに設
けられたＬ２キャッシュの各ブロック（即ち、ライン）
は、・Ｌ−１キヤツシユへの各アクセスによって減少さ
れるカウンタを有する。そのカウンタがｎに、なった時
、Ｌ１キャッシュ・ミスが強制され、これａＬ２キャッ
シュにある対応するブロックをアクセスさせる。従って
、それはＭＳからブロックを置換するためのＬＲＵ候補
とはならない。即ち、ｎ番目ごとのＬ１ヒツトが強制的
にＬ１ミスとして動作するようにされるが、それはＬ２
アクセスを起してＬ２のＬＲＵを決定する几めである。

しかしＣＰＵのデータ・アクセスに不必要なＬ１ミスを
強制することは、システム動電の望ましくない低下を生
じる。

本発明の要約本発明は、周知のＬＲＵアルゴリズムを新規な態様で実
行するレベル２　（Ｌ　２．　’）キャッシュ置換選択
手段を有するシステムを提供する。本発明のシス、テム
は、現今の大型データ処理システムで行われるように、
単独の仮想アドレシング・アーキテクチャ−又は小さな
割合いの実アドレス・リクエストと組合せて使用される
仮想アドレシング・アーキテクチャ−で動作する。即ち
、現今の大型処理システムは、小さな割合いの実アドレ
スを、大きな割合いの仮想アドレスと組合わせて満足的
に使用している。Ｌ２キャッシュは、ストア・イン・バ
ッファ（ＳＩＢ）型のキャッシュであっても、ストア・
スルー（ＳＴ）型のキャッシュであってもよい。まｍ、
Ｌ２キャッシュＦｌ、ＳＴ型又はＳＩＢ型のＬ１キャッ
シュと共に動作する。Ｌ１キャッシュは高速技術を使用
して製造され、Ｌ２キャッシュはそれより遅い（従って
安価な）技術を使用して製造され、Ｌ５の主記憶装置は
更に低速の（従って更に安価な）技術を使用して製造さ
れる。多重プロセッサ構成では、複数の中央プロセッサ
のために、別個のＬ２キャッシュが設けられてよい。即
ち、各Ｌ１キ゛ヤツシュのためにそれぞれのＬ２キャッ
シュが設けられるか、１つのＬ２キャッシュが複数のＬ
１キャッシュによって共用されてよい。いずれの場合に
も、各Ｌ２キャッシュは本発明の置換選択装置を使用し
てよい。

本発明の目的は、次のような能力又は特性を有するＬ２
置換選択制御手段を有するシステムを提供することであ
る。

１、　所与のＬ２キャッシュ容量に対してＬ２ミスを減
少させること；２、実施するのに比較的容易であること。

３、　Ｌ２キャッシュについてＬＲＵ置換動作を実行す
ること。

４、遅いＬ２キャッシュ技術にマツチさせてＬｌにおけ
るＣＰＵアクセスの高速表示情報ｔ−Ｌ１から受取るこ
と。

５、ＤＬＡＴ中で各変換アドレスによってアドレスされ
たブロックのサイズに等しいブロック・サイズを使用す
るＬ２キャッシュと共に動作すること。

６、　ＤＬＡＴミスの場合にそれぞれのＤＬＡＴで置換
されたページをＬ２キャッシュ・ディレクトリイに知ら
せて、そのページ’（ｉ−１Ｌ２キヤツシユにおける置
換候補とすること。　・Ｚ　リクエストされたページのＤＬＡＴヒツトをサンプ
ルして、それらのページが゛Ｌ２キャツシユ・ディレク
トリイにおいて置換候補となら、ないようにすること。

８、　Ｌ２キャッシュ・ディレクトリイヘＬ２置換候補
でないページを知らせる頻度を少なくするため、Ｌ１キ
ャッシュ・ミスを使用して高頻度のＤＬＡＴヒツトをサ
ンプルすること。

９　次の（１）及び（２）の表示を与えるため、Ｌ２キ
ャッシュ・ディレクトリイヘＬ１キャッシュ・ミス及び
その置換されたアドレスを知らせることによって、実ア
ドレス・リクエスト（これｔｉＤＬＡＴｉバイパスする
）を使用すること。

（１３Ｌ２置換の候補として、Ｌｌでリクエストされた
アドレスでＬ２エントリイを表示すること。

（２）置集候補でないものとして、Ｌｌでリクエストさ
れたアドレスでＬ２エントリイ會表示すること。

本発明ａ、Ｌ２キャッシュ・ディレクトリイの中でＬ２
キャッシュ中のページ・プロ、ツクを表わす各エントリ
イのために、置換（６）フラグ・ビット（又はＲビット
）を使用する。Ｒビットがオンにされた時、それは関連
したページがＬ２キャッシュにおいて置換候補であるこ
とを示す。しかし、ページは、実際に置換されるまで、
Ｌ２キャッシュ中でアクセスされ続けてよい。Ｒビット
がオフである時、関連したし２ページは、そのクラスに
おける全てのＲビットがオフでない限り、置換候補では
ない。Ｒビットは、次のよう和してＬ２置換選択制御装
置中で設定される。

Ｒビットは、そのＬ２ページが置換候補であることを示
すため、次の条件の下でオンにされる。

１、全てのＲピッ）Ｒ電源オン、ＩＰＬ、又はＣＰＵリ
セットでオンにされる。

２、　　Ｒビットは、置換をともなうＤＬＡＴ’ミスで
、ＤＬＡＴ置換ページに対応するＬ２キャッシュ・エン
トリイの丸めにオンにされる。

Ｓ、　　Ｒビットは、Ｄ、ＬＡＴをバイパスするＬ１リ
クエスト（例えば実アドレス・リクエスト）について、
Ｌ１キャッシュ置換ラインに対応するＬ２キャッシュ・
エントリイのためにオンにされる。

Ｒビットは、次のような条件の下で、七のし２ページが
置換候補でないことを示すため、オフにされる。

（以下余白）１、　　Ｒビットは、ＣＰＵリクエストがＬ１キャッシ
ュ・ミス全件うＤＬＡＴヒツトを生じた時、リクエスト
されたアドレスに対応するＬ２キャッシュ・エントリイ
のためにオフにされる。

２、　　Ｒビット蝶、ＣＰＵリクエストがＤＬＡＴをバ
イパスするＩ、、１キヤツシユ・ミス音生じた時、リク
エストされたアドレス（例えけ実アドレス）に対応する
Ｌ２キャッシュ・エントリイの究めにオフにされる。

更に、Ｒビットを選択しそれｔオンスはオフにするＬｌ
からの信号ｔｊ、Ｌ２　　ＬＲＵｆ換アレイアレイる新
しいＬＲＵポインタの発生音制御する。

各アレイ・ポインタは、Ｌ２ディレクトリイのコングル
ーアンス・クラスにあるＬＲＵエントリイを選択する。

選択された工ントリイのＲピットが無置換状態から置換
状態へ変えられる時、新しいポインタがそのエントリイ
のコングルーアンス・（以下余白）クラスのために発生される。ＬＲＵポインタを最初のＲ
ビットのオンの時点で発生させる友め、晩にＲピッ）ｔ
オンにし几場合後にそれを再びオンにする信号は許され
ない。

Ｌ２ページのＲビットがオフにされた場合、後のターン
・オフ信号は、Ｌ２　　ＬＲＵアレイ入力コントロール
に対して許される。全てのＲビットがそのクラスにおい
てオフである時（これが起るのはまれであるが、あり得
ないことではない）、最も過去に参照されたページが、
置換のためにＬＲＵとして指定される。

ターン・オン又はターン・オフによるＲビットの変化は
、Ｌ２　　ＬＲＵアレイ入力をして、アドレスされつつ
あるＬ２ディレクトリイ・クラスのために新しいＬＲＵ
ポインタを発生させる。ターン・オンの場合、新しいポ
インタはターン・オンを有するエンド６イから離れたエ
ントリイを指定する。しかし、Ｒビットのターン・オン
が正しかったならば、エントリイの非使用はＬＲＵ回路
の通常の動作をして、その後暫く友ってから非使用エン
トリイのためにポインタを発生式せる。これは、勿論、
クラス内の他のページが前ＫＲビットをオンにされてい
なければ、非使用工ントリイをそのコングル、−ア、：
６，１１０．クラスの置換候補とする。

もしＲビットのターン・オンが正しくなかつ友ならば、
ポインタが最初に同一クラスの他のエントリイを指定す
る場合、Ｌ２．Ｒビットをオフにする他のＣＰＵアクテ
ィビティの場合と同じく、通常のＬＲＵ回路動作の時間
で、ターン・オンの正確性を決定することができる。そ
れは、関連し九ページ内のデータへ続いてアクセスする
ことによって、そのＲビットをターン・オフすることに
より可能となる。こうして、そのページに対する置換候
補状態が除未される。

要するに、本発明のシステムｑＬ２へり、１におけるＤ
ＬＡＴ置換情報を知らせる簡単にして有効なシステムと
いうことができる。ＤＬＡＴ置換情報は、中間的キャッ
シュを使用する単一プロセッサ・システム又は多重プロ
セッサ・システムにおいて、ＬＩ　　ＣＰＵアクティビ
ティを非常に正確かつ有効に反映する。本発明のシステ
ムを実現するためには、各Ｌ２ディレクトリイ・エント
リイに対応してＲピッ）１−設けると共に、関連した制
御回路を若干付加するだけでよい。

□実施例の説明Ａ０本発明の背景第４図のレベ・ル１　（Ｌｌ　’）ディレクトリイ及び
第５図のＤＬＡＴは通常型のものであり、その各々は先
行技術に従って構成される。プロセッサ又ＨＣＰＵＦｉ
、仮想アドレス（ＶＡ）ｔ−使用して、Ｌｌにおけるス
トレージ・リクエストを発生する。

Ｌ１ディレクトリイ及びＤＬＡＴへ行く仮想アドレスの
ビット位置は、第３図に示される。ＤＬＡＴ１ディレク
トリイ及びキャッシュへのアドレスとしてカッコ内に示
されたビット位置は、第３図のビット位置を示す。それ
らは仮想アドレス、実アドレス又は絶対アドレスへ適用
される。

ディレクトリイ及びＤＬＡＴ中の各エントリイは、仮想
アドレス（ＶＡ）及び変換された絶対アドレス（ＡＡ）
？含む。ＶＡピットは、仮想アドレスで与えられるＣＰ
Ｕリクエスト・アドレス（ＣＰＵＫよってリクエストさ
れ屍アドレス）と比較するために必要である；ＤＬＡＴ
中に含まれる各ページめ絶対アドレスは、ｖＡを変換し
友ものである。このＶＡＦｉ、Ｌ１ディレクトリイの不
一致（即ち、ライン・ミス）がある場合、主記憶装置（
ＭＳ）をアドレスする友めに必要となる。

Ｌ１ディレクトリイは、その有効なエントリイの絶対ア
ドレスを保持する。Ｉ１０チャネル及び他のプロセッサ
は、絶対アドレスを使用してＬ１ディレクトリイを質問
する。Ｌ１キャッシュ中でラインが有効であるが、それ
に対する有効なりＬＡＴエントリイが存在しない場合が
ある。

Ｌ２キャッシュが記憶階層へ組込まれた時、Ｌ１デイン
クトリイ、ＤＬＡＴ、ＤＡＴ論理は変更される必要がな
い。大きな相異は、ライン・ミス（Ｌ１ディレクトリイ
の不一致）の場合、ＤＬＡＴからの絶対アドレスがＭＳ
ではな（Ｌ２へ送られることである。もし−Ｌ２ディレ
クトリイの一致があれば、ラインはＬ２キャッシュから
Ｌ１キャツユへ移動される。もしＬ２ディレクトリイが
一致しなければ、絶対アドレスがＭＳへ送られ、ページ
がＭＳからＬ２キャッシュヘコピーされ、絶対アドレス
がＬ２ディレクトリイヘ記憶され、ページ中あリクエス
トされたライン、が同時にＬ１キャッシュヘコピーされ
、リクエストされ几ダブル・ワードが同時にＣＰＵヘコ
ピーされ°る。

第６図及び第７図は、４重セット関連し２キヤツシユ及
びＬ２ディレクトリイ會示す。これらは、先行技術に従
ってＬ１ディレクトリイ及びＬ１キャッシュと同様に構
成きれてよいが、相異点として、Ｌ２ディレクトリイの
エントリイに新規なＲフラグ・ビットが付加される。更
に、Ｌ２ディレクトリイの工ントリイは、Ｌ２キャツ、
シュ内のデータ・ページの几めに、絶対アドレス（ＡＡ
）と他のフラグ・ビット全保持している。

５２回路は、Ｌ１回路よりも遅くて安価な技術を使用し
て製造場れる。しかし、５２回路は１ＭＳ回路技術より
も早い技術を使用して製造される。

「ページ」の語ｄ、Ｌ２キャッシュ中の各ブロックを呼
ぶ九めに使用される。それは、「ライン」と呼ばれるＬ
１キャッシュのブロックとＬ２キャッシュ′のブロック
とを区別する九めに使用される。

Ｌ２キャッシュのブロック・サイズは、主記憶装置中で
ソフトウェアによって管理てれるページ・サイズと等し
い。このページ・サイズは通常、ページとも呼ばれる。

典型的には、今日使用される大型のＩＢＭシステム１５
７０プロセッサにおいて、Ｌ１ブロック・サイズ（ライ
ン）は６４又は１２８バイトであり、ソフトウェアによ
って管理されるページ・サイズｆ１４にバイトである。

実施例では、Ｌ１ブロック・サイズｔｉ１２８／＜イト
であり、Ｌ２ブロック・サイズは４０９６ノ（イトであ
る。Ｌ１ディレクトリイ、Ｌ２ディレクトリイ３、及び
ＤＬＡＴはそれぞれ４重セット関連（ｆｏｕｒ−ｗａｙ
　　ａｓａｏｃｉａｔｉｖｑ　）であると仮定通れる。

即ち、各コングルーアンス・クラスには４つのエントリ
イが存在する。各プロセッサにＬ１キャッシュ及びＬ２
キャッシュを設けられた単一プロセッサ又は多重プロセ
ッサにおいて、ＤＬＡＴはＬ２ディレクトリイと同数の
アドレスを保持してよい。各プロセッサがそれ自体のＬ
１キャッシュを有し、１つのＬ２キャッシュが複数のプ
ロセッサによって共用される多重プロセッサにおいて、
Ｌ２キャレシュは、各プロセッサのＤＬＡＴより多くの
アドレスを保持するのが望ましい。

第４図、第５図、第６図、第７図に詳細に示されるＤＬ
ＡＴ、Ｌ１キャッシュ、Ｌ２キャッシュは、Ｌ２Ｒ換゛
選択機能を除いて、それぞれ内部的に社通常の態様で動
作する。第５図において、ボックス中の記号Ｃは連鎖機
能を示す。その場合、各ボックスｔｉＤＬＡＴ絶対アド
レス（ＡＡ）ピッ）　１−１９’１ＶＡ７ドｖス−ビッ
ト２Ｏ−２４（これはＡＡビット２０−２４と同じ）と
連結する。

それらは、ＤＬＡＴ絶対アドレス（ＡＡ）Ａ、Ｂ。

ｃｌ又はＤの出力線上に、選択されたエントリイＡＡを
与える。

かくて、プロセッサ［、ＤＬＡＴ及びＬ１ディレクトリ
イヘ仮想アドレスを送ることによって、レベル１でＣＰ
Ｕリクエストを発生する。ＤＬＡＴ及びＬ１ディレクト
リイはそれぞれコングルーアンス・クラスを選択する。

ＤＬＡＴアレイ及びＬ１ディレクトリイ・プレイの各々
は、エントリイＡ、Ｂ、Ｃ，ｐの選択されたクラスの４
つのアドルスを並列に読出す。これらのアドレスは、プ
ロセッサからの仮想アドレスと比較される。

ＤＬＡＴから読出され交４つのアドレスのいずれも一致
しなければ、ダイナミック・アドレス変換（ＤＡＴ）回
路が、セグメント・テーブル及びページ・テーブルの各
々からエントリイをフェッチすること、によって、仮想
アドレスを実アドレスへ置換す不ことをリクエストされ
る。（の変換され友アドレスは、絶対アドレスの頭部へ
付加され、それがＤＬＡＴアレイに記憶される。その時
、もし必要ならば、ＤＬＡＴ中のＬＲＵエントリイが置
換される。

ＣＰＵリクエストが発生した時、もしリク、エスト嘔れ
ｆｃｖＡが、ＤＬＡＴ中ＯＶ　、Ａ　、及びＬ１ディレ
クトリイ中のＶＡと一致すれば（ライン・ヒット）、関
連し几ワードがＬ１キャッシュから読出されるか、Ｌ１
キャッシュへ記憶される。そしてＣＰＵリクエ優トが完
了する。概して、ＣＰＵリクエストの９５％以上が、こ
のようにして処理される。

しかし、もしＤＬＡＴの一致が存在し、Ｌ１ディレクト
リイの一致が存在しなければ、ＤＬＡＴから絶対アト１
／スが得られる。この絶対アドレスは、選択され几クラ
スにおける４つのエントリイ・アドレス（ＡＳＢ％　Ｃ
％又ＦｉＤ）の１つと比較が一致したリクエスト・アド
レスによって選択される。選択されたＤＬＡＴエントリ
イからの絶対アドレスはページ・アドレスである。この
ページ・アドレスは、ライン・アドレスを得るため、Ｖ
Ａビット２０−２４と連結される。、もしアドレスされ
ｔページがＬ２キャッシュ中に存在すれば、Ｌ２キャッ
シュからＬ１キャッシュへラインをフェッチするため、
ライン・アドレスがＬ２キャッシュ・ディレクトリイヘ
送られる。どのフェッチされたラインのアドレスは、Ｌ
１ディレクトリイに記憶される。

ディレクトリイ中の正しいクラスをアドレスするため、
Ｌ１ディレクトリイ及びＬ２ディレクトリイの各々は、
仮想アドレス及び絶対アドレスからのビット位置の異っ
た組を使用するが、それはブロック・サイズが異るため
である。

Ｂ、実施例本発明のシステムにおけるＬ１ディレクトリイとＬ２デ
ィレクトリイとの間の新規な相異点は、Ｌ２ディレクト
リイ中の各エントリイがＲビットと呼ばれる置換フラグ
・ピッ）１−設けられていることである。Ｌ２キャッシ
ュの所定の容量について、Ｌ２におけるキヤ、ツシュ・
ミスを最小にすることによって、システム効率を改善す
ることが望まれる。

第８図Ｈ１Ｌ２コングルーアンス・クラスにおけるエン
トリイのＲビットを示す。第７図は、第８図のコングル
ーアンス・クラスを行として含んでいる４重セット関連
Ｌ２ディレクトリイのレイアウトを示す。

Ｒビットは、Ｌ２ページ置換選択を制御するため、ＣＰ
Ｕ’ｉしてＬｌでＤＩ、ＡＴヘアクセスさせる。ＤＬＡ
Ｔ置換選択がＬＲＵ動作に基づいていれば、ＤＬＡＴペ
ージ・アドレス置換選択はＣＰＵによ諷ページ・アクセ
ス・アクティビティの積重ねである。即ち、本発明は、
ＬｌのＤＬＡＴベージ置換動作Ｑ、Ｌ２のページ置換選
択機能へ入力する。例えば、ＬＩ　　ＤＬＡＴ置換選択
回路は、１９７１年ｉ月に発行され７’ｊＩＢＭ′Ｍｔ
術開示報告（ＴＤＢ）の第４３０頁に掲載されるＡ、Ｗ
ｅｉｎｂｅｒｇａｒによる記事「蒼然的最旧時使用に基
づく選択によルハツファ記憶置換Ｊ　（Ｂｕｆｆｅｒ　
　ＳｔｏｒｅＲｅｐｌａｃｅｍｅｎｔ　ｂｙ　５ｅｌｅ
ｃｔｉｏｎ　Ｂａ５ｅｄｏｎ　Ｐｒｏｂａｂｌｅ　Ｌｅ
ａｓｔ　Ｒｅｃｅｎｔ　Ｕｓａｇｅ）で説明された手法
を使用してよい。統計的には、ＣＰＵリクエストの１チ
又はそれ以下がＤＬＡＴミスを有し、本発明はそれｉＬ
２キャッシュ置換選択機能へ入力する。１チのミスｉｊ
、ＣＰＵリクエストの頻度よりはるかに遅い頻度を有す
る。ＤＬＡＴ　ミスの頻度が少なくなれば、それだけ遅
い５２回路の切換速度とマツチングすることができる。

その場合、９９チのＤＬＡＴヒツト率はミスマツチとな
ろう。

それぞれのＤＩ、ＡＴ　ミスは、通常、リクエストされ
たＶＡ及びその変換され７ｊＡＡのためにスペースを作
るため、現存するＤＬＡＴエントリイを置換せしめる。

本発明の装置は、それぞれのＤＬＡＴｔ換ページ・アド
レスｉＬ２へ伝達する。それは、対応するページをＬ２
キャッシュの置換候補とするためである。

ＣＰＵによってリクエストされたべ。−ジのＤＬＡＴヒ
ツト（ＣＰＵリクエストの約９９チで起る）は、ＣＰＵ
リクエストの約うチで起るＬ１キャッシュ・ディレクト
リイ・ミスを伴う場合にのみ、Ｌ２へ伝達される。かく
て、Ｌ１ヒツトはＤＬＡＴヒツトの約５チをサンプルす
るが、それハ、Ｌ２へ伝達されるＤＬＡＴヒツトの頻度
を減少させて、５２回路の低速制限とマツチきせるため
である。しかし、ＬＩ　　ＤＬＡＴヒツトの合計は、本
来的にＬＩ　　ＤＬＡＴページ置換の決定中に含まれる
。即ち、ページがＣＰＵリクエストによる十分に新しい
ＤＬＡＴヒツ）１−有しなかつ友場合、そのページは置
換される。従って、Ｌ２へなされる低頻度ＤＬＡＴ置換
の伝達は、ＤＬＡＴヒツトの伝達がない場合、Ｌ２への
ＤＬＡＴヒツトの頻度を表わす。しかし、後述する理由
により、Ｌ２へ伝達されるＤＬＡＴ　ミスは、ＤＬＡＴ
に府する置換選択決定を改善するため、訂正的利点を与
える。

かくて、Ｌ１キャッシュ・ヒツトによってサンプルされ
た後のＤＬＡＴヒツト及びＤＬＡＴミスは結合された低
速性を有し、５２回路の速度と容易にヤツチすることが
できる。

しかし、Ｌ２キャッシュの置換選択は、ＤＬＡＴのペー
ジ置換決定に完全に従属しているわけではなく、多くの
場合、ＤＬＡＴ置換決定の誤シが後のＣＰＵリクエスト
によって証明されると、Ｌ２置換機能はＤＬＡＴ置換決
定を拒絶する。これは、ＬＲＵ決定に伴って生じる。更
に、多重処理の場合、他のＣＰＵはページ中の１つ又は
それ以上のラインをアクセスしてよい。

本発明のシステムは、大部分のＣＰＵリクエストが仮想
アドレスを使用するような環境で動作する。大型のＩＢ
Ｍ　　ＣＰＵでジョブ・ストリームを統計的に分析し友
ところでは、ＣＰＵリクエストの９５％以上が仮想アド
レス全使用する（叩ぢ、ＤＡＴオン）。従って、実アド
レスを使用するＣＰＵアクセス（即ち、ＤＡＴオフ）の
小さな割合いは、本発明のシステムによって制御される
Ｌ２置換選択動作に重要な影響を及ぼさない。

第２図は本発明のシステムによって実行される動作の流
れ図である。もしＤＡＴがオンであれば（即ち、ＣＰＵ
リクエストがｖＡｔ−使用している場合）、ＣＰＵリク
エストの成るものはＤＬＡＴでミスを生じ、ＤＬＡＴで
エントリイｔｔ換させる。置換されたページ・アドレス
は、Ｌ２ディレクトリイの対応するエントリイを選択す
る几めＬ２へ送られる。ボックス２１は、ＤＬＡＴｆｉ
ｌ換ページ・アドレスによって選択されたＬ２エントリ
イのＲピッ）ｔ？オンにする。それは、とのＬ２エント
リイ’ｋ、Ｌ２の置換候補とするためである。

ＤＬＡＴミスは、ＬｌからＬ２へＲビットの設定・を伝
達するため、本発明のシス゛テムによって使用される２
つのＤＬＡＴ事傘の１つである。

更にＮＬＩキャッシュ・ミス全作うＣＰＵリクエストに
関するＤＬＡＴヒツトがＬ２へ伝達される（ボックス２
２のＮ（ノー）の出口）。それは、ボックス２３中でＬ
２リクエスト・ページのためにＲビット全オフにして、
Ｌ２エントリイを置換不可能にする。Ｌ１キャッジ・二
置換アドレスは、Ｌ２へのＤＬＡＴヒツト伝達時に使用
されない。

本発明のシステムは、Ｌ１ミスがＬｌからＬ２へ伝達さ
れる事実を有利に利用する。即ち、本発明は、高頻度で
生じる多数のＤＬＡＴヒットヲフィルタにかけるためＬ
１ミスを利用する。従って、フィルタにかけられたＤＬ
ＡＴヒッ）ｔ−伝達するＫは、極〈少量のハードウェア
が必要となるに過ぎない。換言すれば、Ｌ１キャッシュ
・ミスによって得られる特定形式のＤＬＡＴヒツトのフ
ィルタリング＃１、Ｌ２への通常のライン・フェッチ・
リクエストのために設けられたＬｌ−Ｌ２伝達ハードウ
ェアの使用を可能にする。本発明のシステムによるＤＬ
ＡＴミスの伝達は、必ずしもＬ１キャッシュ・ミスと重
複しないが、ＤＬＡＴミスは低頻度で起る（即ち、ＣＰ
Ｕリクエストの１チよシ少なく）。

更に、第２図のＲビット制御動作は、混在した実アドレ
ス・リクエストを処理する。リクエストされた実アドレ
ス（ＲＡ）がＤＬＡＴへ置かれると、本発明のシステム
はＲＡについてＶＡと同シように動作する。しかし、ｖ
Ａ及びＲＡについてＤＬＡＴ？使用する大部分の大型Ｃ
ＰＵは、ＤＬＡ７’ｉバイパスしＬ１キャッシュにアク
セスする。

ボックス２６で、Ｌ１キャッシュ・ミス育伴う”ＲＡリ
クエストは、゛リクエストされたアドレスヲＬ２へ送ら
せるが、それは、Ｌ２ページ・エントリイを選択して、
そのページのＲピッ）ｔオフにするためである。更に、
Ｌ１キャッシュ・ミスは、通常、Ｌｌキャッシュのコン
グルーアンス・クラスにある置換アドレスをミスになっ
たＲＡリクエストによってアドレスさせる。更に、との
Ｌ１キャッシュの置換され几アドレスはＬ２へ送られる
が、それは、Ｌ２ページ・−ントリイを一択しかつボッ
クス２７でそのＲピッ）ｔオンにして、このＬ２工ント
リイをＬ２の置換候補にするためである。ＲＡ　　Ｌ１
ミスは、低頻度で起る（即ち、ＣＰＵリクエストの５チ
より少なく）。

その結果、゛Ｒビット動作についてＬｌかうＬ２への伝
達頻度は、ＣＰＵリクエストに対する“Ｌ１動作率の１
／２０から１／１０である。本発明のシステムによって
、Ｒビット切換信号の伝達室は低くなるので、Ｌ２キャ
ッシュ・ディレクトリイ回路によって容易に処理するこ
とができる。Ｌ２キャッシュ・ディレクトリイ回路は、
通常、Ｌ１ディレクトリイ、Ｌ１キャッシュ、又はＤＬ
ＡＴより低速かつ安価な回路で作られて込る。他方、Ｒ
ビット切換信号のＬｌからＬ２への伝達がミス信号と同
じくヒツト信号についてもなされるならば（即ち、Ｌ１
速礎で）、低速のＬ２技術ＦｉＬ１速度を処理すること
ができない。かくて、キャッシュ・ヒツト・を伴うＤＬ
ＡＴヒツトは、第２図の通路２９ｔ？通り、Ｌ２へ伝達
されない。何故ならば、それらの発生の速度は、仮定さ
れたし２回路の速度制限に対して非常に早いからである
。しかし、本発明のシステムの動作は、全てのＤＬＡＴ
ヒッ）ｆＬ２へ伝達することを含み、それぞれのＤＬ　
’ＡＴヒツトは、Ｌ２キャッシュにおけるＤＬＡＴリク
エスト・ページ・エントリイのためのＲビットをオフに
することができる。Ｒピットをオフにする几めＬ１ヒツ
トを伴うＤＬＡＴヒツトｔＬ２へ伝達しないのは、伝達
し交場合ＫＬ１速度で動作する非常に早いＲビット切換
回路ｔ−Ｌ２で設ける必要があるからである。このよう
な切換回路は、Ｌ２置換効率を顕著に改善することなく
コストを増大させるだけである。共通のＬ２キャッシュ
を有する多重処理は、各プロセッサのＬｌよりも早い切
換回路を必要とする。この場合、Ｒビット処理回路は、
Ｌ１速度を処理するため、早い技術を使用して作られ、
Ｌ２の残りの回路は、低速かつ安価な技術を使用して作
られる。

次の表ｔｈ、仮想アドレスを含むＣＰＵリクエストにつ
いて、ＬｌからＬ２へＲビット切換信号を伝達する（又
は伝達しない）条件全表わす。

表１において、６つの行はＤＬＡＴ、Ｌ１ディレレクト
リイ、Ｌ２ディレクトリイの状態についての異なった組
合せ、Ｒピット切換信号のＬｌからの伝達、選択されｍ
ＲビットがＣＰＵリクエスト・ページ・アドレス又はＤ
ＬＡＴｆｌｊ換アドレスのいすｉに関連しているかなど
を示す。

第５図に示されるＤＬＡＴ回路、及び第９図に示される
ＤＬＡＴ置換アレイ及び置換選択回路は、前記ＡＱ　Ｗ
ｅｉｎｂ＠ｒｇｅｒによる１９７１年７月のＩＢＭ技術
゛橢示報告の記事に従って通常の態様で動作する。これ
らのＤＬＡＴ１５１［及び第４図に示される通常のＬ１
１キヤツシユ路は、本発明のシステムで使用される回路
部分を示す。

ＤＬＡＴミスが起ると、要求されたＬ２エントリイが、
第１０図に示されるＤＬＡＴアドレス・アウト・バスの
絶対アドレス゛によって、第６図及び第７図のＬ２ディ
レクトリイで選択される。ＤＬＡＴアドレス・アウト・
バスｄ、ＤＬＡＴミスの場合にＤＬＡＴ置換アドレスを
選択し、ＤＬＡＴヒツトの場合にＣＰＵリクエスト・ア
ドレスを選択する。本発明のシステムにおいて、ＤＬＡ
Ｔ及びＬ１キャッシュの双方がヒツトである時、Ｒビッ
ト動作は生じない。従って８１０図からの出力は与えら
れない。

Ｌ１キャッシュ・ミスを伴うＤＬＡＴヒツトの場合、又
Ｊ”ｊＤＡＴオフｔ−伴うＬ１ミスの場合、第１１図の
Ｒビット・ターン・オフ回路は次のいずれかを入力する
。（１）現在のＣＰＵリクエストによって選択され九Ｌ
２工ントリイを指定する４本のＬ２一致線のアクチブな
１本。又は（２）４本のＬ２一致線のいずれもアクチブ
信号を与えない時、Ｌ１参照ページのアドレスを含むＬ
２キャッシュ置喚エントリイを指定する４本のＬ２Ｒ換
線のアクチブな１本。

第１２図は、次のいずれかの信号によって能動化される
Ｒピット・ターン・オン回路を示す。（１）第５図から
来るＤＬＡＴミス信号。又は（２）ＤＡＴオフを伴うＣ
ＰＵ実アドレス・リクエスト信号。

Ｌ２一致信号は、次のいずれかの場合にのみ与えられる
。（１）ＤＡＴがオンのとき、第１０図から来るＤＬＡ
Ｔアドレス・アウト・パス上のＤＬＡＴ置換アドレスが
存在する場合。又１１（２）　　ＤＡＴがオフの時、第
１７図から来るＬ１置喚アドレス・アウト・パス信号が
存在する場合。

第１３図けＬ２１１換候補選択回路を示し、第１４図、
第１５図、第１６図に示される回路を含んでいる。Ｌ２
　　ＬＲＵアドレス・レジスタ４・１ハ、第１０図から
ＤＬＡＴリクエスト又は置換アドレス゛を受取るか、第
４図からＬ１ディレクトリイ・アドレスを受取るか、第
１７図からＬ１置換アドレスを受取る。レジスタ４１に
入れられたアドレスは、Ｌ２ＬＲＵアレイ４２にある３
ビツトより成る行を選択する。Ｌ２　　ＬＲＵアレイ４
２Ｆｉ、ＬＩ　　ＬＲＵアレイ又はＤＬＡＴ　　ＬＲＵ
アレイと同じような構成を有する。

ＬＲＵアレイそれ自体は、先行技術のＩＢＭマシン又は
１９７１年に出版され友前記ＴＤＢに説明されているＬ
ＲＵアレイと同じように動作する。

ＬＩ　　ＬＲＵアレイの例は、１９８１’年３月２３日
に出願され交米国特許第２４６７８８号に開示される。

Ｌ２及び実施例中の各ＬＲＵアレイにある行の各々社、
４つのエントリイ（即ちＡＸＢ。

ＣＸＤ）を有するキャッシュの行（即ちコングルーアン
ス・クラス）に対応する。。選択されたＬＲＵアレイの
行にある３ビツト（ＡＢ）、（Ａ）、（Ｄ）のセット状
態は、キャッシュ又ＦｉＤＬＡＴにある４つのエントリ
イ、ＡＳＢＳＣ，Ｄの１つを指定するが、キのエントリ
イは、選択されたコングルーアンス・クラスで現在量も
置換される可能性のある候補である。各クラスにある１
つのＬＲＵ候補のみが、ＬＲＵアレイによって指定され
る。

有効な置換候補は、それが実際に置換されるまで使用可
能のままに残される。クラス内の無効なエントリイは、
ＬＲＵポインタによって同じコングルーアンス・クラス
忙ある有効な工ントリイの前に置換される。

第１５図の置換アレイ４２にあるＬＲＵビット（ＡＢ）
、（Ａ）、（Ｄ）のセット状態は、次の表■に従って、
各コングルーアンス・クラスにおるスロットＡ、ＢＸＣ
％Ｄへのアクセスによって決定される。

表　　　　　■ Ａ　′　無し　　（ＡＢ）、（４）ｏｏｘ　　ｃ又はＤ
Ｂ　　　　　（Ａ）　　　（ＡＢ）　　　ｏｌｘｃ又は
ＤＣ（Ａｌｘ（ロ）　無し　　ＩＸＩ　　Ａ又はＢＤ　
　　（ＡＢ）　　＋の）ＩＸＯＡ又はＢ表川において、
結果の（ＡＢ）、（、Ａ）、（Ｄ）の設定値はＸを含む
。このＸは、スロット・アクセスの前にそれが有してい
た「０」又は「１」の値から変化していないことを示す
。従って、全部で８つの異なつ次値が（ＡＢ　）、（Ａ
）、（Ｄ）について存在する。これらの組合わせは、次
の表ｍに従って、コングルーアンス・クラス中のＬＲＵ
を表わす。

表　　　　■ （ＡＨ）　（Ａ）　（Ｄ）　ＬＲＵ喝−一一閘一−−−−−−―−−―−−自一−−−■―
−−■■■−〇　　　　　〇　　　　　〇　　　　　　
　Ｃ００１Ｄｏ　　　　　　１　　　　０　　　　　　　Ｃ０１１Ｄｌ　　　　　　０　　　　０　　　　　　　Ｂ１　　　
　　０　　　　１　　　　　　　Ｂ１　　　１　°　　
ＯＡ１　　　　　１　　　　　１　　　　　　　　Ａ衣用及
び表■に基づく動作は先行技術で知られており、かつ前
記１９４１年のＩＢＭ　　ＴＤＢに開示されている。

アレイ４２で選択され良性は、置換アレイ・レジスタ４
３へ出力される。レジスタ４３において、３つの行ビッ
ト（ＡＢ）、（Ａ）、ＣＤ）は第４図の回路が更新信号
を発生する時、第１５図の回路によって更新されてよい
。更新信号が第１４図の回路によって発生されない時、
レジスタ４３にあるアレイ読出性は変更されない。

ＷＫ、Ｌ２ｆｔｉｌ［補がＢ２キャッシュのために選択
されねばならない時、レジスタ４３にあるアレイ読出性
が第一１６図にある回路によって使用される。第１６図
は通常の先行技術の回路を表わす。

この回路は、置換アレイ・レジスタの現在の内容を受取
る。それはＢ２キャッシュで現在選択されているクラス
にある４つのエントリイの中から置換候補を選択する。

本発明のシステムは、Ｂ２置換アレイを設定して、Ｌ２
ディレクトリイの各クラスにあるＬＲＵ候補エントリイ
の選択を制御する。

第１４図の新規な回路は、Ｒビットが状態を変える時（
即ち、オフからオンへ、オンからオフへ）、Ｂ２　　Ｌ
ＲＵアレイ更新信号を与える。第１４図の回路は、オン
にされたＲビットが再びターン・オン信号を受取る時、
更新信号を与えない。これは本発明の重要な特徴であり
、後に詳説する。オフにでれたＲビットが再びターン・
オフ信号を受取る時、更新信号が与えられる。

ＤＬＡＴアドレス・バス・アウト上で第１０図から与え
られつつあるＬ１アドレスが、Ｌ２ディレクトリイの選
択されたクラスにあるエントリイの１つに含まれるアド
レスと一致した時、Ｂ２一致信号がＢ２キャッシュから
第１４図及び第１５図へ与えられる。上記のアドレスの
一致は、Ｌ２エントリイがＤＬＡＴによってヒツト又は
置換されつつあるし２ページであるか、又は実アドレス
によってＬ１キャッシュ中に作られたＢ２ぺ４ジを表わ
すことを示す。Ｌ２エントリイのためのＲビットはオフ
又はオンヘセットされる。

第１５図の回路は、現在Ｂ２キャッシュ中で選択されつ
つあるＢ２　　ＬＲＵアレイ・コングルーアンス・クラ
スに対する５°ビツト・ポインタを発生するため、Ｌ２
ＬＲＵアレイ更新信号更新用する。ポインタは、選択さ
れ九クラス内のエントリイＡ１Ｂ１Ｃ，，Ｄの中の置換
候補を選択する。

第１５図の回路は、ＬＲＵアレイを本発明のシステムに
従って動作させるため、第１４図から来る更新信号によ
って制御される。ここで注意すぺきは、第１５図への更
新信号の発生は、更新信号を発生するのに、どのＲビッ
ト切換信号が１？￥されるかを選択することである。第
１４図において、Ｌ２Ａ、Ｌ２Ｂ１Ｌ２Ｃ，又ｔｆＬ２
Ｄ一致入方のアクチブな１つは、４つのエントリイ（Ａ
、Ｂ。

Ｃ，Ｄ）のどれガそのＲビット軟接をテストされたかを
表示する。選択され７ｔｊＲビツトがオンであれば、第
１５図へ更新信号を発生するための第２のターン・オン
信号は許されない。

第１４図及゛び第１５図の回路による動作の効果は、オ
ン又はオフへ切換えられたＲビットを有するＬ２エント
リイから離れたエントリイを指定するため（即ち、選択
されたエントリイとは異なったクラスのＬ２エントリイ
を指定する几め）、現在のＬ２クラス・ポインタ（即ち
、ＬＲＵアレイ中のアドレスされた行）をセットするこ
とである。

これによって、切換えられたＲヤットを有する工７トリ
イｎ、直ちにＬ’ＦｔＴＪ置換候補とされるのを禁止さ
れ、従って、置換されることができなくなる。かくて、
オンに切換えられたＲビットを有するエントリイは、直
ちにＬＲＵ置換候補とはされず、従って置換されること
ができない。しかし、オン状態にあるＲビットは、それ
がオフにセットされるまで、再びＬ２　　ＬＲＵ、アレ
イ更新信号を発生するととはない。従って、もしＲビッ
トがＬ２キャッ′シュ中で正しくオン゛にセットされ友
ならば、そのセット状態の正しさは、後のアクティビテ
ィの不在によって確められる。仁の二′ントリイはアク
ティビティなしに時間を経過し、間もなくＬＲＵ置換候
補となシ、その〉ラス内の他の工ントリイに代って置換
される。

第１５図に示される回路のシングル・ターン・オン特褌
は、多重システムにおいて特に重要である。それは、前
に他のＣＰＵによってオンにされたＲビットについては
、第２のＣＰＵがＬＲＵアレイへ第２のターン・オン信
号を与えることがないよう忙する。何故ならば、ＬＲＵ
アレイへの第２のターン・オン信号は、最初のターン・
オンの時からでなく、第２のターン・オンから工ントリ
イの時間を経過させることによって、ＬＲＵ状態を変化
させるからである。最初のターン・オンが置換候補とし
てのエントリイのＬＲＵ状態を制御すべきなっである。

単一プロセッサであれ多重プロセッサであれ、多重プロ
グラム・システムは、ジョブの実行に当ってＣＰＵ０外
へタスクを切換え、その後暫くしてＣＰＵの中ヘタスフ
を戻す。多数回にわたってＣＰＵの中及び外へジョブを
タスク・スイッチスることは通常行われる事である。タ
スクがＣＰＵの中又は外へ゛切換えられるｆ［、データ
・ラインがＣＰＵ　　Ｌ１キャッシュへ移動させられ、
アクチブなページ・アドレスがＣＰＵ　　ＤＬＡＴへ変
遺される。タスクがスイッチ・アウトされる度に、これ
らのライン及びページ・アドレスは、ＣＰＵのＬ１キャ
ッシュ及びＤＬＡＴの中で迅速に置換される。もしペー
ジ・アドレスの置換速度と同じ速さで、ページがＬ２キ
ャッシュ中で置換され、再びＤＬＡＴへ戻されると、タ
スクを再実行するための次のタスク切換えは、Ｌ２中に
ページを発見することができず、ＣＰＵはこれらのペー
ジをＬ３（即ち主記憶装置）から得る必要がある。

これはシステムに多大の非効率をも几らし、近い将来に
アクセスされるページを保持するというＬ２の目的を達
成することができない。即ち、ＤＬＡＴがページ・アド
レスを置換する速度と同じ速さで、Ｌ２がページを置換
するとすれば（即ち、ＤＬＡ↑ページ置換が対応するＬ
２ページの置換を即１ｔｐｔｔｃ強制−ｔルｓ合）、Ｌ
２ｔｊ、Ｌ　１　＋’ｒツ’／ユがタスク切換えの後に
゛リクエストさｔしたラインを得るための時間損失を増
大させることによって、システムに対して不利益を与え
る。このタス）を例とした分析により、どうしてＬ２に
おけるページ置換動作が、ＤＬＡＴ中のページ・アドレ
ス置換又ｔｉＬ１キャッシュ中のライン置換よりはるか
に遅い速度で応答しなければならないかがわかる。

即ち、それは、システム効率を最大にするため、Ｌ２と
Ｌ３との間でページのやりとりを避けるためである。

結論としｊて、Ｌ２でシステム効率を上げるため、Ｌ２
はＤＬＡＴより長いページ置換「時定数」を有しなくて
はならない。

第１５図の回路で、Ｒビットがオンに切換えられたエン
トリイから噌れ几エントリイを即時に指定することの効
果は、Ｌ２２置換択動作がＤＬＡＴ置換襦択動作よりも
長ぽ時定数」を有するようになることである。これは効
率的なＬ２動作の几めに必要である。

現在のＲビットのターン・オンが起った時、選択された
クラスにおいて他のＲビットがオンであれば、そのクラ
スのために発生され７ｊＬＲＵポインタは、現在アドレ
スされ友エントリイから離れ几エントリイを指定するこ
とになるが、ターン・オンにされ九より古いＲビットを
有する他のエントリイを指定するふいう利点がある。そ
の場合、上記他のエントリイが置換候補となる。

第１５図でＲビットをオフに切換える効果は、伝達され
７’ｊＤＬＡＴヒツトをして、選択され九工／トリイが
ＬＲＵの時間経過を受けるのを中止させることである。

これにより、そのよ°うなエントリイが置換候補として
選択されるのが防止される。

このようにして、Ｌ１キャッシュ・ミスを伴うＤＬＡＴ
ヒツトは、ＣＰＵリクエストの対象となつ７？−Ｌ２ペ
ージ・エントリイのＬ２置換へ庵ちに反映される。他方
、Ｒビットをオ、ンにするＤＬＡＴミスは、前と同じよ
うに動作する。

全てのＲビットがコングルーアンス・クラスでオンにさ
れた時、常にＬＲＵポインタは、最も長い時間Ｒビット
がオンになつ七いたエントリイを選択する。

更に、全てのＲビットがコングルーアンス・クラス中で
オフにされた時、常にＬＲＵポインタはクラス内のエン
トリイの中からＬＲＵエントリイを選択する。それはＲ
ビットがオフであっても実行される。何故ならｄ、Ｒビ
ットの静的状態は、ＬＲＵポインタを発生する時、ＬＲ
Ｕ置喚置板選択回路って無視されるからである。

【図面の簡単な説明】

第１図は本発明の実施例を示す３レベル記憶階層のブロ
ック図、第２図は本発明に従うシステムの動作を示す流
れ図、第３図は実施例中で使用される各種のアドレスに
含まれるビット位置を表わす図、第４図は第１図の階層
で使用される通常のＬ１キャッシュの詳細図、第５図は
第１図の階１で使用される通常のＤＬＡＴの詳細図、ｆ
！！、６図は第１図の階層で使用されるレベル２のキャ
ッシュ及びそｋに関連し九回路の詳細図、第７図は第６
図に示されるＬ２ディレクトリイの詳細図１、第８・図
は第７図に示されるＬ２ディレクトリイ内の単一クラス
を含むレジスタの図、第９図は第１図の階層中で使用さ
゛れるＤＬ４Ｔアレイ及びＤ　Ｌ　Ａ　Ｔｆｆｔ換選択
回路のブロック図１、第１０図は実施例で使用されるＤ
ＬＡＴアドレス・アウト・バス回路の詳細を示す図、第
１１図及び第１２図はＲビットをオンにし交りオフにし
たりするためＬ２キャッシュへ伝達される切換信号を発
生する回路を示す図、第１３図はＬ２を換候補選択回路
を示す図、第１４図はＬ２　　ＬＲＵアレイ入力制御回
路の詳細図、第１５図はＬ２　　ＬＲＵアレイ更新回路
の詳細図、第１６図はＬＲＵ置換エントリイ選択回路の
詳細図、第１７図はＬ１変更ビットがどのように設定さ
れても実アドレス・リクエストに対してＬ１キャッシュ
ＷＩｔ換アドレスを発生する回路の図、第１８図は変更
ビットがオンの時Ｌ１置換アドレスを発生する回路の図
である。１０・・・・プロセッサ又＆−１ｃＰＵ、１２・・・・
ＤＡＴ回路、１４・・・・ＤＬＡＴ、１６・・・・レベ
ル２・ディレクトリイ、１７・・・・レペルトディレク
トリイ、１８・・・・レベルトキャッシュ、１９・・・
・レベル２・キャッシュ、２１・・・・主記憶装置、２
３・・・・ＤＬＡＴアウト・バス回路、シ４・・・・Ｄ
ＬＡＴｔ換選択回路、２６・・・・レベルトアウト・バ
ス回路、２７・・・・レベルト置換選択回路、２８・・
・・レベル２・置換選択回路、２９・・・・Ｒビット・
ターン・オン・オフ回路。

Claims

【特許請求の範囲】

ＣＰＵと、主記憶装置と、第ルベルのキャッシュと、Ｃ
ＰＵから出され次ストレージ・リクエストを愛機るｔ４
ルベルのディレクトリイと、ＣＰＵから出された仮想ア
ドレス・メトレージ・リクエストの変換アドレスを受取
るディレクトリイ・ルック・アサイド・テーブル（ＤＬ
ＡＴ）とを有する記憶ｗｉ層型のデータ処理システムに
おいて、上記Ｄ’ＬＡＴによってアドレスされる複数の
データ・ブロックを記憶する′第２レベルのキャッシュ
と、該ｔ４２レベル・キャッシュにｆｆｉ＊されたデー
タ・シロツクにそれぞれ関連した複数のエントリイを有
する第２レベルのディレクトリイと、該第２レベル・デ
ィレクト□リイにある各工／トリイに対応して設けられ
上記第２レベル・キャッシュにあるデータ・ブロックが
置換候補であることを示す「置換状−」と該データパブ
ロックが置換候補でないことを示す「非置換状態」とを
表示するフラグ・ピッＩｆ貯蔵する手段と、上記第２レ
ベル・ディレクトリイにあるエントリイを選択してその
エントリイに対応する上記フラグ・ビットを上記「置換
状態」へセットする几め上記ＤＬＡＴで置換された記憶
アドレスを上記第ルベルから上記第２レベルへ伝達する
手段と、上記第２レベル・ディレクトリイにある工／ト
リイｔＪＪ択してそのエントリイに対応する上記フラグ
・ピッ）ｔ−上記「非置換状態」ヘセットするため上記
ＤＬＡＴでヒツトとなり上記第ルベル・キャッシュでミ
スとなった記憶アドレスを上記第ルベルから上記第２レ
ベルへ伝達する手段とを具備するデータ処理装置。