JPS6043540B2 - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS6043540B2
JPS6043540B2 JP57112616A JP11261682A JPS6043540B2 JP S6043540 B2 JPS6043540 B2 JP S6043540B2 JP 57112616 A JP57112616 A JP 57112616A JP 11261682 A JP11261682 A JP 11261682A JP S6043540 B2 JPS6043540 B2 JP S6043540B2
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International Business Machines Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
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    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G06F12/128—Replacement control using replacement algorithms adapted to multidimensional cache systems, e.g. set-associative, multicache, multiset or multilevel

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  • Theoretical Computer Science (AREA)
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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 本発明の技術分野 本発明は、第２レベル・キャッシュでキヤツシ・ユ・
ミスを最小にして改善されたシステム効率を達成する第
２レベル・キャッシュ置換制御に関する。
背景の技術 先行技術は第１レベル（Ｌｉ）キャッシュ及び第２レ
ベル（Ｌ２）キャッシュを使用する３レベル記憶階層を
開示している。
概して、Ｌ２キャッシュはＬｉキャッシュと基本的には
同じであるが、Ｌ２キャッシュはＬｉキャッシュより大
型且つ低速である。Ｌ２キャッシュのブロック・サイズ
はＬｉキャッシュのブロック・サイズと同じか又はそれ
より大きくてよく、Ｌ２キャッシュはＬｉキャッシュの
ブロックの数と同じか又はそれより多いブロックを有し
でよい。Ｌｉデイレクトリイ及びＬ２デイレクトリイに
ある各エントリイは、Ｌｉキャッシュ及びＬ２キャッシ
ュ中のプロツクのＭＳ（主記憶装置）アドレスを記憶し
てよく、各エントリイは１有効ョ及び１変更ョのフラグ
・ビットを有してよい。仮想アドレス（■Ａ）を有する
ＣＰＵリクエストの変換の繰返しを避けるため、通常、
ＤＬＡＴ（ディレクトリィ・ルック・アサイド・テーブ
ル）がＬ１キャッシュに設けられる。
Ｌ１キャッシュがストア◆スルー●バッファ型のキャッ
シュとして使用されているか、ストア●イン◆バッファ
型のキャッシュとして使用されているかを決定するため
、ＤＬＡＴ及びＬ１ディレクトリィが各ＣＰＵリクエス
トによつて参照される。もしＬ１キャッシュがストア・
スルー・バッファ型のキャッシュであれは、各ＣＰＵリ
クエストは更にＬ２ディレクトリィを参照する。Ｌ１デ
ィレクトリィがミスで、Ｌ２ディレクトリィがヒットで
あれば、Ｌ１でリクエストされたラインがＬ２キャッシ
ュからＬ１キヤツシユヘコピーされねばならない。もし
Ｌ２ディレクトリィがミスであれば、リクエストされた
ブロックはＬ２キャッシュに存在せず、リクエストされ
たブロックはＭＳからＬ２キヤツシユヘフエツチされる
。キャッシュ又はＤＬＡＴのエントリイの数には制限が
あるから、それらは、全てのアドレス可能なエントリイ
が充たされた後エントリイを解放するため、或る種の置
換選択手段を有している。
それによつて、新しいブロック又はラインがキャッシュ
又はＤＬＡＴによつて受取られることができる。最も望
ましい置換選択アルゴリズムはＬＲＵ（１ｅａｓｔｒｅ
ｃｅｎｔ１ｙｕｓｅｄ）アルゴリズムである。その理論
は、最後のアクセスから最も長い時間が経過した（即ち
、最も長い間使用されなかつた）アドレス可能なエント
リイを選択することであり、このエントリイは将来の使
用可能性が最も少ないものと仮定される。このアルゴリ
ズムは理論的に．は単純であるが、実際に適用すること
は困難である。コスト、複雑性、動作速度に制限がある
ため、これまで知られた実用的なＬＲＵ選択置換回路は
、全ての状況の下で真のＬＲＵ動作を実行するとは言え
なかつた。Ｌ１キャッシュの場合、周知の如く、ＬＲＵ
の決定は、各エントリイがＣＰＵによつて最後にアクセ
スされた時からの時間を測定しなければならない。
Ｌ２キャッシュのＬＲＵ動作はもつと複雑である。
先行技術の誤つた仮定は、Ｌ２キャッシュのＬＲＵエン
トリイの決定には、各エントリイが最後にアクセスされ
た時点からの時間を測定すべきだとする。この仮定の誤
りは、Ｌ２エントリイがＬＲＵ状態にあるかどうかを決
定するのはＬ２エントリイに対する最後のアクセスでは
ないことを認識していないことになる。Ｌ２キャッシュ
に対する正しいＬＲＵ理論は、Ｌ２のＬＲＵエントリイ
ｌの決定には、ＣＰＵがＬ２エントリイによつて表わさ
れたデータに最後にアクセスした時点からの時間を測定
するものとすることてあり、この時間はＣＰＵが対応す
るＬ１エントリイに最後にアクセスした時点からの時間
である。実際的な問題は、Ｌ１アクセスは（ヒットした
場合に）、Ｌ２に対して明らかにされないことである。
Ｌ２キャッシュは、Ｌ１キャッシュのミスが生じた時、
臨時的にアクセスされるに過ぎない。Ｌ１キャッシュの
大部分のアクセスは、Ｌ１″キャッシュ・ミスを伴わな
い。かくて、大部分のＬ１キャッシュ◆アクセスについ
てＬ２アクセスは生じない。即ち、Ｌ１キャッシュのヒ
ットは全くＬ１のみで処理される。Ｌ２ＬＲＵ論理の目
的は、所定のＬ２容量についてＬ２ミスを最少にするこ
とである。
Ｌ２管理の最良の基準を理解するため、Ｌ１キャッシュ
の現在の動作を理解しなければならない。現在、高いタ
スク切換環境下では、Ｌ１キャッシュは最も貧弱なヒッ
ト率を有する。これは、約６４ＫＢのＬ１容量では、通
常、多くのタスクに関連したラインを同時に保持するの
に十分でないからである。その結果、Ｌ１ミスの多くは
、新しいタスクをローディング●アップするタスク切換
の後に直ちに生じる。比較的短い時間に古いタスクへ戻
る時でも、新しいタスク・ラインは古いタスク・ライン
と置換される。Ｌ２キャッシュの主たる機能は、多くの
タスクに関連したページを保持することである。
Ｌ１ミスの数が変らない場合でも、Ｌ１ミスに対する不
利点は軽減される。重要な事は、ＭＳに対するＬ２ミス
を非常に少なくすることであり、そうでなければ、平均
的なＬ１ミスの不利点は軽減されず、Ｌ２キャッシュを
設ける理由は経済的に正当化されない。Ｌ２ＬＲＵの基
準は次のとおりである。
１Ｌ２ページのライン上にＬ１アクティビティがあれば
、そのＬ２ページを置換しない。
２Ｌ２ページのアクティビティがＬ１で終了した後も、
そのページをできるだけ長くＬ２で保持する。
３Ｌ２ページのアクティビティがＬ１で終了したように
見える複数のＬ２ページがある時、Ｌ１で最も長い時間
アクティビティを中止しているＬ２ページを（Ｌ１にお
けるＬＲＵ）、後にタスク切換えの可能性が最も少ない
ものとして放棄する。
最もわかり易いが誤つたＬ２ＬＲＵの処理方法は、Ｌ１
ミスが生じＬ２ラインを参照した時、Ｌ２ＬＲＵ置換選
択回路を駆動させることである。
その場合、Ｌ２参照アクティビティがＬ１アクティビテ
ィの誤つた表示を与え、次のような誤つたＬ２ＬＲＵ決
定へと導く場合がある。１ ページにある１つ又はそれ
以上のラインが非常に高いＬ１参照アクティビティを有
し、従つてＬ２参照アクティビティが非常に少ないか又
は存在しない。
２Ｌ１でいくつかのラインにわたつて臨時的に参照され
るページは、Ｌ１で非常にアクチブなページよりも高い
Ｌ２アクティビティを有する。
３中程度にアクチブなＬ１ラインは、同一のＬ１コング
ルーアンス●クラス（ＣＯｎｇｒ′Ｕｅｎｃｅｃｌａｓ
ｓ）における近隣のラインがより高いアクティビティを
有するため、置換されかつＬ１へフエツチされ続ける。
これによつて、Ｌ２参照アクティビティは高くなり、Ｌ
２のページを必要以上に維持する。それは、特にページ
中の他のラインがＬ１でアクチブでない時に生じる。要
するに、Ｌ１でミスを生じるＬ１参照のみに注意するＬ
２ディレクトリィに対しては、誤つたＬ２ページ置換が
生じるかも知れない。本発明において、ＤＬＡＴは全て
のＬ１参照に注意し、その注意を１つのラインではなく
、全体のページにわたつて積重ねる。Ｌ２エントリイへ
の最後のアクセスを、ＬＲＵ状況を決定する基礎として
使用する先行技術は、誤つたＬＲＵ決定を導く。
何故ならば、Ｌ２エントリイが長い間アクセスされなか
つたとしても、対応するＬ１エントリイに対して、最も
新しいアクセスがなされたかも知れないからである。実
際、Ｌ１エントリイがアクセスされる頻度が高くなれば
、対応するＬ２エントリイがアクセスされる頻度は少な
くなる。何故ならば、Ｌ２エントリイへのアクセスを生
じるようなＬ１ミスは生じないからである。ＲＬ２アク
セスョに関する先行技術の意味は、ＲＬｌミスョ又はＲ
Ｌ２データのコピーョであつた。このようなＲＬ２アク
セスョは、先行技術ではＬ２エントリイの置換選択のた
めに使用された。先行技術 米国特許第４１８１９３７号は、３レベル記憶階層にお
けるＬ２キャッシュ●バッファのために、置換選択方式
を教示している。
Ｌ２バッファは、多重プロセッサ（ＭＰ）の全ての第１
レベル●キャッシュに共通である。Ｌ２置換選択方式は
、各キャッシュ・ブロックについて各プロセッサのため
のコピー●フラグ●ビットを使用する。各プロセッサの
コピー◆フラグ◆ビットは、関連するプロセッサの第１
レベル●キャッシュがそのブロックをＬ２からＬ１コピ
ーした時オンヘセツトされる。オンになつたコピー●フ
ラグ●ビットが最も少ない（即ち、コピーを有するプロ
セッサの数が最も少ない）ブロックが、置換の候補とな
る。従つて、その置換選択回路は、Ｌ２へのアクセス（
即ち、Ｌ２バッファをコピーすること）に依存する。米
国特許第３９３８０９７号は、Ｌ２キャッシュに対する
ＬＲＵアルゴリズムを使用したＬ２置換選択手段を開示
している。
この場合、ＭＰの任意のプロセッサに設けられたＬ２キ
ャッシュの各ブロック（即ち、ライン）は、Ｌ１キャッ
シュへの各アクセスによつて減少されるカウンタを有す
る。そのカウンタがｎになつた時、Ｌ１キャッシュ・ミ
スが強制され、これはＬ２キャッシュにある対応するブ
ロックをアクセスさせる。従つて、それはＭＳからブロ
ックを置換するためのＬＲＵ候補とは）ならない。即ち
、ｎ番目ごとのＬ１ヒットが強制的にＬ１ミスとして動
作するようにされるが、それはＬ２アクセスを起してＬ
２のＬＲＵを決定するためてある。しかしＣＰＵのデー
タ・アクセスに不必要なＬ１ミスを強制することは、シ
ステム効率の望ましくない低下を生じる。本発明の要約
本発明は、周知のＬＲＵアルゴリズムを新規な態様で実
行するレベル２（Ｌ２）キャッシュ置換選択手段を有す
るシステムを提供する。
本発明のシステムは、現今の大型データ処理システムで
行われるように、単独の仮想アドレシング●ア−キテク
チャー又は小さな割合いの実アドレス・リクエストと組
合せて使用される仮想アドレシング・ア−キテクチャー
で動作する。即ち、現今の大型処理システムは、小さな
割合いの実アドレスを、大きな割合いの仮想アドレスと
組合わせて満足的に使用している。Ｌ２キャッシュは、
ストア・イン●バッファ（ＳＩＢ）型のキャッシュであ
つても、ストア・スルー（ＳＴ）型のキャッシュであつ
てもよい。また、Ｌ２キャッシュは、ＳＴ型又はＳＩＢ
型のＬ１キャッシュと共に動作する。Ｌ１キャッシュは
高速度技術を使用して製造され、Ｌ２キャッシュはそれ
より遅い（従つて安価な）技術を使用して製造され、Ｌ
３の主記憶装置は更に；低速の（従つて更に安価な）技
術を使用して製造される。多重プロセッサ構成では、複
数の中央プロセッサのために、別個のＬ２キャッシュが
設けられてよい。即ち、各Ｌ１キャッシュのためにそれ
ぞれのＬ２キャッシュが設けられるか、１つの２Ｌ２キ
ャッシュが複数のＬ１キャッシュによつて共用されてよ
い。いずれの場合にも、各Ｌ２キャッシュは本発明の置
換選択装置を使用してよい。本発明の目的は、次のよう
な能力又は特性を有するＬ２置換選択制御手段を有する
システムを提５供することである。１所与のＬ２キャッ
シュ容量に対してＬ２ミスを減少させること。
２実施するのに比較的容量であること。
３Ｌ２キャッシュについてＬＲＵ置換動作を実３行する
こと。
４遅いＬ２キャッシュ技術にマッチさせてＬ１における
ＣＰＵアクセスの高速表示情報をＬ１から受取ること。
５ＤＬＡＴ中で各変換アドレスによつてアドレス４，さ
れたブロックのサイズに等しいブロック・サイズを使用
するＬ２キャッシュと共に動作すること。６ＤＬＡＴミ
スの場合にそれぞれのＤＬＡＴで置換されたページをＬ
２キャッシュ◆ディレクトリィに知らせて、そのページ
を、Ｌ２キャッシュにおける置換候補とすること。
７ リクエストされたページのＤＬＡＴヒットをサンプ
ルして、それらのページがＬ２キャッシュ・ディレクト
リィにおいて置換候補とならないようにすること。
８Ｌ２キャッシュ・ディレクトリィへＬ２置換候補でな
いページを知らせる頻度を少なくするため、Ｌ１キャッ
シュ・ミスを使用して高頻度のＤＬＡＴヒットをサンプ
ルすること。
９次の（１）及び（２）の表示を与えるため、Ｌ２キャ
ッシュ●ディレクトリィへＬ１キャッシュ・ミス及びそ
の置換されたアドレスを知らせることによつて、実アド
レス・リクエスト（これはＤＬＡＴをバイパスする）を
使用すること。
（１）Ｌ２置換の候補として、Ｌ１でリクエストされた
アドレスでＬ２エントリイを表示すること。（２）置換
候補でないものとして、Ｌ１でリクエストされたアドレ
スでＬ２エントリイを表示すること。
本発明は、Ｌ２キャッシュ・ディレクトリィの中でＬ２
キャッシュ中のページ●ブロックを表わす各エントリイ
のために、置換（Ｒ）フラグ●ビット（又はＲビット）
を使用する。
Ｒビットがオンにされた時、それは関連したページがＬ
２キャッシュにおいて置換候補であることを示す。しか
し、ページは、実際に置換されるまで、Ｌ２キャッシュ
中でアクセスされ続けてよい。Ｒビットがオフである時
、関連したＬ２ページは、そのクラスにおける全てのＲ
ビットがオフてない限り、置換候補ではない。Ｒビット
は、次のようぬにしてＬ２置換選択制御装置中て設定さ
れる。Ｒビットは、そのＬ２ページが置換候補であるこ
とを示すため、次の条件の下でオンされる。
１全てのＲビットは電源オン、ＩＰＬｌ又はＣＰＵリセ
ットでオンにされる。
２Ｒビットは、置換をともなうＤＬＡＴミスで、ＤＬＡ
Ｔ置換ページに対応するＬ２キャッシュ・エントリイの
ためにオンされる。
３Ｒビットは、ＤＬＡＴをバイパスするＬ１リクエスト
（例えば実アドレス・リクエスト）について、Ｌ１キャ
ッシュ置換ラインに対応するＬ２キャッシュ・エントリ
イのためにオンされる。
Ｒビットは、次のような条件の下で、そのＬ２ページが
置換候補でないことを示すため、オフにされる。
１Ｒビットは、ＣＰＵリクエストがＬ１キャッシュ・ミ
スを伴うＤＬＡＴヒットを生じた時、リクエストされた
アドレスに対応するＬ２キャッシュ・エントリイのため
にオフにされる。
２Ｒビットは、ＣＰＵリクエストがＤＬＡＴをバイパス
するＬ１キャッシュ・ミスを生じた時、リクエストされ
たアドレス（例えば実アドレス）に対応するＬ２キャッ
シュ・エントリイのためにオフにされる。
更に、Ｒビットを選択しそれをオン又はオフにするＬ１
からの信号は、Ｌ２ＤＲＵ置換アレイにおける新しいＬ
ＲＵポインタの発生を制御する。
各アレイ・ポインタは、Ｌ２ディレクトリィのコングル
ーアンス●クラスにあるＬＲＵエントリイを選択する。
選択されたエントリイのＲビットが無置換状態から置換
状態はへ変えられる時、新しいポインタがそのエントリ
イのコングルーアンス・クラスのために発生させる。Ｌ
ＲＵポインタを最初のＲビットのオンの時点で発生させ
るため、既にＲビットをオンにした場合後にそれぞれ再
びオンにする信号は許されない。Ｌ２ページのＲビット
がオフされた場合、後のターン・オフ信号は、Ｌ２ＬＲ
Ｕアレイ入力コントロールに対して許される。
全てのＲビットがそのクラスにおいてオフである時（こ
れが起るのはまれであるが、あり得ないことではない）
、最も過去に参照されたページが、置換のためにＬＲＵ
として指定される。ターン・オン又はターン・オフによ
るＲビットの変化は、Ｌ２ＬＲＵアレイ入力をして、ア
ドレスされつつあるＬ２ディレクトリィ●クラスのため
に新しいＬＲＵポインタを発生させる。
ターン●オンの場合、新しいポインタはターン●オンを
有するエントリイから離れたエントリイを指定する。し
かし、Ｒビットのターン・オンが正しかつたならば、エ
ントリイの非使用はＬＲＵ回路の通常の動作をして、そ
の後暫くたつてから非使用エントリイのためにポインタ
を発生させる。これは、勿論、クラス内の他のページが
前にＲビットをオンされていなければ、非使用エントリ
イをそのコングルーアンス・クラスの置換候補とする。
もしＲビットのターン・オンが正しくなかつたならば、
ポインタが最初に同一クラスの他のエントリイを指定す
る場合、ＬＲビットをオフにする他のＣＰＵアクティビ
ティの場合と同じく、通常のＬＲＵ回路動作の時間で、
ターン・オンの正確性を決定することができる。それは
、関連したページ内のデータへ続いてアクセスすること
によつて、そのＲビットをターン・オフすることにより
可能となる。こうして、そのページに対する置換候補状
態が除去される。要するに、本発明のシステムはＬ２へ
Ｌ１におけるＤＬＡＴ置換情報を知らせる簡単にして有
効なシステムということができる。
ＤＬＡＴ置換情報は、中間的キャッシュを使用する単一
プロセッサ●システム又は多重プロセッサ●システムに
おいて、ＬｌＣＰＵアクティビティを非常に正確かつ有
効に反映する。本発明のシステムを実現するためめには
、各Ｌ２ディレクトリィ・エントリイに対応してＲビッ
トを設けると共に、関連した制御回路を若干付加するだ
けでよい。実施例の説明 Ａ本発明の背景 第４図のレベル（Ｌ１）ディレクトリィ及び第５図のＤ
ＬＡＴは通常型のものであり、その各々は先行技術に従
つて構成される。
プロセッサ又はＣＰＵは、仮想アドレス（ＶＡ）を使用
して、Ｌ１におけるストレージ・リクエストを発生する
。Ｌ１ディレクトリィ及びＤＬＡＴへ行く仮想アドレス
のビット位置は、第３図に示される。ＤＬＡＴｌディレ
クトリィ及びキャッシュへのアドレスとしてカツコ内に
示されたビット位置は、第３図のビット位置を示す。そ
れらは仮想アドレス、実アドレス又は絶対アドレスへ適
用される。ディレクトリィ及びＤＬＡＴ中の各エントリ
イは、仮想アドレス（■Ａ）及び変換された絶対アドレ
ス（ＡＡ）を含む。
ＶＡビットは、仮想アドレスで与えられるＣＰＵリクエ
スト・アドレス“（ＣＰＵによつてリクエストされたア
ドレス）と比較するために必要である。ＤＬＡＴ中に含
まれる各ページの絶対アドレスは、ＶＡを変換したもの
である。このＶＡは、Ｌ１ディレクトリィの不一致（即
ち、ライン・ミス）がある場合、主記憶装置（ＭＳ）を
アドレスするために必要となる。Ｌ１ディレクトリィは
、その有効なエントリイの絶対アドレスを保持する。Ｉ
／０チャンネル及び他のプロセッサは、絶対アドレスを
使用してＬ１ディレクトリィを質関する。Ｌ１キャッシ
ュ中でラインが有効であるが、それに対する有効なりＬ
ＡＴエントリイが存在しない場合がある。Ｌ２キャッシ
ュが記憶階層へ組込まれた時、Ｌ１ディレクトリィ、Ｄ
ＬＡＴ．．ＤＡＴ論理は変更される必要がない。大きな
相異は、ライン・ミス（Ｌ１ディレクトリィの不一致）
の場合、ＤＬＡＴからの絶対アドレスがＭＳではなくＬ
２へ送られることである。もしＬ２ディレクトリィの一
致があれば、ラインはＬ２キャッシュからＬ１キャッシ
ュへ移動される。もしＬ２ディレクトリィが一致しなけ
れば、絶対アドレスがＭＳへ送られ、ページがＭＳから
Ｌ２キヤツシユヘコピーされ、絶対アドレスがＬ２ディ
レクトリィへ記憶され、ページ中のリクエストされたラ
インが同時にＬ１キヤツシユヘコピーされ、リクエスト
されたダブル●ワードが同時にＣＰＵへコピーされる。
第６図及び第７図は、４重セット関連Ｌ２キャッシュ及
びＬ２ディレクトリィを示す。これらは、先行技術に従
つてＬ１ディレクトリィ及びＬ１キャッシュと同様に構
成されてよいが、相異点として、Ｌ２ディレクトリィの
エントリイに新規なＲフラグ・ビットが付加される。更
に、Ｌ２ディレクトリィのエントリイは、Ｌ２キャッシ
ュ内のデータ◆ページのために、絶対アドレス（ＡＡ）
と他のフラグ・ビットを保持している。Ｌ２回路は、Ｌ
１回路よりも遅くて安価な技術を使用して製造される。
しかし、Ｌ２回路は、ＭＳ回路技術よりも早い技術を使
用して製造される。０ページョの語は、Ｌ２キャッシュ
中の各ブ′０５ツクを呼ぶために使用される。
それは、１ラインョと呼ばれるＬ１キヤツシ８１のブロ
ックとＬ２キャッシュのブロックとを区別するために使
用される。Ｌ２キャッシュのブロック・サイズは、主記
憶装置中でソフトウェアによつて管理されるペクージ●
サイズと等しい。このページ●サイズは通常、ページと
も呼ばれる。典型的には、今日使用される大型のＩＢＭ
システム／３７０プロセッサにおいて、Ｌ１ブロック・
サイズ（ライン）は６４又は１２＆／くイトであり、ソ
フトウェアによつて管理されるページ・サイズは４Ｋバ
イトである。実施例では、Ｌ１ブロック・サイズは１２
８バイトであり、Ｌ２ブロック・サイズは４０９６／（
イトである。Ｌ１ディレクトリィ、Ｌ２ディレクトリィ
、及びＤＬＡＴはそれぞれ４重セット関連（ＦＯｕｒｗ
ａｙａｓｓＯｃｉａｔｉｖｅ）であると仮定される。即
ち、各コングルーアンス・クラスには４つのエントリイ
が存在する。各プロセッサにＬ１キャッシュ及びＬ）２
キャッシュを設けられた単一プロセッサ又は多重プロセ
ッサにおいて、ＤＬＡＴはＬ２ディレクトリィと同様の
アドレスを保持してよい。各プロセッサがそれ自体のＬ
１キャッシュを有し、１つのＬ２キャッシュが複数のプ
ロセッサによつて共用・される多重プロセッサにおいて
、Ｌ２キャッシュは、各プロセッサのＤＬＡＴより多く
のアドレスを保持するのが望ましい。第４図、第５図、
第６図、第７図に詳細に示されるＤＬＡＴＮＬｌキャッ
シュ、Ｌ２キャッシュ・は、Ｌ２置換選択機能を除いて
、それぞれ内部的には通常の態様で動作する。
第５図において、ボックス中の記号Ｃは連鎖機能を示す
。その場合、各ボックスはＤＬＡＴ絶対アドレス（ＡＡ
）ビット１−１９を■Ａアドレス・ビット２０−２４（
これは品ビット２０−２４と同じ）と連結する。それら
は、ＤＬＡＴ絶対アドレス（ＡＡ）Ａ．．Ｂ，．Ｃｌ又
はＤの出力線上に、選択されたエントリイＡＡを与える
。かくて、プロセッサは、ＤＬＡＴ及びＬ１ディレクト
リィへ仮想アドレスを送ることによつて、レベル１でＣ
ＰＵリクエストを発生する。
ＤＬＡＴ及びＬ１ディレクトリィはそれぞれコングルー
アンス・クラスを選択する。ＤＬＡＴアレイ及びＬ１デ
ィレクトリィ・アレイの各々は、エントリイＡｌＢ．．
Ｃ．．Ｄの選択されたクラスの４つのアドレスを並列に
読出す。これらのアドレスは、プロセッサからの仮想ア
ドレスと比較される。ＤＬＡＴから読出された４つのア
ドレスのいずれかも一致しなければ、ダイナミック・ア
ドレス変換（ＤＡＴ）回路が、セグメント・テーブル及
びページ・テーブルの各々からエントリイをフエツチす
ることによつて、仮想アドレスを実アドレスへ変換する
ことをリクエストされる。
この変換されたアドレスは、絶対アドレスの頭部へ付加
され、それがＤＬＡＴアレイに記憶される。その時、も
し必要ならば、ＤＬＡＴ中のＬＲＵエントリィが置換さ
れる。ＣＰＵリクエストが発生した時、もしリクエスト
された■Ａが、ＤＬＡＴ中のＶＡｌ及びＬ１ディレクト
リィ中のＶＡと一致すれば（ライン・ヒット）、関連し
たワードがＬ１キャッシュから読出されるか、Ｌ１キャ
ッシュへ記憶される。
そしてＣＰＵリクエストが完了する。概して、ＣＰＵリ
クエストの９５％以上が、このようにして処理される。
しかし、もしＤＬＡＴの一致が存在し、Ｌ１ディレクト
リィの一致が存在なければ、ＤＬＡＴから絶対アドレス
が得られる。
この絶対アドレスは、選択されたクラスにおける４つの
エントリイ・アドレス（Ａ．．ＢＮＣｌ又はＤ）の１つ
の比較が一致したリクエスト・アドレスによつて選択さ
れる。選択されたＤＬＡＴエントリイからの絶対アドレ
スはページ・アドレスである。このページ・アドレスは
、ライン・アドレスを得るため、ＶＡビット２０−２４
と連結される。もしアドレスされたページがＬ２キャッ
シュ中に存在すれば、Ｌ２キャッシュからＬ１キヤツシ
ユヘラインをフエツチするため、ライン◆アドレスがＬ
２キャッシュ●ディレクトリィへ送られる。このフエツ
チされたラインのアドレスは、Ｌ１ディレクトリィに記
憶される。ディレクトリィ中の正しいクラスをアドレス
するため、Ｌ１ディレクトリィ及びＬ２ディレクトリィ
の各々は、仮想アドレス及び絶対アドレスからのビット
位置の異つた組を使用するが、それはブロック・サイズ
が異るためである。
Ｂ実施例 本発明のシステムにおけるＬ１ディレクトリィとＬ２デ
ィレクトリィとの間の新規な相異点は、Ｌ２ディレクト
リィ中の各エントリイがＲビットと呼ばれる置換フラグ
・ビットを設けられていることである。
Ｌ２キャッシュの所定の容量について、Ｌ２におけるキ
ャッシュ●ミスを最小にすることによつて、システム効
率を改善することが望まれる。第８図は、Ｌ２コングル
ーアンス●クラスにおけるエントリイのＲビットを示す
。
第７図は、第８図のコングルーアンス・クラスを行とし
て含んでいる４重セット関連Ｌ２ディレクトリィのレイ
アウトを示す。Ｒビットは、Ｌ２ページ置換選択を制御
するため、ＣＰＵをしてＬ１でＤＬＡＴへアクセスさせ
る。
ＤＬＡＴ置換選択がＬＲＵ動作に基づいていれば、ＤＬ
ＡＴページ・アドレス置換選択はＣＰＵによるページ●
アクセス●アクティビティの積重ねである。即ち、本発
明は、Ｌ１のＤＬＡＴページ置換動作を、Ｌ２のページ
置換選択機能へ入力する。例えば、ＬｌＤＬＡＴ置換選
択回路は、１９７１年７月に発行されたＩＢＭ技術開発
報告（ＴＤＢ）の第４３０頁に掲載されるＡ．Ｗｅｉｎ
ｂｅｒｇｅｒによる記事０蓋然的最旧時使用に基づく選
択によるバッファ記憶置換ョ（ＢｌｌｆｆｅｒＳｔＯｒ
ｅＲｅｐｌａｃｅｍｅｎｔｂｙＳｅｌｅｃｔｉＯｎＢａ
ｓｅｄＯｎＰｒＯｂａｂＩｅＬｅａｓｔＲＥｃｅｎｔＵ
ｓａｇｅ）で説明された手法を使用してよい。統計的に
は、ＣＰＵリクエストの１％又はそれ以下がＤＬＡＴミ
スを有し、本発明はそれをＬ２キャッシュ置換選択機能
へ入力する。１％のミスは、ＣＰＵリクエストの頻度よ
りはるかに遅い頻度を有する。
ＤＬＡＴミスの頻度が少なくなれば、それだけ遅いＬ２
回路の切換速度とマッチングすることができる。その場
合、９９％のＤＬＡＴヒット率はミスマッチとなろう。
それぞれのＤＬＡＴ，ミスは、通常、リクエストされた
ＶＡ及びその変換された品のためにスペースを作るため
、現存するＤＬＡＴエントリイを置換せしめる。
本発明の装置は、それぞれのＤＬＡＴ置換ペーノジ・ア
ドレスをＬ２へ伝達する。
それは、対応するページをＬ２キャッシュの置換候補と
するためである。ＣＰＵによつてリクエストされたペー
ジのＤＬＡＴヒット（ＣＰＵリクエストの約９９％で起
７る）は、ＣＰＵリクエストの約５％で起るＬ１キャッ
シュ・ディレクトリィ・ミスを伴う場合にのみ、Ｌ２へ
伝達される。
かくて、Ｌ１ヒットはＤＬＡＴヒットの約５％をサンプ
ルするが、それは、Ｌ２へ伝達されるＤＬＡＴヒットの
頻度を減少させて、Ｌ２回路の低速制限とマッチさせる
ためである。しかし、ＬｌＤＬＡＴヒットの合計は、本
来的にＬｌＤＬＡＴページ置換の決定中に含まれる。即
ち、ページがＣＰＵリクエストによる十分に新しいＤＬ
ＡＴヒットを有しなかつた場合、そそのページは置換さ
れる。従つて、Ｌ２へなされる低頻度ＤＬＡＴ置換の伝
達は、ＤＬＡＴヒットの伝達がない場合、Ｌ２へのＤＬ
ＡＴヒットの頻度を表わす。しかし、後述する理由によ
り、Ｌ２へ伝達されるＤＬＡＴミスは、ＤＬＡＴに対す
る置換選択決定を改善するため、訂正的利点を与える。
かくて、Ｌ１キャッシュ●ヒットによつてサンプルされ
た後のＤＬＡＴヒット及びＤＬＡＴミスは結合された低
速性を有し、Ｌ２回路の速度と容易にマッチすることが
できる。
しかし、Ｌ２キャッシュの置換選択は、ＤＬＡＴのペー
ジ置換決定に完全に従属しているわけではなく、多くの
場合、ＤＬＡＴ置換決定の誤りが後のＣＰＵリクエスト
によつて証明されると、Ｌ２置換機能はＤＬＡＴ置換決
定を拒絶する。
これは、ＬＲＵ決定に伴つて生じる。更に、多重処理の
場合、他のＣＰＵはページ中の１つ又はそれ以上のライ
ンをアクセスしてよい。本発明のシステムは、大部分の
ＣＰＵリクエストが仮想アドレスを使用するような環境
で作動する。
大型のＩＢＭＣＰＵでジョブ●ストリームを統計的に分
析したところでは、ＣＰＵリクエストの９５％以上が仮
想アドレスを使用する（即ち、ＤＡＴオン）。従つて、
実アドレスを使用するＣＰＵアクセス（即ち、ＤＡＴオ
フ）の小さな割合いは、本発明のシステムによつて制御
さるＬ２置換選択動作に重要な影響を及ぼさない。第２
図は本発明のシステムによつて実行される動作の流れ図
てある。
もしＤＡＴがオンであれば（即ち、ＣＰＵリクエストが
■Ａを使用している場．合）、ＣＰＵリクエストの或る
ものはＤＬＡＴでミスを生じ、ＤＬＡＴてエントリイを
置換させる。置換されたページ・アドレスは、Ｌ２ディ
レクトリィの対応するエントリイを選択するためＬ２へ
送られる。ボックス２１は、ＤＬＡＴ置換ページ・アト
．レスによつて選択されたＬ２エントリイのＲビットを
オンにする。それは、このＬ２エントリイを、Ｌ２の置
換候補とするためである。ＤＬＡＴミスは、Ｌ１からＬ
２へＲビットの設定を伝達するため、本発明のシステム
によつて使用される２つ（のＤＬＡＴ事象の１つである
。更に、Ｌ１キャッシュ・ミスを伴うＣＰＵリクエスト
に関するＤＬＡＴヒットがＬ２へ伝達される（ボックス
２２のＮ（ノー）の出口）。
それは、ボックス２３中でＬ２リクエスト・ページのた
めにＲビットをオフにして、Ｌ２エントリイを置換不可
能にする。Ｌ１キャッシュ置換アドレスは、Ｌ２へのＤ
ＬＡＴヒット伝達時に使用されない。本発明のシステム
は、Ｌ１ミスがＬ１からＬ２へ伝達される事実を有利に
利用する。即ち、本発明は、高頻度で生じる多数のＤＬ
ＡＴヒットをフィルタにかけるためＬ１ミスを利用する
。従つて、フィルタにかけられたＤＬＡＴヒットを伝達
するにノは、極く少量のハードウェアが必要となるに過
ぎない。換言すれば、Ｌ１キャッシュ・ミスによつて得
られた特定形式のＤＬＡＴヒットのフィルタリングは、
Ｌ２への通常のライン●フエツチ●リクエストのために
設けられたＬ１上２伝達ハード・ウェアの使用を可能に
する。本発明のシステムによるＤＬＡＴミスの伝達は、
必すしもＬ１キャッシュ・ミスと重複しないが、ＤＬＡ
Ｔミスは低頻度で起る（即ち、ＣＰＵリクエストの１％
より少なく）。更に、第２図のＲビット制御動作は、混
在した実アドレス・リクエストを処理する。
リクエストされた実アドレス（ＲＡ）がＤＬＡＴへ置か
れると、本発明のシステムはＲＡについてＶＡと同じよ
うに動作する。しかし、ＶＡ及ひＲＡについてＤＬＡＴ
を使用する大部分の大型ＣＰＵは、ＤＬＡＴをバイパス
しＬ１キャッシュにアクセスする。ボックス２６で、Ｌ
１キャッシュ・ミスを伴うＲＡリクエストは、リクエス
トされたアドレスをＬ２へ送らせるが、それは、Ｌ２ペ
ージ・エントリイを選択して、そのページのＲビットを
オフにするためである。更に、Ｌ１キャッシュ◆ミスは
、通常、Ｌ１キャッシュのコングルーアンス●クラスに
ある置換アドレスをミスになつたＲＡリクエストによつ
てアドレスさせる。更に、このＬ１キャッシュの置換さ
れたアドレスはＬ２へ送られるが、それは、Ｌ２ページ
・エントリイを選択しかつボックス２７でそのＲビット
をオンにして、このＬ２エントリイをＬ２の置換候補に
するためである。ＲＡＬｌミスは、低頻度で起る（即ち
、ＣＰＵリクエストの５％より少なく）。その結果、Ｒ
ビット動作についてＬ１からＬ２への伝達頻度は、ＣＰ
Ｕリクエストに対するＬ１動作率の１１２０から１１１
０である。
本発明のシステムによつて、Ｒビット切換信号の伝達率
は低くなるので、Ｌ２キャッシュ・ディレクトリィ回路
によつて容易に処理することができる。Ｌ２キャッシュ
・ディレクトリィ回路は、通常、Ｌ１ディレクトリィ、
Ｌ１キャッシュ、又はＤＬＡＴより低速かつ安価な回路
で作られている。他方、Ｒビット切換信号のＬ１からＬ
２への伝達がミス信号と同じくヒット信号についてもな
されるならば（即ち、Ｌ１速度で）、低速のＬ２技術は
Ｌ１速度を処理することができない。かくて、キャッシ
ュ●ヒットを伴うＤＬＡＴヒットは、第２図の通路２９
を通り、Ｌ２へ伝達されない。何故ならば、それらの発
生の速度は、仮定されたＬ２回路の速度制限に対して非
常に早いからである。しかし、本発明のシステムの動作
は、全てのＤＬＡＴヒットをＬ２へ伝達することを含み
、それぞれのＤＬＡＴヒットは、Ｌ２キャッシュにおけ
るＤＬＡＴリクエストページ・エントリイのためのＲビ
ットをオフにすることができる。Ｒビットをオフにする
ためＬ１ヒットを伴うＤＬＡＴヒットをＬ２へ伝達しな
いのは、伝達した場合にＬ１速度で動作する非常に早い
Ｒビット切換回路をＬ２で設ける要があるからである。
このような切換回路は、Ｌ２置換効率を顕著に改善する
ことなくコストを増大させるだけである。共通のＬ２キ
ャッシュを有する多重処理は、各プロセッサのＬ１より
も早い切換回路を必要とする。この場合、Ｒビット処理
回路は、Ｌ１速度を処理するため、早い技術を使用して
作られ、Ｌ２の残りの回路は、低速かつ安価な技術を使
用して作られる。次の表１は、仮想アドレスを含むＣＰ
Ｕリクエストについて、Ｌ１からＬ２へＲビット切換信
号を伝達する（又は伝達しない）条件を表わす。
表１において、６つの行はＤＬＡＴ，．Ｌｌディレクト
リィ、Ｌ２ディレクトリィの状態についての異なつた組
合せ、Ｒビット切換信号のＬ１からの伝達、選択された
ＲビットがＣＰＵリクエスト・ページ・アドレス又はＤ
ＬＡＴ置換アドレスのいずれに関連しているかなどを示
す。第５図に示されるＤＬＡＴ回路、及び第９図に示さ
れるＤＬＡＴ置換アレイ及び置換選択回路は、前記Ａ．
Ｗｅｉｎｂｅｒｇｅｒによる１９７１年７月のＩＢＭ技
術開示報告の記事に従つて通常の態様で動作する。
これらのＤＬＡＴ回路及び第４図に示される通常のＬ１
キャッシュ回路は、本発明のシステムで使用される回路
部分を示す。ＤＬＡＴミスが起ると、要求されたＬ２エ
ントリイが、第１０図に示されるＤＬＡＴアドレス・ア
ウト・バスの絶対アドレスによつて、第６図及び第７図
のＬ２ディレクトリィで選択される。
ＤＬＡＴアドレス●アウト◆バスは、ＤＬＡＴミスの場
合にＤＬＡＴ置換アドレスを選択し、ＤＬＡＴヒットの
場合にＣＰＵリクエスト・アドレスを選択する。本発明
のシステムにおいて、ＤＬＡＴ及びＬ１キャッシュの双
方がヒットである時、Ｒビット動作は生じない。従つて
第１０図からの出力は与えられない。Ｌ１キャッシュ●
ミスを伴うＤＬＡＴヒットの場合、又はＤＡＴオフを伴
うＬ１ミスの場合、第１１図のＲビット●ターン・オフ
回路は次のいずれかを入力する。
（１）現在のＣＰＵリクエストによつて選択されたＬ２
エントリイを指定する４本のＬ２一致線のアクチブな１
本。又は（２）４本のＬ２一致線のいずれもアクチブ信
号を与えない時、Ｌ１参照ページのアドレスを含むＬ２
キャッシュ置換エントリイを指定する４本のＬ２置換線
のアクチブな１本。第１２図は、次のいずれかの信号に
よつて能動，化されるＲビット・ターン・オン回路を示
す。
（１）第５図から来るＤＬＡＴミス信号。又は（２）Ｄ
ＡＴオフを伴うＣＰＵ実アドレス・リクエスト信号。Ｌ
２一致信号は、次のいずれかの場合にのみ与えられる。
（１）ＤＡＴがオンのとき、第１０図！から来るＤＬＡ
Ｔアドレス・アウト・バス上のＤＬＡＴ置換アドレスが
存在する場合。又は（２）ＤＡＴがオフの時、第１７図
から来るＬ１置換アドレス・アウト・バス信号が存在す
る場合。第１３図はＬ２置換候補選択回路を示し、第１
：ー４図、第１５図、第１６図に示される回路を含んで
いる。Ｌ２ＬＲＵアドレス◆レジスタ４１は、第１０図
からＰＬＡＴリクエスト又は置換アドレスを受取るか、
第４図からＬ１ディレクトリィ・アドレスを受取るか、
第１７図からＬ１置換アドレスを受取る。レジスタ４１
に入れられたアドレスは、Ｌ２ＬＲＵアレイ４２にある
３ビットより成る行を選択する。Ｌ２ＬＲＵアレイ４２
は、ＬｌＬＲＵアレイ又はＤＬＡＴＬＲＵアレイ）と同
じぐうな構成を有する。ＬＲＵアレイそれ自体は、先行
技術のＩＢＭマシン又は１９７１年に出版された前記Ｔ
ＤＢに説明されているＬＲＵアレイと同じように動作す
る。
ＬｌＬＲＵアレイの例は、１９８１年３月２３日に出願
された米国特許第２４６７８８号に開示される。Ｌ２及
び実施例中の各ＬＲＵアレイにある行の各々は、４つの
エントリイ（即ちＡ．．Ｂ．．Ｃ，．Ｄ）を有するキャ
ッシュの行（即ちコングルーアンス●クラス）に対応す
る。選択されたＬＲＵアレイの行にある３ビット（ＡＢ
）、（Ａ）、（Ｄ）のセット状態は、キャッシュ又はＤ
ＬＡＴにある４つのエントリイＡＮＢ．．Ｃ．Ｄの１つ
を指定するが、そのエントリイは、選択されたコングル
ーアンス・クラスで現在最も置換される可能性のある候
補てある。各クラスにある１つのＬＲＵ候補のみが、Ｌ
ＲＵアレイによつて指定される。有効な置換候補は、そ
れが実際に置換されるまで使用可能なままに残される。
クラス内の無効なエントリイは、ＬＲＵポインタによつ
て同じコングルーアンス・クラスにある有効なエントリ
イの前に置換される。第１５図の置換アレイ４２にある
ＬＲＵビット（ＡＢ）、（Ａ）、（Ｄ）のセット状態は
、次の表■に従つて、各コングルーアンス●クラスにあ
るスロットＡ．．Ｂ．．Ｃ．．Ｄへのアクセスによつて
決定される。
表■において、結果の（ＡＢ）、（Ａ）、（Ｄ）の設定
値はＸを含む。
このＸは、スロット・アクセスの前にそれが有していた
ＲＯョ又は１しの値から変化していないことを示す。従
つて、全部で８つの異なつた値が（ＡＢ）、（Ａ）、（
Ｄ）について存在する。これらの組合わせは、次の表■
に従つて、コングルーアンス◆クラス中のＬＲＵを表わ
す。表■及ひ表■に基づく動作は先行技術で知られてお
り、かつ前記１９７１年のＩＢＭＴＤＢに開示されてい
る。
アレイ４２て選択された行は、置換アレイ・レジスタ４
３へ出力される。レジスタ４３において、３つの行ビッ
ト（ＡＢ）、（Ａ）、（Ｄ）は第４図の回路が更新信号
を発生する時、第１５図の回路によつて更新されてよい
。更新信号が第１４図の回路によつて発生されない時、
レジスタ４３にあるアレイ読出行は変更されない。更に
、Ｌ２置換候補がＬ２キャッシュのために選択されねば
ならない時、レジスタ４３にあるアレイ読出行が第１６
図にある回路によつて使用される。
第１６図は通常の先行技術の回路を表わす。この回路は
、置換アレイ・レジスタの現在の内容を受取る。それは
Ｌ２キャッシュで現在選択されているクラスにある４つ
のエントリイの中から置換候補を選択する。本発明のシ
ステムは、Ｌ２置換アレイを設定して、Ｌ２ディレクト
リィの各クラスにあるＬＲＵ候補エントリイの選択を制
御する。
第１４図の新規な回路は、Ｒビットが状態を変える時（
即ち、オフからオンへ、オンからオフへ）、Ｌ２ＬＲＵ
アレイ更新信号を与える。
第１４図の回路は、オンにされたＲビットが再びターン
・オン信号を受取る時、更新信号を与えない。これは本
発明の重要な特徴であり、後に詳説する。オフにされた
Ｒビットが再びターン・オフ信号を受取る時、更新信号
が与えられる。ＤＬＡＴアドレス◆バス・アウト上で第
１０図から与えられつつあるＬ１アドレスが、Ｌ２ディ
レクトリィの選択されたクラスにあるエントリイの１つ
に含まれるアドレスと一致した時、Ｌ２一致信号がＬ２
キャッシュから第１４図及び第１５図へ与えられる。
上記のアドレスの一致は、Ｌ２エントリイがＤＬＡＴに
よつてヒット又は置換されつつあるＬ２ページであるか
、又は実アドレスによつてＬ１キャッシュ中に作られた
Ｌ２ページを表わすことを示す。Ｌ２エントリイのため
のＲビットはオフ又はオンヘセツトされる。第１５図の
回路は、現在Ｌ２キャッシュ中で選択されつつあるＬ２
ＬＲＵアレイ●コングルーアンス・クラスに対する３ビ
ット・ポインタを発生するため、Ｌ２ＬＲＵアレイ更新
信号を使用Ｉする。
ポインタは、選択されたクラス内のエントリイＡ．．Ｂ
，．Ｃ．．Ｄの中の置換候補を選択する。第１５図の回
路は、ＬＲＵアレイを本発明のシステムに従つて動作さ
せるため、第１４図から来る更新信号によつて制御され
る。ここで注意すべ門きは、第１５図への更新信号の発
生は、更新信号を発生するのに、どのＲビット切換信号
が許されるかを選択することである。第１４図において
、Ｌ２Ａ．．Ｌ２Ｂ．．Ｌ２Ｃｌ又はＬ２Ｄ一致入力の
アクチブな１つは、４つのエントリイ（Ａ．．ＢｌＣ，
．Ｄ）のどれがそのＲビット状態をテストされたかを表
示する。選択されたＲビットがオンであれば、第１５図
へ更新信号を発生するための第２のターン・オン信号は
許されない。第１４図及び第１５図の回路による動作の
効果５は、オン又はオフへ切換えられたＲビットを有す
るＬ２エントリイから離れたエントリイを指定するため
（即ち、選択されたエントリイとは異なつたクラスのＬ
２エントリイを指定するため）、現在のＬ２クラス・ポ
インタ（即ち、ＬＲＵアレイ゛Ｏ中のアドレスされた行
）をセットすることである。
これによつて、切換えられたＲビットを有するエントリ
イは、直ちにＬＲＵ置換候補とされるのを禁止され、従
つて、置換されることができなくなる。かくて、オンに
切換えられたＲビットを有するエントリイは、直ちにＬ
ＲＵ置換候補とはされず、従つて置換されることができ
ない。しかし、オン状態にあるＲビットは、それがオフ
にセットされるまで、再びＬ２ＬＲＵアレイ更新信号を
発生することはない。従つて、もしＲビットがＬ２キャ
ッシュ中で正しくオンにセットされたならば、そのセッ
ト状態によつて確められる。このエントリイはアクティ
ビティなしに時間を経過し、間もなくＬＲＵ置換候補と
なり、そのクラス内の他のエントリイに代つて置換され
る。第１５図に示される回路のシングル・ターン・オン
特性は、多重システムにおいて特に重要である。
それは、前に他のＣＰＵによつてオンにされたＲビット
については、第２のＣＰＵがＬＲＵアレイへ第２のター
ン・オン信号を与えることがないようにする。何故なら
ば、ＬＲＵアレイへの第２のターン◆オン信号は、最初
ターン●オンの時からでなく、第２のターン・オンから
エントリイの時間を経過させることによつて、ＬＲＵ状
態を変化させるからである。最初のターン・オンが置換
候補としてのエントリイのＬＲＵ状態を制御すべきなの
である。単一プロセッサであれ多重プロセッサであれ、
多重プログラム●システムは、ジョブの実行に当つてＣ
ＰＵへ外へタスクを切換え、その後暫くし・てＣＰＵの
中へタスクを戻す。
多数回にわたつてＣＰＵの中及び外へジョブをタスク・
スイッチすることは通常行われる事である。タスクがＣ
ＰＵの中又は外へ切換えられる度に、データ・ラインが
ＣＰＵＬｌキャッシュへ移動させられ、アクチこブなペ
ージ●アドレスがＣＰＵＤＬＡＴへ変換される。タスク
がスイッチ●アウトされる度に、これらのライン及びペ
ージ●アドレスは、ＣＰＵ（７）Ｌ１キャッシュ及びＤ
ＬＡＴの中で迅速に置換される。もしページ・アドレス
の置換速度と同じ速さ３で、ページがＬ２キャッシュ中
で置換され、再びＤＬＡＴへ戻されると、タスクを再実
行するための次のタスク切換えは、Ｌ２中にページを発
見することができず、ＣＰＵはこれらのページＬ３（即
ち主記憶装置）から得る必要がある。これはシス１テム
に多大の非効率をもたらし、近い将来にアクセスされる
ページを保持するというＬ２の目的を達成することがで
きない。即ち、ＤＬＡＴがページ・アドレスを置換する
速度と同じ速さで、Ｌ２がページを置換するとすれば（
即ち、ＤＬＡＴページ置換が対応するＬ２ページの置換
を即時に強制する場合）、Ｌ２は、Ｌ１キャッシュがタ
スク切換えの後にリクエストされたラインを得るための
時間損失を増大させることによつて、システムに対して
不利益を与える。このタスクを例とした分析により、ど
うしてＬ２におけるページ置換動作が、ＤＬＡＴ中のペ
ージ・アドレス置換又はＬ１キャッシュ中のライン置換
よりはるかに遅い速度でノ応答しなければならないかが
わかる。即ち、それは、システム効率を最大にするため
、Ｌ２ＫＬ３との間でページのやりとりを避けるためで
ある。結論として、Ｌ２でシステム効率を上げるため、
Ｌ２はＤＬＡＴより長いページ置換０時定数．を有しな
くてはならない。第１５図の回路で、Ｒビットがオンに
切換えられたエントリイから離れたエントリイを即時に
指定することの効果は、Ｌ２置換選択動作がＤＬＡＴ置
換選択動作よりも長い１時定数ョを有するようになるこ
とである。
これは効率的なＬ２動作のために必要である。現在のＲ
ビットのターン・オンが起つた時、選択されたクラスに
おいて他のＲビットがオンであれば、そのクラスのため
に発生されたＬＲＵポインタは、現在アドレスされたエ
ントリイから離れたエントリイを指定することになるが
、ターン・オンにされたより古いＲビットを有する他の
エントリイを指定するという利点がある。
その場合、上記他のエントリイが置換候補となる。第１
５図てＲビットをオフに切換える効果は、伝達されたＤ
ＬＡＴヒットをして、選択されたエントリイがＬＲＵの
時間経過を受けるのを中止させることである。
これにより、そのようなエントリイが置換候補として選
択されるのが防止される。このようにして、Ｌ１キャッ
シュ・ミスを伴うＤＬＡＴヒットは、ＣＰＵリクエスト
の対象となつたＬ２ページ・エントリイのＬ２置換へ直
ちに反映される。他方、ＲビットをオンにするＤＬＡＴ
ミスは、前と同じように動作する。全てのＲビットがコ
ングルーアンス●クラ゛スでオンされた時、常にＬＲＵ
ポインタは、最も長い時間Ｒビットがオンになつていた
エントリイを選択する。
更に、全てのＲビットがコングルーアンス●クラス中で
オフされた時、常にＬＲＵポインタはクラス内のエント
リイの中からＬＲＵエントリイを選択する。
それはＲビットがオフであつても実行される。何故なら
ば、Ｒビットの静的状態は、ＬＲＵポインタを発生する
時、ＬＲＵ置換選択回路によつて無視されるからである
。
【図面の簡単な説明】
第１図は本発明の実施例を示す３レベル記憶階層のブロ
ック図、第２図は本発明に従うシステムの動作を示す流
れ図、第３図は実施例中で使用される各種のアドレスに
含まれるビット位置を表わす図、第４図は第１図の階層
で使用される通常のＬ１キャッシュの詳細図、第５図は
第１図の階層て使用される通常のＤＬＡＴの詳細図、第
６図は第１図の階層で使用されるレベル２のキャッシュ
及びそれに関連した回路の詳細図、第７図は第６図に示
されるＬ２ディレクトリィの詳細図、第８図は第７図に
示されるＬ２ディレクトリィ内の単一クラスを含むレジ
スタの図、第９図は第１図の階層中て使用されるＤＬＡ
Ｔアレイ及びＤＬＡＴ置換選択回路のブロック図、第１
０図は実施例で使用されるＤＬＡＴアドレス●アウト●
バス回路の詳細を示す図、第１１図及び第１２図はＲビ
ットをオンにしたりオフにしたりするためＬ２キャッシ
ュへ伝達される切換信号を発生する回路を示す図、第１
３図はＬ２置換候補選択回路を示す図、第１４図はＬ２
ＬＲＵアレイ入力制御回路の詳細図、第１５図はＬ２Ｌ
ＲＵアレイ更新回路の詳細図、第１６図はＬＲＵ置換エ
ントリイ選択回路の詳細図、第１７図はＬ１変更ビット
がどのように設定されても実アドレス・リクエストに対
してＬ１キャッシュ置換アドレスを発生する回路の図、
第１８図は変更ビットがオンの時Ｌ１置換アドレスを発
生する回路の図てある。 １０・・・プロセッサ又はＣＰＵｌｌ２・・・ＤＡＴ回
路、１４・・・ＤＬＡＴｌｌ６・・ルベル２●ディレク
トリィ、１７・・・レベル１・ディレクトリィ、１８・
・レベル１●キャッシュ、１９・・・レベル２●キャッ
シュ、２１・・・主記憶装置、２３・・・ＤＬＡＴアウ
ト・バス回路、２４・・・ＤＬＡＴ置換選択回路、２６
・・ルベル１●アウト●バス回路、２７・・ルベル１●
置換選択回路、２８・・ルベル２・置換選択回路、２９
・・・Ｒビット・ターン・オン・オフ回路。

Claims (1)

    【特許請求の範囲】
  1. １ ＣＰＵと、主記憶装置と、第１レベルのキャッシュ
    と、ＣＰＵからから出されたストレージ・リクエストを
    受取る第１レベルのデイレクトリイと、ＣＰＵから出さ
    れた仮想アドレス・ストレージ・リクエストの変換アド
    レスを受取るデイレクトリイ・ルック・アサイド・テー
    ブル（ＤＬＡＴ）とを有する記憶階層型のデータ処理シ
    ステムにおいて、上記ＤＬＡＴによつてアドレスされる
    複数のデータ・ブロックを記憶する第２レベルのキャッ
    シュと、該第２レベル・キャッシュに記憶されたデータ
    ・ブロックにそれぞれ関連した複数のエントリイを有す
    る第２レベルのデイレクトリイと、該第２レベル・デイ
    レクトリイにある各エントリイに対応して設けられた上
    記第２レベル・キャッシュにあるデータ・ブロックが置
    換候補であることを示す「置換状態」と該データ・ブロ
    ックが置換候補でないことを示す「非置換状態」とを表
    示するフラグ・ビットを貯蔵する手段と、上記第２レベ
    ル・デイレクトリイにあるエントリイを選択してそのエ
    ントリイに対応する上記フラグ・ビットを上記「置換状
    態」へセットするため上記ＤＬＡＴで置換された記憶ア
    ドレスを上記第１レベルから上記第２レベルへ伝達する
    手段と、上記第２レベル・デイレクトリイにあるエント
    リイを選択してそのエントリイに対応する上記フラグ・
    ビットを上記「非置換状態」へセットするため上記ＤＬ
    ＡＴでヒットとなり上記第１レベル・キャッシュでミス
    となつた記憶アドレスを上記第１レベルから上記第２レ
    ベルへ伝達する手段とを具備するデータ処理装置。
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