JPH065541B2 - 論理回路の自動設計方法 - Google Patents

論理回路の自動設計方法

Info

Publication number
JPH065541B2
JPH065541B2 JP24765183A JP24765183A JPH065541B2 JP H065541 B2 JPH065541 B2 JP H065541B2 JP 24765183 A JP24765183 A JP 24765183A JP 24765183 A JP24765183 A JP 24765183A JP H065541 B2 JPH065541 B2 JP H065541B2
Authority
JP
Japan
Prior art keywords
logic
logical
identification code
design
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP24765183A
Other languages
English (en)
Other versions
JPS60142771A (ja
Inventor
正人 森田
幸夫 碇谷
義憲 坂田谷
正之 三善
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP24765183A priority Critical patent/JPH065541B2/ja
Publication of JPS60142771A publication Critical patent/JPS60142771A/ja
Priority to US07/102,771 priority patent/US4758953A/en
Publication of JPH065541B2 publication Critical patent/JPH065541B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル論理回路の設計方法に係り、特に階
層化論理設計システムにおいて、特に上下階層論理の等
価性の検証、設計更新の容易化等に好適な論理回路の自
動設計方法に関する。
〔発明の背景〕
階層化論理設計では、まず、論理回路を上位階層（上位
レベル）のブール式表現等で設計し、これを下位階層
（下位レベル）のゲート論理表現等に展開する方法がと
られる。これを第１図の例で説明すると、ブール表現の
上位階層の論理１を論理３に直した後、ＡＮＤゲート
４、５とＯＲゲート６からなるゲートレベルの下位階層
論理２に展開する。
このように、階層化論理設計においては、上位階層論理
を主に用いて設計者の意図した下位階層論理を展開する
ため、全設計工程に渡り、上下階層論理の等価性が保証
される必要がある。従来、これの検証は、第１図のよう
に上位階層論理１をゲートレベルの下位階層論理２に展
開した後、各論理の入出力に信号Ｘ−Ｐ，Ｙ−Ｐ，Ｚ−
Ｐを付し、第２図に示すような信号名対応表７を人手で
与え、論理１と論理２のブール式を比較することで行な
っていた。従って、上下階層論理の等価性保証のために
は、その前提として信号名対応表を人手で誤りなく指定
する必要がある。しかしながら、現実には、上位階層論
理を下位階層論理に展開後、上位階層論理の一部を変更
し、これに対応して下位階層論理の展開をやり直す処理
が繰返されることが多く、その都度、人手で信号各対応
表を生成する工程が入ると、ミスの混入度合も多くな
り、上下階層論理の等価性が保証されなくなるという問
題が生じる。
〔発明の目的〕
本発明の目的は、階層化論理設計システムにおいて、人
手によりミスが混入する度合を少なくして、設計変更等
が繰返されても、上下階層論理の等価性が間違いなく保
証される論理回路の自動設計方法を提供することにあ
る。
〔発明の概要〕
本発明の要点は、上位レベルの論理表現を機能的にまと
まりのある複数の論理集合に分けて、各論理集合に固有
の識別符号を付与し、上位レベルの論理表現を下位レベ
ルの論理表現（詳細論理表現）に展開するとき前記識別
符号を伝搬し、上位レベルの同一論理集合に対応する下
位レベルの論理集合（詳細論理集合）の各論理要素に同
一の識別符号を付加することにより、上下階層論理の等
価性を保証するようにしたものである。
これにより、上位レベルの任意の論理集合を設計変更し
た時、当該論理集合に付与された識別符号を持つ下位レ
ベルの詳細論理集合について、その詳細論理表現を展開
し直せばよい。
〔発明の実施例〕
以下、本発明の一実施例を第３図〜第８図により説明す
る。
まず、上位階層論理としてブール式表現、下位階層論理
としてゲート論理表現の場合を例に挙げ、上下階層論理
間の対応付けを説明する。
第３図で１００は上位階層論理を表しており、１０１〜
１０３の箱はブール式の論理集合を表している。Ａ〜
Ｆ，Ｕ〜Ｙは各々論理集合１０１〜１０３の入力と出力
の信号名を表している。ここで論理集合１０１、１０
２，１０３には本発明による論理集合を識別するための
識別符号ＩＤ１，ＩＤ２，ＩＤ３を与えてある。
第４図の２００は、第３図の上位階層論理１００より展
開された下位階層論理を表している。ここで、２０１〜
２０７はゲート論理要素を示し、Ａ〜ＦとＵ〜Ｙは第３
図に対応した入出力の信号名を示している。ゲート２０
１〜２０７の下に付与されたＩＤ１〜ＩＤ３は、第３図
の上位階層論理との対応を示す識別符号である。ここ
で、上位階層論理の等価性の検証方法を識別符号ＩＤ１
をもつ論理集合に着目して説明する。検証は次の３ステ
ップで実行する。（ ）内に識別符号ＩＤ１の具体例を
示す。
第１ステップ：識別符号の過不足チェック（論理集合１
０１とゲート２０１，２０３の存在チェック）。
第２ステップ：論理集合の入出力信号の過不足チェック
（信号名Ａ，Ｂ，Ｕ，Ｖの存在チェック）。
第３ステップ：論理集合の出力信号のブール式比較（信
号名Ｕ＝Ａ・Ｂ，信号名Ｖ＝Ａ＋Ｂのチェック）。
次に、設計変更などで上下階層間で論理の対応がとれな
くなった例について説明する。第５図の３００は上位階
層論理を、３０１はブール式の論理集合を、Ｅ，Ｆ，Ｚ
は論理集合３０１の入出力信号名を表している。第６図
の４００は、第５図の上位階層論理３００より展開され
た下位階層論理を表し、４０１，４０２はゲートを、
Ｅ，Ｆ，Ｚは第５図に対応した信号名を示している。第
５図、第６図に付与された識別符号ＩＤ３は本発明によ
るものである。今、仮に前述した第３図と第４図の関係
によって論理の等価性が保証されていたものが、設計変
更により上位階層論理が第３図から第５図に変更された
場合を考えてみる。第５図を上位階層、第４図を下位階
層として前述の３ステップの論理比較を試みると、 第１図ステップ：識別符号の過不足あり。第４図の下位
階層論理２００で識別符号ＩＤ１，ＩＤ２（ゲート２０
１〜２０６）が過剰。
第２ステップ：識別符号ＩＤ３の論理集合について、出
力信号の過不足あり、第４図の下位階層論理２００は出
力信号ＹがありＺがない。第５図の上位階層論理３００
は出力信号ＹがなくＺがある。このように第３ステップ
に至る前に論理の不一致を検証できる。この場合、上位
階層論理を真として論理の等価性を保証するためには、
識別符号ＩＤ１，ＩＤ２をもつ論理集合を削除し、識別
符号３をもつ論理集合を上位階層論理から再展開（第６
図の下位階層論理４００を生成）して置換すればよい。
最後に、上位階層論理から下位階層論理への展開と上下
階層論理が存在してから、上位階層論理をマスタとする
設計変更の運用について説明する。
第７図は、上位階層論理が設計されてから初めて下位階
層論理を作るときの運用フロー図である。同図におい
て、５００は上位階層論理（前記第３図に示す論理に相
当する）を格納した設計ファイル、５０１は下位階層論
理（前記第４図に示す論理に相当する）を格納した設計
ファイル、５０２は展開処理である。
第３図に示すような上位階層論理１００の論理集合１０
１，１０２，０３に識別名ＩＤ１，ＩＤ２，ＩＤ３を付
して作成した上位階層論理のデータを設計ファイル５０
０に格納する。該上位階層論理データを読み出してロジ
ックシミュレーションをして評価し、場合によってはそ
の評価に従ってデータを変更する。次に設計ファイル５
００に格納した上位階層論理データを用い、展開処理過
程５０２を経て第４図に示すような下位階層論理２００
の構成データを作成する。この展開に際し識別符号（Ｉ
Ｄ１，ＩＤ２，ＩＤ３）も下位階層論理２００のデータ
に伝搬展開される。作成された下位階層論理データを設
計ファイル５０１に格納する。設計ファイル５０１の下
位階層論理データは、読み出して信号伝搬の遅延時間を
計算し、場合によってデータの変更を行う。
第８図は、上下階層論理データができてから上位階層論
理をマスタする設計変更の運用フロー図である。同図に
おいて、６００は設計変更による更新後の上位階層論理
データを格納した設計ファイル、６０１は設計変更前の
下位階層論理データを格納した設計ファイル、６０４は
上位階層論理データの格納された設計ファイル６００か
ら設計変更（追加、変更）された識別符号をもつ論理集
合だけを部分的に展開して作成した下位階層論理データ
を格納するワークファイル、６０６は更新後の下位階層
論理データを格納する設計ファイルである。また、６０
２は設計ファイル６００の更新後の上位階層論理データ
と設計ファイル６０１の更新前の下位階層論理データと
を比較する比較処理、６０３は設計ファイル６００の更
新後の上位階層論理内の設計変更された識別符号をもつ
論理集合だけを部分的に展開する展開処理である。６０
５は比較併合処理で、比較処理６０２から不一致となっ
た識別符号を受取り、一致した識別符号の論理集合は設
計ファイル６０１から受取り、不一致となった識別符号
の論理集合はワークファイル６０４から逐次受取って併
合する併合処理である。まず、比較処理６０２におい
て、更新後の上位階層論理データと更新前の下位階層論
理データとを比較することにより、設計変更のあった論
理集合が識別符号で認識される（第３図の上位階層論理
１００が第５図の上位階層論理３００に変更されたので
あれば、ＩＤ１，ＩＤ２は削除の対象となる識別符号と
して認識される）。展開処理６０３においては、前記比
較処理６０２から不一致となった識別符号を受取り、設
計ファイル６００から設計変更された識別符号をもつ論
理集合だけを部分的に展開して下位階層論理データを作
成し、ワークファイル６０４に格納する（上記例では識
別符号ＩＤ３の論理集合３０１だけを部分的に展開して
第６図の下位階層論理４００を作成する）。次に、併合
処理６０５において、比較処理６０２から不一致となっ
た識別符号を受取り、一致した識別符号の論理集合のデ
ータは設計ファイル６０１から、不一致となった論理集
合のうち追加および変更となった論理集合データはワー
クファイル６０４から逐次選択して併合することにより
設計変更後の下位階層論理データを作成して設計ファイ
ル６０６に格納する。
上記第７図の初期展開は上位階層論理から下位階層論理
へ再展開にも有効である。また、第８図の設計変更の展
開は、初期展開後に下位階層論理の設計ファイルに実装
情報などの非論理情報を追加した場合に特に有効であ
り、再初期展開による非論理情報の消滅、再付加作業の
回避が可能になる。
第８図の設計変更の展開は、上位階層論理を変更して、
下位階層論理を変更する例を示したが、識別符号ＩＤ
１，ＩＤ２，ＩＤ３をもつ論理集合に注目して行う上記
設計変更の展開は、下位階層論理を変更する場合にも適
用できることは当然である。
以上述べたように、本実施例によれば、第３図、第４図
に示すような上下階層論理の同一論理集合体に同一識別
符号（ＩＤ１，ＩＤ２，ＩＤ３）を付加することによ
り、上位階層論理の等価性保証が確実になり、更新処理
を容易に行なうことができる。
〔発明の効果〕
以上説明したように本発明によれば、ディジタル論理回
路の階層化論理設計において、上下階層の構成要素の機
能的なまとまりを論理集合単位とし、この論理集合単位
に識別符号を付加することにより、人手の介入を最小限
にして、上下階層の論理の等価性の検証が可能となり、
また、不一致個所を識別符号で示された論理集合に限定
することができるので、設計変更が容易にできる効果が
ある。
【図面の簡単な説明】
第１図は階層化論理設計の手法を説明するための図、第
２図は従来の上下階層論理の等価性の検証に用いる信号
名対応表を示す図、第３図はブール式表現をした上位階
層論理を示す図、第４図は第３図の上位階層論理に対応
したゲートで構成する下位階層論理を示い図、第５図は
ブール式表現した上位階層論理を示す図、第６図は第５
図の上位階層論理をゲートで構成する下位階層論理を示
す図、第７図は初期展開フロー図、第８図は設計変更展
開の動用フロー図である。 １００…上位階層論理、 １０１〜１０３…論理集合、 ２００…下位階層論理、 ２０１〜２０７…ゲート、 ３００…上位階層論理、３０１…論理集合、 ４００…下位階層論理、 ４０１〜４０２…ゲート、 ５００…上位階層論理の設計ファイル、 ５０１…下位階層論理の設計ファイル、 ５０２…展開処理、 ６００…更新後上位階層論理の設計ファイル、 ６０１…更新前下位階層論理の設計ファイル、 ６０２…比較処理、６０３…展開処理、 ６０４…下位階層論理のワークファイル、 ６０５…併合処理、 ６０６…更新後下位階層論理の設計ファイル。
フロントページの続き (72)発明者 坂田谷 義憲 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 三善 正之 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭58−169676（ＪＰ，Ａ) 特開 昭56−137441（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】上位レベルの論理表現を機能的にまとまり
    のある複数の論理集合に分けて、各論理集合に固有の識
    別符号を付与した上位レベルの論理データをファイルに
    格納し、上位レベルの論理表現を下位レベルの詳細論理
    表現に展開するとき前記識別符号を伝搬し、上位レベル
    の同一論理集合に対応する下位レベルの論理集合の各論
    理要素に同一の識別符号を付与した下位レベルの論理デ
    ータをファイルに格納し、設計変更による更新後の上位
    レベルの論理データと更新前の下位レベルの論理データ
    とを比較するとき、設計変更のあった論理集合が識別符
    号で認識されうるようにした論理回路の自動設計方法。
JP24765183A 1983-12-30 1983-12-30 論理回路の自動設計方法 Expired - Lifetime JPH065541B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP24765183A JPH065541B2 (ja) 1983-12-30 1983-12-30 論理回路の自動設計方法
US07/102,771 US4758953A (en) 1983-12-30 1987-09-23 Method for generating logic circuit data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24765183A JPH065541B2 (ja) 1983-12-30 1983-12-30 論理回路の自動設計方法

Publications (2)

Publication Number Publication Date
JPS60142771A JPS60142771A (ja) 1985-07-27
JPH065541B2 true JPH065541B2 (ja) 1994-01-19

Family

ID=17166654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24765183A Expired - Lifetime JPH065541B2 (ja) 1983-12-30 1983-12-30 論理回路の自動設計方法

Country Status (2)

Country Link
US (1) US4758953A (ja)
JP (1) JPH065541B2 (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0640340B2 (ja) * 1986-07-31 1994-05-25 株式会社日立製作所 データ表示装置
US5151984A (en) * 1987-06-22 1992-09-29 Newman William C Block diagram simulator using a library for generation of a computer program
JPS6473462A (en) * 1987-09-14 1989-03-17 Fujitsu Ltd System for re-composite-processing circuit
US5377123A (en) * 1992-06-08 1994-12-27 Hyman; Edward Programmable logic device
US5253363A (en) * 1988-03-15 1993-10-12 Edward Hyman Method and apparatus for compiling and implementing state-machine states and outputs for a universal cellular sequential local array
US4967367A (en) * 1988-11-21 1990-10-30 Vlsi Technology, Inc. Synthetic netlist system and method
US5572708A (en) * 1989-02-28 1996-11-05 Nec Corporation Hardware simulator capable of dealing with a description of a functional level
US5243538B1 (en) * 1989-08-09 1995-11-07 Hitachi Ltd Comparison and verification system for logic circuits and method thereof
DE69032640D1 (de) * 1989-09-05 1998-10-15 Lsi Logic Corp Logik-Kompilator zum Entwurf von Schaltungsmodellen
JPH03182969A (ja) * 1989-12-12 1991-08-08 Nippon Telegr & Teleph Corp <Ntt> 論理回路の制御信号構成方法
JPH03282680A (ja) * 1990-03-29 1991-12-12 Nec Corp 半導体集積回路の接続情報の階層構造変換処理方式
US5258919A (en) * 1990-06-28 1993-11-02 National Semiconductor Corporation Structured logic design method using figures of merit and a flowchart methodology
JP2756065B2 (ja) * 1992-10-22 1998-05-25 川崎製鉄株式会社 電気回路設計方法及び電気回路設計用ｃａｄ装置
US5559718A (en) * 1994-04-28 1996-09-24 Cadence Design Systems, Inc. System and method for model-based verification of local design rules
US5805861A (en) * 1995-08-29 1998-09-08 Unisys Corporation Method of stabilizing component and net names of integrated circuits in electronic design automation systems
US6026220A (en) * 1996-11-19 2000-02-15 Unisys Corporation Method and apparatus for incremntally optimizing a circuit design
US5864487A (en) * 1996-11-19 1999-01-26 Unisys Corporation Method and apparatus for identifying gated clocks within a circuit design using a standard optimization tool
US5956256A (en) * 1996-11-19 1999-09-21 Unisys Corporation Method and apparatus for optimizing a circuit design having multi-paths therein
US5980092A (en) * 1996-11-19 1999-11-09 Unisys Corporation Method and apparatus for optimizing a gated clock structure using a standard optimization tool
US5960184A (en) * 1996-11-19 1999-09-28 Unisys Corporation Method and apparatus for providing optimization parameters to a logic optimizer tool
US5802075A (en) * 1997-01-16 1998-09-01 Unisys Corporation Distributed test pattern generation
US5912820A (en) * 1997-01-22 1999-06-15 Unisys Corporation Method and apparatus for distributing a clock tree within a hierarchical circuit design
US6718520B1 (en) 1997-01-27 2004-04-06 Unisys Corporation Method and apparatus for selectively providing hierarchy to a circuit design
US6754879B1 (en) 1997-01-27 2004-06-22 Unisys Corporation Method and apparatus for providing modularity to a behavioral description of a circuit design
US6701289B1 (en) 1997-01-27 2004-03-02 Unisys Corporation Method and apparatus for using a placement tool to manipulate cell substitution lists
US7076410B1 (en) 1997-01-27 2006-07-11 Unisys Corporation Method and apparatus for efficiently viewing a number of selected components using a database editor tool
US6708144B1 (en) 1997-01-27 2004-03-16 Unisys Corporation Spreadsheet driven I/O buffer synthesis process
US6516456B1 (en) 1997-01-27 2003-02-04 Unisys Corporation Method and apparatus for selectively viewing nets within a database editor tool
US6910200B1 (en) 1997-01-27 2005-06-21 Unisys Corporation Method and apparatus for associating selected circuit instances and for performing a group operation thereon
US6684376B1 (en) 1997-01-27 2004-01-27 Unisys Corporation Method and apparatus for selecting components within a circuit design database
US6249902B1 (en) * 1998-01-09 2001-06-19 Silicon Perspective Corporation Design hierarchy-based placement
US6546532B1 (en) 2000-06-20 2003-04-08 Unisys Corporation Method and apparatus for traversing and placing cells using a placement tool
US6889370B1 (en) * 2000-06-20 2005-05-03 Unisys Corporation Method and apparatus for selecting and aligning cells using a placement tool
US7100143B2 (en) * 2002-01-31 2006-08-29 Cadence Design Systems, Inc. Method and apparatus for pre-tabulating sub-networks
JP4182279B2 (ja) * 2002-05-29 2008-11-19 富士通マイクロエレクトロニクス株式会社 論理検証方法及びプログラム
US7493578B1 (en) 2005-03-18 2009-02-17 Xilinx, Inc. Correlation of data from design analysis tools with design blocks in a high-level modeling system
US7496869B1 (en) 2005-10-04 2009-02-24 Xilinx, Inc. Method and apparatus for implementing a program language description of a circuit design for an integrated circuit
US7363599B1 (en) * 2005-10-04 2008-04-22 Xilinx, Inc. Method and system for matching a hierarchical identifier
US8161469B1 (en) * 2005-12-13 2012-04-17 Altera Corporation Method and apparatus for comparing programmable logic device configurations
US8402409B1 (en) 2006-03-10 2013-03-19 Xilinx, Inc. Method and apparatus for supporting run-time reconfiguration in a programmable logic integrated circuit
US7761272B1 (en) 2006-03-10 2010-07-20 Xilinx, Inc. Method and apparatus for processing a dataflow description of a digital processing system
US7380232B1 (en) 2006-03-10 2008-05-27 Xilinx, Inc. Method and apparatus for designing a system for implementation in a programmable logic device
JP2009176049A (ja) * 2008-01-24 2009-08-06 Fujitsu Ltd 解析支援装置、解析支援方法および解析支援プログラム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4020466A (en) * 1974-07-05 1977-04-26 Ibm Corporation Memory hierarchy system with journaling and copy back
US4084231A (en) * 1975-12-18 1978-04-11 International Business Machines Corporation System for facilitating the copying back of data in disc and tape units of a memory hierarchial system
US4263651A (en) * 1979-05-21 1981-04-21 International Business Machines Corporation Method for determining the characteristics of a logic block graph diagram to provide an indication of path delays between the blocks
US4464712A (en) * 1981-07-06 1984-08-07 International Business Machines Corporation Second level cache replacement method and apparatus
JPS58169676A (ja) * 1982-03-31 1983-10-06 Toshiba Corp 図面検索装置
JPS5961944A (ja) * 1982-09-30 1984-04-09 Fujitsu Ltd マスタスライス集積回路の製造方法
US4613940A (en) * 1982-11-09 1986-09-23 International Microelectronic Products Method and structure for use in designing and building electronic systems in integrated circuits
JPS59119925A (ja) * 1982-12-27 1984-07-11 Toshiba Corp 論理回路
US4584653A (en) * 1983-03-22 1986-04-22 Fujitsu Limited Method for manufacturing a gate array integrated circuit device
US4612618A (en) * 1983-06-10 1986-09-16 Rca Corporation Hierarchical, computerized design of integrated circuits
US4607339A (en) * 1983-06-27 1986-08-19 International Business Machines Corporation Differential cascode current switch (DCCS) master slice for high efficiency/custom density physical design

Also Published As

Publication number Publication date
JPS60142771A (ja) 1985-07-27
US4758953A (en) 1988-07-19

Similar Documents

Publication Publication Date Title
JPH065541B2 (ja) 論理回路の自動設計方法
US6298319B1 (en) Incremental compilation of electronic design for work group
JP3361224B2 (ja) ディジタル回路トポロジーベースのコンピュータ支援設計方法及び装置
US5995736A (en) Method and system for automatically modelling registers for integrated circuit design
US5243538A (en) Comparison and verification system for logic circuits and method thereof
US5377201A (en) Transitive closure based process for generating test vectors for VLSI circuit
WO1999009497A1 (fr) Procede d&#39;extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d&#39;extraction par grille
JPH06274568A (ja) 階層図形データの展開方法
US8161469B1 (en) Method and apparatus for comparing programmable logic device configurations
JPS61151782A (ja) 論理回路デ−タの作成方法
EP0302547B1 (en) Device for executing a search in a topological representation of a geographical interconnection network.
JP3487870B2 (ja) 階層型ファイルの結合分離方法
JP2785708B2 (ja) 論理シミュレーション方法
JPH1166127A (ja) 論理シミュレーションにおける信号観測方法
JPH09251483A (ja) セルライブラリ作成方法
JP2844716B2 (ja) 順序回路の論理照合方式
CN115482347A (zh) 一种实体建模方法、装置、电子设备及存储介质
JPH01241677A (ja) 回路変換方式
JP2870585B2 (ja) ハードウェアシミュレータ
JP3068893B2 (ja) 論理回路設計装置
JPH04160569A (ja) 論理回路の最適化方式
JPH04205063A (ja) 論理シミュレーション方式
JPH0471072A (ja) アナログ／ディジタル混載集積回路のシミュレーション方法
JPH07287723A (ja) 指定パス活性化検出方法
JPH06309404A (ja) 論理保証方法および装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term