JP3361224B2 - ディジタル回路トポロジーベースのコンピュータ支援設計方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にコンピュー
タ支援設計（ＣＡＤ）装置及び方法に係り、特に、コン
ピュータ装置のディジタル回路設計及び照合のためのＣ
ＡＤ方法及び装置に関する。

【０００２】

【従来の技術】大規模にプログラム化されたディジタル
コンピュータを使用するディジタル回路のコンピュータ
支援設計は、十分に発達した技術である。ディジタル回
路用ＣＡＤは、提案されたディジタル回路、又は、従来
のディジタル回路の論理信号の値の割当、及び、論理ゲ
ート間の論理的相互従属関係に関しより多量の情報を得
るため幾つかの方式を使用している。論理設計解析は、
ディジタル回路の構造的トポロジーに基づいて論理的相
互接続及び相互従属関係を決めるためＣＡＤに使用され
ている。上記処理の重要な部分は、所定の値の割当の状
況の結果として、直接或いは間接の両方で表わすことが
できる全ての信号値を識別することである。上記部分に
は、所定の値の割当の状況の結果として、回路内の２個
以上の論理ゲートの間で種々の単純又は複雑、かつ、物
理的又は論理的関係を認識することが含まれている。

【０００３】上記解析処理は一般的に学習と呼ばれ、論
理的な相互接続及び相互従属関係は、“含意(implicati
on) ”と呼ばれる。例えば、ディジタル回路のための自
動テストパターン発生器（ＡＴＰＧ）と、論理的ハード
ウェアの最適化と、論理的ハードウェアのタイミング解
析と、ディジタル回路のエンジニアリング変更には、論
理設計解析が必要である。ＣＡＤにおいて直面する問題
は、時間とメモリ空間の両方に関し計算用資源が要求さ
れることである。上記のような問題に直面する理由は、
ＣＡＤの問題は、総じて、一般的にＮＰ完全又は至難問
題と呼ばれ、場合によっては指数的な個数の考え得るあ
らゆる回路への入力値を探索するためのコンピュータを
必要とするからである。そのため、最悪の場合、完全な
解を見つけるため指数関数的な量の時間及び／又はメモ
リ空間が必要である。従って、上記問題を解決するた
め、優れた効率的な発見的方法（ヒューリスティック）
又は簡便な方法を設計する必要がある。

【０００４】例として、ディジタル回路設計の照合を考
えてみよう。マリック(S. Malik)等の“論理解析環境に
おける二分決定図を使用する論理照合(Logic Verificat
ionUsing Binary Decision Diagrams in a Logic Synth
esis Environment)" 、ICCAD 、6-9 ページ（1988年発
行）と、藤田(M. Fujita) 等の“二分決定図に基づくブ
ール代数比較法の評価及び改良(Evaluation and Improv
ements of Boolean Comparison Methods Based on Bina
ry Decision Diagrams)"、ICCAD 、2-5 ページ（1988年
発行）に記載されているように、上記照合は、一般的
に、二分決定図(binary decision diagrams)方式のデー
タ表現を使用して行なわれる。このような二分決定図ベ
ースの照合処理は、比較される論理設計に周知の論理的
相互接続が殆ど又は全くない場合、最も利点がある。論
理設計に多数の類似性がある場合、ベルマン(C.L. Berm
an) とトレビリアン(Trevyllian)の“ＶＬＳＩ回路の論
理設計の関数的比較(Functional Comparison of Logic
Designs for VLSI Circuits)" 、ICCAD 、456-459 ペー
ジ（1989年発行）と、ブランド(D. Brand)の“大規模統
合設計の照合(Verification of Large Synthesized Des
igns) ”、ICCAD 、534-537 ページ（1993年発行）と、
サーニー(E. Cerny)とマウラス(C. Mauras) の“クロス
可制御性とクロス可観測性の関係を用いる恒真論理式チ
ェック(Tautology Checking Using Cross-Controllabil
ity and Cross-Observability Relations)”、ICCAD 、
34-38 ページ（1990年発行）と、クンツ(W. Kunz) の
“ハンニバル：再帰的学習に基づく論理照合用の有効な
ツール(HANNIBAL:An Efficient Tool for Logic Verifi
cation Based on Recursive Learning) ”、ICCAD 、
（1993年発行）に記載されているように、この設計は、
屡々、論理ゲート間で一定の値が付与された関係を見つ
ける方式を用いて照合される。

【０００５】含意ベースの照合装置は基本的に二つのフ
ェーズで動作する。フェーズＩの間、照合される二つの
回路を構成する論理ゲートの間に生じる含意は学習され
る。上記含意には、二つの回路間の論理的等価及び論理
的に逆の信号、又は、ゲート出力の検出が含まれてい
る。回路は種々の学習レベル数を用いて解析される。フ
ェーズＩＩの間、学習された含意は、内部論理ゲートの
セット（集合）と主出力の間にある回路の一部を検査す
ることにより等価性を証明するため使用される。

【０００６】

【発明が解決しようとする課題】上記従来の解決法の場
合、必要とされる計算時間が解析される学習レベルの数
に従って指数関数的に増加するという難点がある。現在
の技術によれば、上記方式は解析される学習レベルの数
と共に指数関数的に著しく不経済になるので、上記方式
を５以上のレベルに適用することは実際的ではない。

【０００７】従って、一方の論理ゲートでアサートされ
た一定のブール代数値によって、別の論理的又は物理的
に相互接続された論理ゲートに別の一定のブール代数信
号を発生させる（又は示させる）論理的相互接続を見つ
けることは、大規模な回路設計の場合、計算上非効率的
になる可能性がある。上記方式には、一定の値が付けら
れていない別のタイプの有効な“含意”を検出し得る一
般性はない。

【０００８】更に、十分な数の含意がない、含意の性質
が十分ではない、或いは、検査された回路の一部は完全
ではないフェーズＩＩの間に、上記回路の一部しか検査
されなかった場合、上記方式では設計照合に失敗する。
「不完全な」部分は、カットセットと二つの回路の主出
力の間にある回路の一部との解析による二つの回路の照
合を直ちに妨げる。最悪の場合、関数的な学習方式は、
幾つかの論理的な関係を識別するため指数関数的な時間
を必要とすることに注意すべきである。これは、根本的
な問題がＮＰ完全性であることに起因する。

【０００９】ＣＡＤ業界における別の重要な問題は、デ
ィジタル回路の製造欠陥のテストベクトルを得るための
ＡＴＰＧの問題である。特定の欠陥のタイプは、冗長性
欠陥と呼ばれている。通常のＡＴＰＧ機器でこのような
欠陥を検出することは困難な場合が多い。回路内の論理
ゲート間の論理的相互関係のより効率的な解析が学習技
術を用いて必要とされる場合がある。従って、シュルツ
(Schultz) 等の“ソクラテス：著しく効率的な自動テス
トパターン発生システム(SOCRATES:Highly Efficient A
utomatic Test Pattern Generation System)”、ＩＴＣ
(1987)に記載されているように学習ベースのＡＴＰＧ機
器は、欠陥が冗長であり、検出困難な場合、一層好まし
い動作を行なう。学習によって関係及び制約を発見する
ことにより、目標とされたテストベクトルの探索空間は
縮小される。しかし、上記ツールは、一定の評価がされ
た学習だけを使用することによって制限され、現状技術
では、上記学習の中には発見の際に不必要に過剰な計算
資源を使うものがある。

【００１０】従って、上記従来の問題点を解決するため
には、ディジタル回路トポロジー内の点の間の論理的相
互従属関係を定める論理設計解析を実行し、ディジタル
回路が等価であるかどうかを照合し、ハードウェア設計
の表現の構成のための計算用資源を削減し、かつ、ディ
ジタル回路におけるゴール向き学習を実行し、即ち、よ
り多くのゲートのレベル数を省くことにより、処理速度
を向上させ、所要時間を削減し、処理に要するメモリ空
間を削減するコンピュータ支援設計装置及び方法が必要
である。

【００１１】更に、ディジタル回路が論理ゲートの大規
模かつ複雑なトポロジーである場合、上記問題を解決す
るコンピュータ支援設計装置及び方法が必要である。更
に、一定の評価がされた“含意”と、関数的な評価がさ
れた“含意”の両方を検出するコンピュータ支援設計装
置及び方法が必要である。更に、照合されたディジタル
回路の対の一方の一部が不適切（不完全）であるか、或
いは、完全であるかを判定するコンピュータ支援設計装
置及び方法が必要である。

【００１２】

【課題を解決するための手段】上記問題を解決する本発
明は、ディジタル回路のトポロジーを構成する論理ゲー
トの間で論理的相互従属関係（“含意”）を決めるため
の論理設計解析を行い、回路が等価であるかどうかを照
合し、ハードウェア設計の表現を構成するための計算用
資源の必要量を削減し、ゴール向き学習を実行する関数
的学習を採用する。

【００１３】本発明の一実施例は、ディジタル回路のト
ポロジー中の点の間で論理的相互従属関係を定める論理
設計解析を行なうコンピュータ支援設計装置及び方法で
ある。上記トポロジーは、主出力のセット及び主入力の
セットからなり、両方のセットは論理ゲートと相互接続
されている。論理ゲートはワイヤによって相互接続され
ている。上記各点は、上記論理ゲートの一つにアサート
され、又は、上記論理ゲートの一つからアサートされた
信号を伝搬するワイヤ上にある。上記トポロジーの表現
は、コンピュータ支援設計装置の記憶装置に格納され
る。論理ゲートの中の目標論理ゲートに繋がる論理ゲー
トのファンインに含まれる論理ゲートからなるトポロジ
ー内のカットセットが選択される。目標論理ゲートから
得られるカットセット内の論理ゲートに対し決定図が構
築される。トポロジー中の仮想学習領域内の論理ゲート
はマークされる。正当(justification) ベクトルは、目
標論理ゲートの所定のブール代数値の決定図から得られ
る。上記論理的相互従属関係は判定され、論理的相互従
属関係の表現はコンピュータ支援設計装置の記憶装置に
格納される。ブール代数演算は、決定図と、仮想学習領
域内の論理ゲートの複数の他の決定図の間で実行され
る。

【００１４】本発明の他の一実施例は、論理的相互依存
関係のある論理ゲートのグループを使用する論理設計照
合のためのコンピュータ支援設計装置及び方法である。
上記装置は、各々が論理ゲートと相互接続された主出力
のセットよりなる第１及び第２の別個のディジタル回路
のトポロジーにより構成される。論理ゲートはワイヤに
よって相互接続されている。トポロジーは、装置内の少
なくとも一つの論理ゲートと関係のある論理的相互従属
関係のセットを有する。別個の各トポロジーに対する上
記主出力の各々は、別個のトポロジーのもう一方に対応
する主出力がある。上記別個の各トポロジーからの対応
する出力は、排他的論理和手段を用いて一緒に排他的論
理和が行なわれる。仮のカット選択領域は別個のトポロ
ジーの一方で選択され、反映的な仮のカット選択領域は
別個のトポロジーのもう一方で選択される。上記各領域
は論理ゲートのグループからなるので、主出力のセット
に最も近い領域内の論理ゲートに接続するワイヤはカッ
トを形成する。仮のカット選択領域は、少なくとも一つ
の論理ゲートと、カットの上又は前方に少なくとも一つ
の関係する相互従属関係とを更に有し、反映的な仮のカ
ット選択領域は、上記仮のカット選択領域内の少なくと
も一つの論理ゲートに対し少なくとも一つの関係する論
理的相互従属関係を更に有する。各回路の等価性は、排
他的論理和手段によって示された等価性を表わす出力信
号を判定するため、別個のトポロジーの各々の主出力の
セットに最も近い仮のカット選択領域及び反映的な仮の
カット領域の論理ゲートの回路へのブール代数値の単射
(injection) の影響を判定することにより照合される。

【００１５】本発明の他の一実施例は、決定図の単純化
を使用する論理設計照合用のコンピュータ支援装置及び
方法である。上記装置は、第１及び第２の別個のディジ
タル回路のトポロジーからなり、各トポロジーは、夫々
論理ゲートと相互接続された主出力の組及び主入力の組
とからなる。論理ゲートはワイヤを介して相互接続され
ている。上記トポロジーは、装置内の少なくとも一つの
論理ゲートに関係する論理的相互従属関係のセットを有
する。上記装置は、別個のトポロジーの一方に仮のカッ
ト領域を更に有し、別個のトポロジーのもう一方に反映
的な仮のカット選択領域を更に有する。上記各領域は、
論理ゲートのグループからなるので、主出力のセットに
最も近い領域内の論理ゲートに接続するワイヤはカット
を形成する。仮のカット選択領域は、少なくとも一つの
論理ゲートと、上記カットの上又は前方に少なくとも一
つの関係する論理的相互依存関係とを更に有する。上記
反映的な仮のカット選択領域は、上記仮のカット選択領
域内の少なくとも一つの論理ゲートに対し、少なくとも
一つの関係する論理的相互依存関係を更に有する。上記
別個のトポロジーの上記各主出力は、他の別個のトポロ
ジーの各々に対応する主出力を有する。別個のトポロジ
ーの各々からの上記対応する主出力は排他的論理和手段
を用いて排他的論理和される。複合決定図は、仮のカッ
ト選択領域を表わす決定図と、反映的な仮のカット選択
領域を表わす決定図の間でブール代数排他的論理和を行
なうことにより構築される。学習条件は別個のトポロジ
ーの各々に対し定められる。上記各学習条件は、カット
と主出力の間にある論理ゲートを表わす決定図よりな
り、複合決定図は学習条件を用いて単純化される。共通
因子決定図の対は、カットに基づいてシャノンの展開式
を適用することにより単純化された複合決定図に対し定
められ、上記対は上記複合決定図の代わりに用いられる
簡約化複合決定図を構築するため合成される。各トポロ
ジーの等価性は、別個の各トポロジーの主入力上に構築
された決定図を用いて別個の複合決定図を作成すること
により照合され、ブール代数排他的論理和は、排他的論
理和手段によってアサートされた等価性を表わす出力信
号を定めるため、決定図の間で行なわれる。

【００１６】本発明の更なる一実施例は、ハードウェア
設計の表現を構成するための計算資源必要量の削減用の
コンピュータ支援設計装置及び方法である。上記装置
は、論理ゲートと夫々相互接続された主出力のセット及
び主入力のセットよりなるディジタル回路のトポロジー
からなる。論理ゲートはワイヤによって相互接続されて
いる。上記トポロジーは少なくとも一つの論理ゲートと
関係する論理的相互従属関係のセットを有する。上記表
現は、ハードウェア設計の一部又は全部を表わす決定図
よりなる。上記ディジタル回路のトポロジーの論理ゲー
トのファンインに含まれる論理ゲートからなる副回路の
トポロジーは、上記ディジタル回路のトポロジーから選
択される。少なくとも一つの上記論理ゲートからなるカ
ットセットが選択され、これにより、上記主出力のセッ
トに最も近い上記論理ゲートの中に接続する上記ワイヤ
がカットを形成し、上記カットセット内の各論理ゲート
が上記カットの上、又は、前方にある論理的相互従属関
係を有するかどうかが判定される。決定図は上記カット
セットを用いて構築される。上記決定図は単純化され、
これにより、単純化された決定図が上記決定図より小さ
いとき、単純化された決定図は上記決定図の代わりに用
いられる。上記決定図は、上記主入力のセットを上記ハ
ードウェア設計の表現として用いて合成される。

【００１７】本発明の更なる一実施例は、ゴール向き学
習の実行用のコンピュータ支援設計装置及び方法であ
る。上記装置は、論理ゲートと夫々相互接続された主出
力のセット及び主入力のセットよりなるディジタル回路
のトポロジーからなる。上記論理ゲートはワイヤによっ
て相互接続されている。上記トポロジーは装置内の少な
くとも一つの論理ゲートと関係する論理的相互従属関係
のセットを有し、上記主出力のセットに最も近い上記論
理ゲートの中に接続する上記ワイヤがカットを形成する
よう少なくとも一つの上記論理ゲートよりなるカットセ
ットを有する。ゴール向き学習は、所定のゴールを満足
するよう装置を制御する。上記カットと上記主出力の間
にある論理ゲートのリストが定められ、これにより、各
論理ゲートは上記カットから最大限所定の構造的な距離
しか離れてない。上記リストから論理ゲートが選択さ
れ、上記所定の構造的な距離に等しい学習レベルとの論
理的相互従属関係が定められる。上記リスト内の各論理
ゲートは、あらゆる論理ゲートが選択されるまで選択さ
れる。上記方法は、上記所定の構造的な距離が更なる所
定の構造的な距離よりも小さく、かつ、上記所定のゴー
ルが満足されていない間繰り返される。

【００１８】本発明の更なる他の実施例は、本発明を実
施するため最良の態様であると考えられる本発明の好ま
しい実施例を例として示し記載している以下の詳細な説
明によって当業者に容易に分かるようになる。本発明の
精神と範囲を逸脱することなく、本発明の他の異なる実
施例を構成することが可能であり、かかる実施例の詳細
中、種々の明らかな面で変形可能なものがある。従っ
て、以下の添付図面及び実施例の説明は、本質的にその
例に限定されることのない例であると考えることが必要
である。

【００１９】

【発明の実施の形態】本発明のコンピュータ支援設計装
置は図１に示されている。マイクロプロセッサ３は、主
メモリ２に記憶されたコンピュータプログラム７を実行
し、２次記憶装置１を使用する。コンピュータ７の実行
結果は、ディスプレイ４とプリンタ５に出力され、結果
ファイル６に格納される。主メモリ２は、回路が等価的
であるかどうかを照合し、ハードウェア設計の表現を構
成する計算資源の必要量を減少させ、ゴールを目指した
学習を行なうため、論理的相互従属関係を決める論理設
計解析の動作のシーケンスを実行するコンピュータプロ
グラム７を格納する。２次記憶装置１はデータファイル
を格納し、主メモリ２に格納されたコンピュータプログ
ラム７を実行するマイクロプロセッサ３にデータファイ
ルを提供するため使用される。

【００２０】Ｉ． 論理設計解析 図１の装置で使用されるような論理的相互従属関係を定
める論理設計解析を実行するコンピュータ支援設計装置
及び方法のブロック図を図２に示す。コンピュータプロ
グラム７は、他の部品を統合する主制御部１６を含む７
個の主な部品からなる（ブロック１０，１１，１２，１
３，１４，１５及び１６）。２次記憶装置１は９個のフ
ァイル（ブロック９，１７，１８，１９，２０，２１，
２２，２３及び２４）を格納する。初期化及び候補セッ
ト選択部１０は、論理設計トポロジーファイル１から候
補論理ゲートセット１７を作成する。未正当化ゲート選
択部１１は、トポロジーを後向きにトレースすることに
より、未正当化ゲートセット１８を発生する。カットセ
ット選択部１２は、各未正当化論理ゲートのファンイン
にある論理ゲートを選択することによりカットセット２
０を生成する。二分決定図構築部１３は、トポロジーに
具現化された論理を表わすためカットセット２０に基づ
いて二分決定図２１を生成する。仮想学習領域マーカー
部１４は、正当ベクトル／パスセット２２に格納された
正当ベクトルと、固有ブール代数値セット１９に記憶さ
れたような回路内に既に存在する固有ブール代数値を使
用して仮想学習領域セット２３を特定するため二分決定
図２１を解析する。最終的に、含意学習部１５は、回路
のトポロジーに基づいて含意を学習するため仮想学習領
域セット２３内の各ゲートに対し一連の二分決定図２４
を発生し、含意は、ディスプレイ４とプリンタ５に出力
され、結果ファイル６に格納される。

【００２１】本発明の好ましい実施例に従って論理設計
を解析する処理は図３の（Ａ）に示されている。データ
構造として記憶された論理設計トポロジー３０は、図４
に示したディジタル回路例のように、論理ゲートとその
相互接続とにより構成されたディジタル回路の物理的論
理設計を反映している。トポロジーのデータ構造は図５
に示されている。ゲート番号 (GATE＿NUMBER)のフィー
ルドは、トポロジー内の論理ゲートに対する固有の番号
を格納する。ゲート値 (GATE＿VAL)のフィールドは上記
論理ゲートに生じるブール代数値を格納する。ゲート名
(GATE＿NAME) 及びゲートタイプ (GATE＿TYPE) は、夫
々論理ゲートの名前及びタイプを記憶する文字列を格納
する。入力数 (NO＿IN) 及び出力数 (NO＿OUT)のフィー
ルドは、夫々、論理ゲートのファンイン(FAN＿IN) 及び
ファンアウト(FAN＿OUT)に含まれる論理ゲートの数を格
納する。レベル数(LEVEL＿NO) のフィールドは、レベル
が０である主入力に対し、トポロジー内の論理ゲートが
存在するレベルを識別する。ファンアウト及びファンイ
ンのフィールドは、夫々、現在の論理ゲートからファン
アウトする論理ゲート、及び、現在の論理ゲートにファ
ンインする論理ゲートを識別する番号の配列を格納す
る。

【００２２】上記データ構造の使用法を示すため、例と
して図４の論理ゲート４７を考えてみよう。このゲート
のゲート番号フィールドは３に一致する。ゲート値フィ
ールドにはゲートの論理関数に依存する値が割り当てら
れる。論理ゲート４７は、ＮＯＲゲートであるので、ゲ
ート値フィールドには４が割り当てられる。ゲート名フ
ィールドは“オンリーＮＯＲ”に設定される。ゲートタ
イプフィールドは“ＮＯＲ”である。入力数及び出力数
のフィールドは共に２である。更に、レベル数は２に一
致する。配列ファンアウトフィールドは、ゲート４８及
び４０のゲート番号を格納する。配列ファンインフィー
ルドは、入力ＮＡＮＤゲートと主入力信号のゲート番号
を格納する。ゲート値フィールドは、ブール代数値０又
は１が上記ゲートに割り当てられるまで−１のままであ
る。次いで、ゲート値フィールドは、割り当てられた値
をとる。

【００２３】以下の説明において、未正当化ゲートだけ
が全ての論理設計解析で使用されるものとして考えられ
ている。以下の説明を読むことにより、拡張された関数
的含意として未正当化値以外の論理値を使用し得ること
は当業者にとって明白である。特定の出力信号を生成す
るゲートに入力としてアサートされ得る信号の組合せが
二つ以上ある場合、論理ゲートは正当化されない。テス
トパターンの自動発生中、解析されるべき未正当化ゲー
トは、トポロジー内の少なくとも一つの論理ゲートにア
サートされ、或いは、論理ゲートからアサートされた信
号を伝送するワイヤ上にある点であるカット内の値の割
当の現在の状況から常に検出される。カットは、完全に
回路の内部にあってもよく、或いは、回路の主入力又は
主出力の何れかと重なっていてもよい。照合中、各論理
ゲートは未正当化ゲートである可能性があり、上記各ゲ
ートの解析中、各所定のゲートを正当化させないようブ
ール代数値が各所定のゲートに単射される。

【００２４】図３の（Ａ）に示された処理は少なくとも
二つの目標論理ゲートの選択（ブロック３１）から始ま
り、かかる目標論理ゲートは未正当化ゲートをなす。目
標ゲートは回路内に既に存在するブール代数値の状況に
基づいて決まる。例えば、ブール代数の値１がワイヤ４
１にアサートされたとき、ＮＡＮＤゲート４０は正当化
されていない。その理由は、ブール代数の値０がワイヤ
４２と４３の何れか一方又は両方にアサートされた場合
の結果として、得られるからである。特に、ブール代数
の値０の出力信号を生成するためＮＡＮＤゲート４０に
対する入力信号の組合せが二つ以上のあるので、ＮＡＮ
Ｄゲート４０は正当化されていない。

【００２５】未正当化ゲートのファンインは、この論理
ゲートに単射された未正当化値に基づいて論理的関係を
定めるため解析される（ブロック３２）。上記未正当化
ゲートのファンインにある論理ゲートは、あらゆる正当
値を回路内のあるカットセットに連続的に供給すること
によりシミュレーションされる。カットセットは、主入
力の方へ後向きにトレースしたトポロジー内でトポロジ
ーの所定の構造的距離の範囲内にある目標論理ゲートの
ファンインに現れる全ての論理ゲートのセットにより構
成される。カットセットの導出はブロック５５を参照し
て説明する。カットセット内の各ゲートに対し、ファン
インとファンアウトにある論理ゲートに生じる直接論理
的相互従属関係を調べるため直接前向き及び直接後向き
含意が適用される（ブロック３３）。

【００２６】例えば、ＮＡＮＤゲート４０がワイヤ４１
にアサートされた出力信号として未正当化ブール代数値
の１を有する場合、ＮＡＮＤゲート４０へのファンイン
は解析する必要がある。従って、ブール代数値の１がワ
イヤ４１にアサートされたとき、この値を照合するた
め、ワイヤ４２にアサートされ、ブール代数値の０であ
る場合があるＮＯＲゲート４７からの出力、又は、ブー
ル代数値の１である場合があるＮＡＮＤゲート３８の出
力を解析する必要がある。ワイヤ４３のブール代数値０
は、直接的な後向き含意に起因して、ブール代数値１を
ワイヤ４１にアサートする。ワイヤ４５上のブール代数
値１は、直接前向き含意に起因して、ワイヤ４２にブー
ル代数値０をアサートする。従って、ワイヤ４２上のブ
ール代数値０は、ワイヤ４１上にブール代数値１を発生
させるための必要条件である。直接前向き含意によっ
て、ワイヤ４２上のブール代数値０によって、ＮＡＮＤ
ゲート４８はワイヤ４９上にブール代数値１を生じさせ
る。従って、ワイヤ４９上のブール代数値１は、ワイヤ
４１上にブール代数値１を発生させるための必要条件で
ある。

【００２７】上記ファンインの解析段階及びファンアウ
トの解析段階の２段階は、論理ゲートの真理値表と、上
記ディジタル回路を構成する論理ゲートの連結性とにに
基づいて直接含意を得るため有用である。論理ゲートを
二分決定図として表わすことにより、論理設計解析処理
を完全化するため間接含意を得ることが可能になる（ブ
ロック３４）。相互従属関係の判定（学習）は、二分決
定図の正当ベクトルの解析に基づいて回路内の信号割当
のある状況下で実現可能であり、次いで、仮想学習領域
においてブール代数演算が行なわれる。

【００２８】論理回路の区分化が不完全であり、かつ、
上記区分を使用して論理設計照合が得られないときを判
定する本発明の好ましい実施例による処理は、図３の
（Ｂ）に示されている。直接及び間接含意によって学習
された論理的相互従属関係は、図３の（Ａ）の処理に示
されているように入力として使用される。複合回路は、
ディジタル回路トポロジーの対の対応する出力を合成す
ることにより作成される。カットは各々の回路内で作成
され、カットと主出力の間にある回路の区分だけが調べ
られる。従って、照合の必要部分は、各回路の上記区分
は照合の目的に対し完全であることを保証することであ
る。

【００２９】本発明の好ましい一実施例に従って論理設
計照合を行なう学習条件を使用する処理は、図３の
（Ｃ）に示されている。論理的相互従属関係は学習さ
れ、複合論理回路内の区分の対の完全性は、上記の如
く、図３の（Ｂ）に示した処理においてチェックされ
る。回路内の学習された論理的関係は、単一の二分決定
図として併合され、与えられた回路のあらゆる解析を単
純化するため使用される。例えば、上記併合は、各論理
関係を表わす二分決定図の間でブール代数の論理積を同
時にとることにより行なわれる。

【００３０】好ましい一実施例によるコンピュータプロ
グラム５０のフローチャートを図７に示す。最大学習レ
ベルは、主入力の方へ後向きにトレースする目標論理ゲ
ートＧからの所定の構造的距離で定義される。トポロジ
ーは、目標論理ゲートＧと最大学習レベルの間に生じる
全ての新しい未正当化ゲートを検出するため、目標論理
ゲートＧから解析され始め、検出された未正当化ゲート
は候補セットＣ_u として格納される（ブロック５３）。

【００３１】新しい目標ゲートＴは候補セットＣ_u から
選択される（ブロック５４）。目標ゲートＴは最初論理
ゲートＧと同一であるが、候補セットＣ_u の各ゲートに
変化する。例えば、論理ゲート４０は、図４に示された
ディジタル回路の目標論理ゲートをなす。カットセット
λは目標ゲートＴに対し検出される（ブロック５５）。
別々の繰り返し中に、別々のカットセットが検出され
る。好ましい一実施例において、カットセットλは、図
４のカット３９のように、主入力の方へ後向きにトレー
スすることにより目標ゲートから所定の構造的距離（カ
ット距離）離れている論理ゲートのトポロジーを通るカ
ットによって確定される。例えば、繰り返し１におい
て、カット距離は１に一致する場合がある。主入力がカ
ット距離よりも短い構造的距離にあるとき、主入力はカ
ットセットの要素になる。目標ゲートのファンインの単
純なトポロジー駆動形のトラバースによりカットセット
が得られる。

【００３２】カットセットλは目標ゲートＴの二分決定
図を構築するため使用され（ブロック５６）、あらゆる
タイプの決定図を使用することが可能である。例えば、
カープラス(K. Karplus)の“マルチレベル最小化用のイ
フ−ゼン−エルス図の使用(Using If-Then-Else DAGs F
or Multi-Level Mininaization) ”、ＶＬＳＩに関する
１０周年カルテック会議(Decennial Caltech Conferenc
e on VLSI)（１９８９年５月）に示されているように、
イフ−ゼン−エルス(if-then-else)図を使用してもよ
く、上記文献の内容を以下に引用する。説明のため、カ
ット３９によって定義されたカットセットを使用する論
理ゲート４０の二分決定図を図６の（Ａ）に示す。

【００３３】各未正当化ゲートに対し、セットＰＬＡＲ
と呼ばれる仮想学習領域がマークされる（ブロック５
７）。上記マークは、最初に、カットセットλを使用す
る未正当化ゲートに対し構築された二分決定図から正当
ベクトルのセットを集めることにより行なわれる。正当
ベクトルの収集は以下のように行なわれる。二分決定図
の根頂点からのパスは、解析されている未正当化ワイヤ
の値と等しい値を有する端頂点までトレースされる。か
かるパスは正当ベクトルを構成する。例えば、カット３
９によって定義されたカットを使用する論理ゲート４０
の二分決定図の正当ベクトルは図６の（Ａ）に示されて
いる。

【００３４】ｋ個の上記正当ベクトルのセットが収集さ
れる。各正当ベクトルはそのベクトルをカットに適用す
ることによってシミュレーションされる。ｋ個の各正当
ベクトルの矛盾のないブール代数値を与える全ゲートの
共通部分は、セットＰＬＡＲに集められる。上記ゲート
のセットは仮想学習領域を構成する。二分決定図の中の
全ての可能な正当ベクトルがシミュレーションされた場
合、セットＰＬＡＲは真の学習点のセットをなす。

【００３５】仮想学習領域がマークされ、そのマークさ
れた仮想学習領域は真の学習領域ではないとき、仮想学
習領域内の各ゲートと目標ゲートＴの間の含意を判定す
る学習処理を開始し得る（ブロック５８）。上記学習処
理には、図６の（Ｂ）に示した論理ゲート４７の二分決
定図及び図６の（Ｃ）に示した論理ゲート３８の二分決
定図のような仮想学習領域内の各論理ゲートの二分決定
図の構築と、図１５に示したようなブール代数演算の実
行を含む。

【００３６】学習処理は、仮想学習領域の全ゲートが調
べられるまで繰り返される（ブロック５９）。セットＣ
_u 内の未調査の全未正当化ゲートは集められ（ブロック
６０）、新目標ゲートＴの選択と、カットセットλの検
出と、二分決定図の構築と、仮想学習領域のマークと、
含意の学習の段階は、候補セットＣ_u が空集合になるま
で繰り返される（ブロック６１）。含意検出の処理は、
所定の最大学習レベルを超えるか、或いは、回路内の全
ゲートが正当化されるまで繰り返される（ブロック６
２）。最大学習レベルを超えなかった場合、未正当化ゲ
ートがカット内に残っている限り、次の繰り返しの間、
学習レベルは増加される（ブロック６３）。好ましい一
実施例において、学習レベルは、物理的なレベル１と、
物理的な距離（レベル）５に対応する学習レベル５の増
分で増加される。

【００３７】図８を参照するに、目標論理ゲートの中間
的なファンイン内の未正当化ゲートを検出するためのル
ーチンが示されている（ブロック５３）。アブラモビッ
チ(M. Abramovici) 等の“ディジタル装置の試験と試験
可能な設計(Digital SystemsTesting and Testable Des
ign) ”、コンピュータサイエンスプレス（１９９０
年）に記載されているように、縦優先探索は目標論理ゲ
ートＧのファンインを通って後向きにトレースするため
使用され、上記文献の内容を以下引用する。

【００３８】セットＣ_u は未正当化ゲートだけを含む。
未だ候補セットＣ_u に追加されていないがブール代数値
を伝搬する論理ゲートは集められ、リストＬ_u に格納さ
れる（ブロック６７）。ブール代数値の０又は１と一致
する出力値ｂを有するゲートＧはリストＬ_u から選択さ
れる（ブロック６８）。ゲートＧへの入力ワイヤは、ゲ
ートＧの特定された値ｂに対し固有の正当ベクトルが存
在し特定された値ｂがアサートされるかどうかを判定す
るため調べられる（ブロック６９）。ベクトルが検出さ
れた場合、そのベクトルは格納される（ブロック７
０）。ベクトルが検出されなかった場合、未正当化ゲー
トＧはマークされ、リストＣ_u に追加される（ブロック
７１）。ゲートＧがセットＣ_u に追加されなかった場
合、ゲートＧへの入力は選択され（ブロック７６）、そ
の入力がゲートの場合（ブロック７７）、このルーチン
は、ゲートＧへの全入力ゲートが選択されるまで（ブロ
ック７９）、上記入力ゲートを使用して縦優先形式で自
分自身を再帰的に呼び出す（ブロック７８）。

【００３９】図９を参照すると、カットセットλの検出
用ルーチン（ブロック５５）が示されている。縦優先探
索は、目標ゲートＴへの各入力に対し（ブロック８
１）、目標ゲートＴのファンインを介して後向きにトレ
ースするため使用される（ブロック８０）。このルーチ
ンは、上記ゲートをカットセットλに格納し（ブロック
８２）目標ゲートＴから現在の学習レベルまで物理的な
距離をトレースバックするか、又は、主入力に到達する
まで（ブロック８３）、自分自身を再帰的に呼出す（ブ
ロック８４）。上記縦優先探索は、目標ゲートＴの全入
力で再帰的に呼び出される（ブロック８５）。全ての縦
優先探索の終了後、カットセットλ内のゲートにより、
必要とされるカットセットが得られる。

【００４０】図１０を参照するに、二分決定図を構築す
るルーチン（ブロック５６）が示されている。好ましい
一実施例において、順序化された二分決定図が使用され
る。かくして、カットセットλの要素上の変数順序は、
例えば、マリック(S. Malik)等の“論理合成環境の二分
決定図を使用する論理照合(Logic Verification Using
Binary Decision Diagrams in a Logic Synthesis Envi
ronment)”、ICCAD(19請88) 、6-9 ページに記載されて
いるように、縦優先探索要求ルーチンを用いて呼び出さ
れる（ブロック８６）。上記文献の内容は以下に引用さ
れている。可変順序を用いることにより、カットセット
λの二分決定図は構築され（ブロック８７）、そのサイ
ズは縮小される（ブロック８８）。上記処理と組み合わ
されて、二分決定図を構築し、そのサイズを縮小するた
め適当な二つのアルゴリズムは、ブリアント(R.E. Brya
nt) の“ブール代数関数表現のグラフベースアルゴリズ
ム(Graph Based Algorithms for Boolean Function Rep
resentation)”、ＩＥＥＥコンピュータ学会誌、C-35(1
986 年8 月) 、ページ677-690 に記載され、その内容を
以下引用する。

【００４１】図１１に示した内部データ構造は、一連の
頂点レコードを構成する二分決定図の表現として維持さ
れる。ロー（ＬＯＷ）及びハイ（ＨＩＧＨ）フィールド
は、子頂点を指示する。例えば、図６の（Ａ）におい
て、０−エッジは頂点４４のＬＯＷフィールドである。
０−エッジは、そのロー側の子供である頂点４５を示
す。頂点４４及び４５は、図４の別のワイヤに対応する
点に注意が必要である。インデックス（ＩＮＤＥＸ）フ
ィールドは、根頂点から始まる頂点の構造的な深さを格
納する。例えば、頂点４４のＩＮＤＥＸフィールドは１
に等しく、頂点４５のＩＮＤＥＸフィールドは２に等し
い。値（ＶＡＬ）フィールドは、０、１又はＸ（ドント
ケア条件）である。例えば、頂点４４のＨＩＧＨフィー
ルドは、ＶＡＬフィールドが１と等しい端頂点を示す。
あらゆる非端頂点のＶＡＬフィールドは、そのフィール
ドには実際的に値が含まれていないためドントケア条件
が存在するので、常にＸである。識別（ＩＤ）フィール
ドは頂点を個別に特定する整数を格納する。マーク（Ｍ
ＡＲＫ）フィールドは、二分決定図のトラバースの間に
調べられた頂点をマークする。

【００４２】図１２及び１３を参照するに、ブール代数
値ｖの仮想学習領域をマークするルーチン（ブロック５
７）が示されている。二分決定図は三つの部分で前処理
され、これにより、所定のｋ個の正当ベクトルが各正当
化ワイヤに対し抽出される。図６の（Ｃ）において、論
理ゲート３８は、ブール代数値の０と一致する出力ニ対
し完全に正当化される。好ましい一実施例において、所
定のｋはユーザにより与えられるが、経験的に値ｋ＝１
００は十分であることが分かった。

【００４３】正当ベクトルは、二分決定図の根頂点から
端頂点に進む。図６の（Ａ）、（Ｂ）及び（Ｃ）を参照
するに、ＮＡＮＤ論理ゲート４０と、ＮＯＲ論理ゲート
４７と、ＮＡＮＤ論理ゲート３８の正当ベクトルが示さ
れている。図６の（Ａ）には、ブール代数値１だけの正
当ベクトルがある。ブール代数値０は、１組の信号の割
当（０，０）しかないので完全に正当化され、これによ
り、ブール代数の０は論理ゲート４０でアサートされ
る。図６の（Ｂ）において、論理ゲート４７はブール代
数の１と等しい出力に対し完全に正当化されている。

【００４４】図１４に示した内部データ構造は、二分決
定図から得られた正当ベクトルの表現として維持されて
いる。リーフ二分決定図（ＬＥＡＦ＿ＢＤＤ）フィール
ドには、各正当ベクトルの底の二分決定図を格納する。
パス長さ（ＰＡＴＨ＿ＬＥＮＧＴＨ）フィールドは正当
ベクトルの節点の数を格納する。部分パス（ＰＡＲＴＩ
ＡＬ＿ＰＡＴＨ）フィールドは、正当ベクトルに沿って
生じる分岐のブール代数値の配列を格納する。ボトムア
ウト（ＢＯＴＴＯＭ＿ＯＵＴ）フィールドは、正当ベク
トルが完全、又は、不完全の何れであるかを示すフラグ
を含む。

【００４５】上記データ構造の使用の例を説明するた
め、頂点４４の０−分岐と、頂点４５の０−分岐とから
なる図６の（Ａ）に示した二分決定図の正当ベクトルの
場合を考えてみよう。この正当ベクトルは、論理ゲート
４７の出力でブール代数の１を正当化する。ＬＥＡＦ＿
ＢＤＤフィールドは、ブール代数の０を表わす二分決定
図である。パスの長さは２に等しい。ＰＡＲＴＩＡＬ＿
ＰＡＴＨフィールドは、頂点４４及び４５の整数識別子
を格納する。両方の整数識別子は０−分岐が使用されて
いることを示すため必要である。ＢＯＴＴＯＭ＿ＯＵＴ
フィールドは、ブール代数の０の値を有する端頂点でパ
スが底に達することを示すため真に設定されるフラグで
ある。

【００４６】パート１において、正当ベクトルは、根頂
点から始まる二分決定図の横優先トラバースを用いて抽
出される。パート２の間、（非端頂点だけに対し得られ
た）ベクトルが不完全の場合、正当ベクトルが完全化さ
れるよう縦優先トラバースが行なわれる。パート３にお
いて、回路は各正当ベクトルに対しシミュレーションさ
れ、全ての正当ベクトルに対し矛盾の無い回路のブール
代数値のセットが判定される。以下詳細に説明する。

【００４７】パート１は最初に根頂点を選択する（ブロ
ック９０）。二分決定図の現在レベル上の頂点が選択さ
れ（ブロック９１）と、１レベル下の頂点が選択される
（ブロック９２）。選択された頂点がブール代数の０又
はブール代数の１の何れかと等しい端頂点である場合
（ブロック９３）、選択された頂点は目標ブール値ｖと
比較される（ブロック９５）。値が一致し、かつ、所定
のｋ個のパスは格納されていない、全ての二分決定図は
調べられていない、或いは、二分決定図の全てのパスの
セットが得られていない場合（ブロック９６）、正当ベ
クトルはセットＰに格納される（ブロック９７）。これ
以外の場合、頂点は非端頂点であり（ブロック９３）、
かつ、所定のｋ個のパスは格納されていない、全ての二
分決定図は調べられていない、或いは、二分決定図の全
ての正当ベクトルのセットが得られていない場合（ブロ
ック９８）、不完全な正当ベクトルは更なる処理のため
セットＱに格納される（ブロック９９）。

【００４８】１レベル下の頂点を選択し、端頂点である
かどうかを判定する段階は、１レベル下の全頂点が選択
されるまで続けられる（ブロック１００）。同様に、二
分決定図の現在のレベルにある頂点を選択する段階は、
現在のレベルの全頂点が選択されるまで（ブロック１０
１）、又は、ｋ個のパスが得られるまで（ブロック１１
７）、或いは、他のパスが得られなくなるまで繰り返さ
れる。

【００４９】パート２において、所定のｋ個のパスが得
られたとき（ブロック１０３）、正当ベクトルの抽出処
理中に二分決定図全体が列挙された場合、指標が設定さ
れる（ブロック１１４）。二分決定図に含まれている全
ての可能な正当ベクトルが得られた場合、二分決定図は
列挙される。上記例では、セットＰの全てのパスは完全
である。

【００５０】以下に説明するように、この例のシナリオ
の場合、セットＰの全てのベクトルのシミュレーション
により、学習条件のセットが得られる。或いは、パスは
不完全な正当ベクトルのセットＱから選択される（ブロ
ック１０４）。二分決定図の縦優先トラバースは、目標
ブール代数値ｖに等しい正当ベクトルを検出するため行
なわれる（ブロック１０５）。検出されたベクトルはセ
ットＱ_new に格納される（ブロック１０６）。縦優先ト
ラバースは、セットＱの全てのパスが選択されるまで続
けられる（ブロック１０７）。セットＰとセットＱの合
併がとられ、セットＰに格納される（ブロック１０
８）。

【００５１】パート３において、各正当ベクトルのファ
ンインとファンアウトが直接含意を行なうためトレース
される。正当ベクトルは選択され（ブロック１０９）、
前向き及び後向き伝搬によって到達し得る全ての論理ゲ
ートを評価するため、回路は論理ゲートの真理値表と、
回路の物理的連結性を用いてシミュレーションされる
（ブロック１１０）。照合アルゴリズムにおいて、選択
された正当ベクトルに対し予め格納された全てのブール
代数値（含意）は、更に回路に単射される。

【００５２】シミュレーションの終了時、含意結果ベク
トルの共通部分が、この点までにシミュレーションされ
たあらゆる正当ベクトルに対する全ての無矛盾の値の現
在のベクトルを得るためとられる（ブロック１１１）。
共通部分は新しい仮想学習領域セットＰＬＡＲとして格
納される（ブロック１１２）。パート３はセットＰの全
ての正当ベクトルがシミュレーションされるまで繰り返
される（ブロック１１３）。

【００５３】上記ルーチンの後処理部において、セット
Ｐは二分決定図の全ての正当ベクトルを含むことを示す
指標が設定されたならば（ブロック１１５）、セットＰ
ＬＡＲは真の学習領域を構成し（ブロック１１６）、セ
ットＰＬＡＲの論理ゲートに対し以下に説明する二分決
定図を使用するブール代数演算を実行する必要はない。

【００５４】図１５を参照するに、仮想学習領域の各ゲ
ートと、目標論理ゲートの間の含意を学習するルーチン
（ブロック５８）が示されている。この点までに上記方
法によれば直接含意による論理的関係が定められる。図
１５に示したルーチンは、ディジタル回路のトポロジー
内の論理ゲートの間に生じる更なる論理的関係を学習す
るため間接含意を行なう。

【００５５】論理ゲートＨは仮想学習領域から選択され
（ブロック１２０）、二分決定図はカットセットλを用
いて上記ゲートのため構築される（ブロック５５）。間
接含意は、目標ゲートＴの二分決定図と、論理ゲートＨ
の二分決定図にブール代数演算を実行し、上記ブール代
数演算の結果に基づいて論理的相互従属関係を判定する
ことにより学習される。

【００５６】好ましい一実施例において、目標ゲートＴ
の二分決定図とゲートＨの二分決定図に基づくブール代
数のＡＮＤ（ブロック１２１）と、目標ゲートＴの二分
決定図の補集合とゲートＨの二分決定図に基づくブール
代数のＡＮＤ（ブロック１２６）が行なわれるが、ブー
ル代数のＮＡＮＤと、ＯＲと、ＸＯＲと、それ以外の演
算を含む他の単純又は複雑なブール代数演算を行なって
もよい。ブール代数のＡＮＤ演算の可能な出力の中の二
つは、ゲートＨの二分決定図（又はその補集合）と等し
い（ブロック１２２及び１２７）、或いは、目標ゲート
Ｔの二分決定図（又はその補集合）と等しい（ブロック
１２４及び１２９）結果である。上記結果は、以下の表
１に基づく対偶則を適用することにより間接含意の学習
に使用することが可能である。間接含意の各セットは格
納され（ブロック１２３、１２５、１２８及び１３
０）、上記処理は仮想学習領域の全ゲートが選択される
まで繰り返される（ブロック１３１）。

【００５７】例えば、ゲートＴとゲートＨの二分決定図
はＡＮＤされ、その結果はゲートＨの二分決定図と一致
する場合を想定しよう。これは、ゲートＨがブール代数
の１と一致するとき、目標ゲートＴもブール代数の１と
一致することを意味する。対偶則を用いることにより、
目標ゲートがブール代数の０と一致するとき、ゲートＨ
はブール代数の０と一致することを間接的に含意してい
る。

【００５８】

【表１】

【００５９】上記説明は、例証の目的のため、一定の値
が与えられた関係を計算（学習）することに集中してい
る。上記処理は、一定の値が与えられた関係以外の関係
がある二つの信号の間の関数的な従属性（関係）を計算
するため使用してもよい。例えば、正当化されていない
ゲートＧと目標ゲートＴが与えられたとき、学習は行な
われないが小さい二分決定図Ｈが生成された場合、上記
ゲートの二つの二分決定図のブール代数のＡＮＤを計算
し、格納することが可能である。得られた二分決定図Ｈ
を一定の値が付与された学習処理内の目標二分決定図と
して用いることが可能であるが、一定の値が付与された
学習ではなく、むしろ、“関数的に値を付与された”学
習が得られる。二分決定図Ｈのブール代数の０又は１の
値は一定のブール代数値を有するディジタル回路内の単
一の論理ゲートに必ずしも常に対応するとは限らないの
で、上記学習は関数的に値を付与される。より複雑なブ
ール代数演算に加えて、ブール代数のＡＮＤ以外の他の
演算を関数的に値を付与された関係の学習の更なる処理
に容易に使用することができる。

【００６０】ＩＩ． 論理的相互従属関係のある論理ゲ
ートのグループを使用する論理設計照合 図１の装置で使用されるような論理的相互従属関係のあ
る論理ゲートのグループを用いる論理設計照合用のコン
ピュータ支援論理設計装置及び方法のブロック図を図１
６に示す。コンピュータプログラム７は６個の主要な構
成部（ブロック１７９，１８０，１８５，１８６，１８
７及び１９７）からなり、他の構成部を統合するための
主制御部１７９を含む。２次記憶装置１は、１４個のフ
ァイル（ブロック１８１，１８２，１８３，１８４，１
８８，１８９，１９０，１９１，１９２，１９４，１９
５，１９６，１９８及び１９９）を格納する。含意学習
部１８０は、ディジタル回路の対の論理設計トポロジー
ファイル１８１及び１８２を読み込むため使用される。
含意学習部１８０は、図２に示したような学習プログラ
ムを構成するが、一つの回路だけではなく、含意ファイ
ル１８３及び１８４の対に二つのディジタル回路の含意
を格納する。

【００６１】複合回路作成部１８５は、排他的論理和
（ＸＯＲ）論理ゲートを介して主出力で接合された二つ
のトポロジーを構成する複合回路ファイル１８８を生成
するため使用される。第１回路部１８６のカットセット
と第２回路部１８７のカットセットは、共に夫々の回路
のカットセットと、もう一方の回路の反映カットセット
とを発生する。複数の中間データファイルＩＰ’１９
０、ＣＰ１ １９１、ＣＰ２ １９２、Ｔ_cut １９４、
Ｔ_complete １９５、及びＰＣ １９６が作成される。
その上、含意選択ファイル１８９は中間結果を格納する
ため使用される。

【００６２】完全なカットセットが検出されなかった場
合、カットセットホール充填部１９７は、完全なカット
を生成するため中間データファイルＣＰ２ １９２と、
ＩＰ’１９０とを読み込む。カットセットホール充填部
１９７は、更に、中間データファイル１９８及び１９９
を作成し、回路が照合されたかどうかの判定をディスプ
レイ２００及びプリンタ２０１に出力し、結果ファイル
２０２に格納する。

【００６３】論理的相互従属関係のある論理ゲートのグ
ループを用いる論理設計照合のプログラム２１０の好ま
しい一実施例のフローチャートを図１７及び１８に示
す。プログラム２１０は二つのフェーズで動作する。フ
ェーズＩは、図７に示したコンピュータプログラムを使
用して、論理的相互従属関係（含意）の学習によって照
合される各回路の論理設計を解析する（ブロック２１
１）。

【００６４】論理的相互従属関係（含意）は、一方の変
数がある特定のブール代数の値であるならば、もう一方
の変数は強制的に別の特定のブール代数の値になるよう
な二つのブール代数の変数の間の関係である。例えば、
もう一度図４を参照すると、論理ゲート４８に対する論
理的相互従属関係が論理ゲート４０に存在するならば、
ブール代数の値１がワイヤ４１にアサートされている限
り、ブール代数の値１がワイヤ４９にアサートされる。
フェーズＩで使用されるデータ構造は図１９及び２０に
示されている。

【００６５】図１９の（Ａ）を参照すると、論理的相互
従属関係の仮のリストを格納するリンクしたリストデー
タ構造が示されている。フェーズＩの進行中、論理的相
互従属関係が幾つ得られるかは予め分からない。従っ
て、各論理的相互従属関係が検出される毎に、検出され
た論理的相互従属関係は動的なリンクドリストデータ構
造に追加される。ゲート番号（ＧＡＴＥ＿ＮＵＭＢＥ
Ｒ）フィールドは、論理的相互従属関係が得られた論理
ゲート番号を格納する。ゲート値（ＧＡＴＥ＿ＶＡＬ）
フィールドは、論理的相互従属関係のブール代数値を示
す。最後に、次の学習リンクドリスト（ＮＥＸＴ＿ＬＥ
ＡＲＮＩＮＧ＿ＬＩＮＫＥＤ＿ＬＩＳＴ）フィールド
は、リンクドリストの次の要素へのポインタを格納す
る。リングドリストの最後の要素は接地され、ＮＥＸＴ
＿ＬＥＡＲＮＩＮＧ＿ＬＩＮＫＥＤ＿ＬＩＳＴフィール
ドには値ヌルが入る。リンクドリストデータ構造は、論
理的相互従属関係が検出された各ブール代数値に対する
トポロジー内の各ワイヤに割り当てられる。

【００６６】図１９の（Ｂ）を参照するに、リンクドリ
ストデータ構造の一例を示す図が示されている。第１の
要素７２は、論理的相互従属関係を表わす。論理ゲート
１のブール代数の値１と一致する論理的相互従属関係を
表わす。第１の要素７２は論理ゲート２のブール代数の
値０と一致する論理的相互従属関係を表わす第２のリス
トの要素７３を示す。要素７３はリンクドリストの最後
の要素であり、ヌル値を指し示す。

【００６７】図２０の（Ａ）を参照するに、フェーズＩ
中に論理ゲートのあるレベルの終了時に論理的相互従属
関係を格納及び収集するデータ構造が示されている。各
学習レベルの全ての論理的相互従属関係が検出された
後、等価リスト（ＥＱ＿ＬＩＳＴ）と、反転リスト（Ｉ
ＮＶ＿ＬＩＳＴ）と、リスト０（ＬＩＳＴ＿０）と、リ
スト１（ＬＩＳＴ＿１）の四つのリストが作成される。
ＥＱ＿ＬＩＳＴは、リストが割り当てられたゲートと関
数的に等価な論理ゲートのリストを収容する。同様に、
ＩＮＶ＿ＬＩＳＴは、リストが割り当てられたゲートと
関数的に反転した論理ゲートのリストを収容する。ＬＩ
ＳＴ＿０及びＬＩＳＴ＿１は、リストが割り当てられた
ゲートに夫々ブール代数の値０又は１が単射されたとき
いつも論理的相互従属関係を有する論理ゲートのリスト
を収容する。

【００６８】上記四つのリストのデータ構造は図２０の
（Ａ）に示されている。長さ（ＬＥＮＧＴＨ）のフィー
ルドは学習リストの長さ、即ち、論理的相互従属関係の
リスト内の論理ゲートの数を格納する。学習（ＬＥＡＲ
ＮＩＮＧ）フィールドは、ゲートの論理的相互従属関係
を格納する整数型配列へのメモリアドレスポインタを格
納する。上記整数型の値は正又は負の何れかのゲート番
号である。正のゲート番号はブール代数の値１が目標ゲ
ートで得られたことを示し、負のゲート番号はブール代
数の値０が目標ゲートで得られたことを示す。

【００６９】図２０の（Ｂ）は、ゲートｋに対する論理
的相互従属関係のセットの一例を示す概略図である。Ｅ
Ｑ＿ＬＩＳＴリストには、ゲートｋと関数的に一致する
４個のゲート：５，８，−１０及び１２が記載されてい
る。同様に、ＩＮＶ＿ＬＩＳＴはゲートｋと関数的に逆
の４個のゲート：１，−２，７及び１１が記載されてい
る。ＬＩＳＴ＿０は、ブール代数の値０に対する論理的
相互従属関係が分かっている３個のゲート：３，１５及
び２０が記載されている。最後に、ＬＩＳＴ＿１は、ブ
ール代数の値１に対する論理的相互従属関係が分かって
いる５個のゲート：４，６，９，１３及び１５が掲載さ
れている。

【００７０】フェーズＩＩは回路の対を照合する。その
ゴールは、主出力と、各回路のサブセットを構成する論
理ゲートのセットの間にある区分の対を使用して等価性
を証明することである。図１７及び１８を再度参照する
に、上記二つの回路の各々からの主出力を合わせ、その
主出力を単独のＸＯＲ論理ゲートに接続することにより
複合回路が作成される（ブロック２１２）。従って、組
み合わされる出力信号の間のあらゆる不一致は、ＸＯＲ
論理ゲートの出力に反映される。

【００７１】図４４は複合ディジタル回路のトポロジー
を例証する論理設計の概略図である。複合回路は第１及
び第２の別個のディジタル回路のトポロジー４７０及び
４７１からなり、各トポロジーは、主出力４７２及び４
７３と、主入力４７４及び４７５のセットを構成する。
主出力は、ワイヤ４７８及び４７９によって相互接続さ
れた論理ゲート４７６及び４７７と相互接続される。別
個のトポロジーの一方の主出力４９０は、別個のトポロ
ジーのもう一方に対応する主出力を有する。別個の各ト
ポロジーからの対応する主出力は、二つのトポロジー間
の等価性を示すワイヤ４８１上の出力信号をアサートす
る排他的論理和（ＸＯＲ）論理ゲート４８０を使用して
一括して排他的論理和される。図４４には排他的論理和
論理ゲートが示されているが、ゲートをシミュレーショ
ンすることが可能であり、これにより、対応する出力
は、ソフトウェアを用いてコンピュータ支援設計装置に
よって論理的に排他的論理和がなされる。同様に、複合
回路は同じ手段によってシミュレーションが行なわれ
る。

【００７２】等価性は内部カットと主出力の対の間にあ
る区分の対を構成する二つの回路のトポロジーの一部分
だけを調べることにより照合することができる。しか
し、かかる回路は一般的に完全であることが必要とされ
る。カット内の全ての点が同一回路、又は、別の回路の
カットの上又は前方に含意点を有するならば、そのカッ
トは完全であると呼ばれる。カットの上又は前方の他の
あらゆる論理ゲートに対し含意のないカット上の論理ゲ
ートが存在するならば、一般的に主出力とカットの間に
含まれる回路の一部分だけを調べることにより二つの回
路を照合することは不可能である。

【００７３】従って、各回路に対し仮のカット選択領域
ＩＰが検出され、反映的な仮のカット選択領域ＩＰ’は
他の回路で検出される（ブロック２１３及び２１７）。
上記各仮のカット選択領域ＩＰは、各回路を通る仮のカ
ットと、その回路の主出力の間に含まれる論理ゲートの
セットを構成する。図４４には仮のカット選択領域ＩＰ
の一例が示され、仮のカット４８２は、論理ゲート４８
３、４８４及び４８５からなる仮のカット選択領域ＩＰ
を確定する。上記仮のカット選択領域は回路の一部分に
対応し、ディジタル回路の照合を行なう際に相当性が評
価される。各反映的な仮のカット選択領域ＩＰ’は、他
の回路内に生じる論理ゲートのセットからなり、仮のカ
ット選択領域ＩＰ内の各含意点はもう一方の回路の対応
する含意点に写像される。この写像された点のセットは
反映領域ＩＰ’と呼ばれる。反映領域ＩＰ’の一例は図
４４に示され、仮のカット４８２は、論理ゲート４８
６、４８７、４８８及び４８９からなる反映領域ＩＰ’
を確定する。

【００７４】仮のカット選択領域ＩＰと、反映的な仮の
カット選択領域ＩＰ’の両方に対し、二つの回路の一部
分を形成する完全なカットを潜在的に構成し得る論理ゲ
ートの点を通るカットが存在する。回路１と回路２の両
方は、もう一方の回路に写像する反映的な仮のカット選
択領域ＩＰ’を夫々伴う仮のカット選択領域ＩＰを作成
するため別個に解析される（回路１の場合のブロック２
１４及び回路２の場合のブロック２１８）。かくして、
照合を行なうため必要とされる計算資源の量を最小限に
抑えるよう最適カット、即ち、より小さいサイズの区分
が検出される。夫々の仮のカット選択領域ＩＰと反映的
な仮のカット選択領域ＩＰ’とに基づく回路１及び２を
通る個々のカットの対は、夫々、回路１及び２の完全な
カットλ ₁ 及びλ₂ と呼ばれる。何れか一方が完全なカ
ットではない場合（ブロック２１５及び２１９）、その
カットは夫々不完全なカットλ_1-incomplete及びλ
_{2-inco mplete}と呼ばれ、かかる不完全なカットを完全化
するため必要とされる論理ゲートが判定される（ブロッ
ク２１６及び２２０）。

【００７５】回路１及び２の各々を通る完全なカットは
仮のカット選択領域ＩＰと反映的なカット選択領域Ｉ
Ｐ’を使用して試行され、上記カットの対は、夫々、カ
ットα及びα’のように名前を付けられる（ブロック２
１４及び２１８）。完全なカットλ₁ 及びλ₂ が両方の
回路１及び２に対し検出されたならば（ブロック２２
１）、上記カットのサイズは比較される（ブロック２２
２）。カットセットのサイズはゲートの個数に関して定
められる。カットセットのホールは、カットの上又は前
方でもう一方の回路内に含意のないカットセットのゲー
トがあることを意味する。カットセットλ₁ の方が小さ
い場合、カットセットλ₁ が完全なカットと呼ばれる
（ブロック２２３）。カットセットλ₂ の方が小さい場
合、カットセットλ₂ が完全なカットと呼ばれる（ブロ
ック２２４）。カットλ₁だけが完全な場合（ブロック
２２５）、カットλ₁ は回路のカットと呼ばれる（ブロ
ック２２３）。一方、カットλ₂ だけが完全な場合、カ
ットλ₂ は回路のカットと呼ばれる（ブロック２２
４）。

【００７６】カットセットの完全性のテストの実行後、
カットλ₁ 又はλ₂ を構成する各ゲートのワイヤにブー
ル代数の値を単射することにより、トポロジーは照合さ
れる（ブロック２２７）。出力信号はトポロジー間の等
価性を示すためＸＯＲ論理ゲートからアサートされる。
出力信号がブール代数の値０と一致する場合、回路は等
価であることが照合される。

【００７７】図２１を参照すると、主出力から始めてカ
ットセットαを検出するルーチンのフローチャートが示
されている。上記ルーチンは、区分を形成する含意点の
セットを選択するため出力ゲートのファンインを介して
後向きにトレースする。目標回路の中の何処かにある出
力ゲートＧは選択され（ブロック２３０）、ゲートＧが
先に選択されている場合（ブロック２３１）、ルーチン
は終了する。

【００７８】ゲートＧのファンインは主入力の方へ後向
きにトレースされるので、ゲートＧの直接の入力にある
ゲートＪが選択される（ブロック２３２）。ゲートＪが
先に選択されていない場合（ブロック２３３）、ゲート
Ｊの格納された学習含意点のセットは、ゲートＪに対し
現在の回路又は他の回路に含意点が存在するかどうかを
判定するため調べられる（ブロック２３４）。かかる含
意点が同一回路内に存在する場合、解析されている回路
のゲートＪと共に仮のカット選択領域に格納され、他の
回路内のあらゆる含意点は他の回路の反映的な仮のカッ
ト選択領域ＩＰ’に格納される（ブロック２３５）。上
記含意点が存在しない場合、この処理はゲートＪを用い
て自分自身を再帰的に呼出す（ブロック２３６）。上記
処理はゲートＧへの全ての直接の入力が選択されるまで
繰り返される（ブロック２３７）。

【００７９】図２２を参照すると、仮のカット選択領域
ＩＰと反映的な仮のカット選択領域ＩＰ’を格納するデ
ータ構造が示されている。このデータ構造は、仮のカッ
トを構成する論理ゲート番号の整数型配列からなる。上
記配列の最大サイズは、前処理コマンドを用いて最大の
配列次元を設定するカットサイズマクロによって決めら
れる。

【００８０】図２３及び２４には、反映的なカットセッ
トαを検出するルーチンが示されている。このルーチン
の目的は、第１の回路の区分に関数的に対応する区分を
第２の回路に作成することである。上記ルーチンの第１
の部分の間、所定の主出力からは辿ることができるが、
反映的な仮のカット選択領域ＩＰ’のゲートからは辿る
ことができない第２の回路の全ての論理ゲートがマーク
される（ブロック２４０）。

【００８１】反映的な仮のカット選択領域ＩＰ’には、
第１の回路に適合している出力ゲートを有する第２の回
路内の所定の出力ゲートの格納された論理的相互従属関
係（学習含意点）が含まれることに注意が必要である。
上記格納された相互従属関係は、予め経験的、又は、論
理的に含意され、図２０の（Ａ）及び（Ｂ）に示したデ
ータ構造を使用して含意ファイル１８３及び１８４に格
納される。かくして、たとえ、上記関係は照合される二
つの回路の独立性に起因して直接的に含意されなくて
も、第１の回路の論理ゲートは上記格納された論理的相
互従属関係の中の一つを用いて第２の回路に反映され
る。

【００８２】反映的なカット選択領域ＩＰ’は完全なカ
ットである場合（ブロック２４１）、第１の回路の論理
ゲートはその主出力から後向きにトレースすることによ
り解析される。ゲートＧが選択され（ブロック２５
７）、後戻りトレース処理は第２の回路の反映的な仮の
カット選択領域ＩＰ’の点に写像する第１の回路の全ゲ
ートを識別するため呼び出される（ブロック２５８）。
この処理は主出力の全部が選択されるまで繰り返される
（ブロック２５９）。

【００８３】反映的な仮のカット選択領域ＩＰ’が完全
なカットを構成しない場合、反映的な仮のカット選択領
域ＩＰ’内の論理ゲートによって到達し得ないゲートは
候補点としてセットＣＰ１に格納される（ブロック２４
２）。同様に、反映的な仮のカット選択領域ＩＰ’のカ
ットα’の上又は前方の何れかに含意点を有し、第２の
回路に対し学習された含意のセット内の全ゲートは、マ
ークされ（ブロック２４３）、候補点としてセットＣＰ
２に格納される（ブロック２４５）。

【００８４】上記ルーチンの第２の部分の間、第２の回
路の各出力ゲートのファンインは、ＣＰ２内の何れのゲ
ートがＣＰ１内の全てのゲートに対しカットセットを形
成し得るかを判定するため再帰的に解析される。ゲート
Ｋはある出力ゲートＧに対し選択され（ブロック２４
８）、ゲートＫの再帰的な処理が呼び出される（ブロッ
ク２４９）。出力ゲートＧの全入力が選択されるまで、
処理は繰り返し的に呼び出される（ブロック２５０）。

【００８５】出力ゲートＧで開始された再帰的探索は、
ＣＰ１とＣＰ２にあるゲートが検出されたとき停止され
る。かかるゲートは配列Ｔ_cut に格納される。探索処理
の終了時、配列Ｔ_cut の要素は反映的な仮のカット選択
領域ＩＰ’に追加される（ブロック２５１）。上記探索
処理が主入力に達したとき、カットは不完全である。上
記探索処理が主入力に達しなかったとき、完全なカット
セットが検出される（ブロック２５２）。無関係なゲー
トは、Ｔ_cut に追加されたとき、必要とされるカットを
与える反映的なカット選択領域ＩＰ’から削除される
（ブロック２５３）。上記カットセットは、縦優先探索
によって主出力の最も近くにあるゲートの境界を定める
ことにより配置される。次いで、処理（ブロック２５
５）は、上記と同様に、ファンインの全入力ゲートが解
析されるまで（ブロック２５６）、各出力ゲートＧの入
力を再帰的に解析する（ブロック２５４）。

【００８６】図２５にはカットセットのホールを充填す
るルーチンのフローチャートが示されている。このルー
チンは、回路の区分のギャップを繋ぐためフェーズＩの
間に格納された論理的相互従属関係（学習された含意
点）のセットを探索することによりカットを作成するこ
とを意図している。ギャップを繋ぐため、学習された含
意のセットに追加されたとき、場合によっては小さいカ
ットセットを得る助けになる幾つかのゲートを（たと
え、格納された含意がなくても）探す。

【００８７】上記ルーチンの第１の部分の間に、ゲート
Ｋはセットαから選択され（ブロック２６０）、ゲート
Ｋが既に調べられていた場合（ブロック２６１）、この
ルーチンは終了する。或いは、ゲートＫが候補点ＣＰ１
のセットから到達できないとき（ブロック２６２）、こ
のルーチンは終了する。ゲートＫが候補セットＣＰ１と
候補セットＣＰ２にあるとき（ブロック２６３）、ゲー
トＫは配列Ｔ_cut に追加され（ブロック２６４）、ルー
チンは終了する。或いは、ゲートＫは主入力である場合
（ブロック２６５）、完全なカットを検出し得ず（ブロ
ック２６６）、このルーチンは終了する。それ以外の場
合、ゲートＫの入力ゲートＩは選択され（ブロック２６
７）、ゲートＫの全入力ゲートが選択されるまで（ブロ
ック２６９）、上記処理は再帰的に自分自身を呼び出す
（ブロック２６８）。

【００８８】図２６には、反映的な仮のカット選択領域
ＩＰ’に含まれるかどうかを判定するため論理ゲートの
ファンインを介して後向きにトレースするルーチンが示
されている。回路にあるゲートＬに対し（ブロック２８
０）、入力ゲートＭが選択される（ブロック２８１）。
入力ゲートＭが先に調べられている場合（ブロック２８
６）、その入力ゲートは飛ばされ、別のゲートが選択さ
れる。或いは、ゲートＭが反映的な仮のカット選択領域
ＩＰ’にある場合（ブロック２８２）、ゲートＭはセッ
トＴ_completeに格納される（ブロック２８３）。ゲート
Ｍが反映的な仮のカット選択領域ＩＰ’に含まれない場
合、処理はゲートＭを用いて自分自身を再帰的に呼び出
す（ブロック２８４）。上記処理は所定のゲートＬに対
する全入力ゲートが選択されるまで繰り返される（ブロ
ック２８５）。

【００８９】図２７には、カットセットΘが完全かどう
か、即ち、セットΘのゲートを除いて主出力から到達可
能な入力が回路内に存在しないかどうかを決定するルー
チンが示されている。この処理は、配列Θに格納された
所定の部分カットセットが完全なカットセットである
か、或いは、ホールを有するかを判定する。配列Θは回
路内のゲートの領域を表わし、図２７のルーチンは所定
の領域によって回路内のすべての入力が出力ゲートに到
達するのを阻止されるかどうかを判定する。

【００９０】ゲートＧは部分カットセットから選択され
る（ブロック２９０）。そのファンアウトとファンイン
は、夫々、前向き及び後向き伝搬を用いて回路のトポロ
ジーの中をトレースされ（ファンアウトの場合のブロッ
ク２９１と、ファンインの場合のブロック２９２）、
“＊”でマークされる。かかる選択及びマーキング処理
は、ゲートＧへの全入力が選択されるまで（ブロック２
９５）、自分自身への再帰呼出しを用いて（ブロック２
９４）、ゲートＧのあらゆる入力ゲートＺに対し繰り返
される（ブロック２９３）。回路の全ゲートが“＊”で
マークされた場合、カットセットは完全である。

【００９１】図２８には、論理的相互従属関係のセット
内の論理ゲートをマークするルーチンが示されている。
ゲートは論理的相互従属関係（学習された含意）のセッ
トから選択され（ブロック３００）、そのゲートの含意
点が選択され、マークされる（ブロック３０１）。この
処理は全ての含意点が選択されるまで繰り返され（ブロ
ック３０４）、論理的相互従属関係のある全含意点が選
択される（ブロック３０５）。

【００９２】図２９には、不完全なカットを完全化する
ため必要とされる論理的ゲートを定めるルーチンが示さ
れている。部分カットセットαのホール（ブロック３１
０）及びα’（ブロック３１３）は埋められる。同様
に、反映的な仮のカット選択領域ＩＰ’のホール（ブロ
ック３１１）及びＩＰ（ブロック３１４）のホールは埋
められる。回路１の場合、完全なカットは、部分カット
セットαと、反映的な仮のカット選択領域ＩＰ’とによ
り構成されることに注意が必要である。同様に、カット
２の場合、完全なカットは、部分カットセットα’と、
仮のカット選択領域ＩＰとにより構成される。従って、
上記二つのカットセットの合併集合が計算され、回路１
及び回路２の完全なカットセットとして、夫々、カット
セットλ₁及びカットセットλ₂ に格納される（カット
セットλ₁ に対しブロック３１２及びカットセットλ₂
に対しブロック３１５）。

【００９３】図３０の（Ａ）には、カットセットλ₁ 及
びλ₂ を格納するデータ構造が示されている。ゲート番
号（ＧＡＴＥ＿ＮＵＭＢＥＲ）フィールドは、回路内の
各論理ゲートを識別する固有の数字を格納する。等価フ
ラグ（ＥＱ＿ＦＬＡＧ）と、反転フラグ（ＩＮＶ＿ＦＬ
ＡＧ）と、両方フラグ（ＢＯＴＨ＿ＦＬＡＧ）のフィー
ルドには、夫々、与えられた論理ゲートが、当該回路又
はもう一方の回路に等価論理ゲート、反転論理ゲート、
或いは、論理的相互従属関係を有するかどうかを示すフ
ラグが含まれている。等価ゲート、反転ゲート、及び論
理的相互従属関係は、与えられた論理ゲートの各々の学
習リストに格納されることに注意が必要である。０フラ
グ（０＿ＦＬＡＧ）及び１フラグ（１＿ＦＬＡＧ）フィ
ールドには、夫々、ブール代数の０又はブール代数の１
の値が上記ゲートに単射されたならば、与えられたゲー
トは論理的相互従属関係を有することを示すフラグが格
納されている。最後に、完全性フラグ（ＣＯＭＰＬＥＴ
Ｅ＿ＦＬＡＧ）は、カットが完全であるかどうかを示
す。

【００９４】図３０の（Ｂ）は、カットα₁ 及びカット
α₂ を格納するデータ構造が示されている。このデータ
構造は同図の（Ａ）に示したようなデータ構造の配列に
より構成される。上記配列の最大サイズは、前処理コマ
ンドを使用して最大配列次元を定めるカットサイズマク
ロによって定義される。図３１には、部分カット内の論
理ゲートをトレースし、マークするルーチンが示されて
いる。部分カットＰＣ内の各ゲートの前向きコーン（ブ
ロック３２０）と後向きコーン（ブロック３２１）は、
各論理ゲートの中間的なファンアウトとファンインのト
ラバースによってトレースされ、マークされ、到達した
各ゲートはＴＥＭＰ＿Ｄとしてマークされる。上記ルー
チンの第２の部分において、主出力ゲートＰは選択さ
れ、部分カットＰＣ内のホールからなるギャップをつな
ぐかどうかを定めるため解析される（ブロック３２
２）。

【００９５】図３２には、論理的相互従属関係のセット
内の論理ゲートの間のギャップをつなぐ論理ゲートを探
すルーチンが示されている。上記論理ゲートは図示しな
い。当該ゲートＰの入力ゲートＧは選択される（ブロッ
ク３３０）。ゲートＧは先に調べられていない場合（ブ
ロック３３１）、かつ、前のルーチンでＴＥＭＰ＿Ｄと
してマークされなかった場合（ブロック３３２）、ゲー
トＧは、部分カットＰＣのギャップ内の論理的ゲートの
セットからなるホールセットに格納される（ブロック３
３３）。

【００９６】ゲートＧはＴＥＭＰ＿Ｄとしてマークさ
れ、部分カットセットＰＣにあるならば（ブロック３３
４）、ゲートＧはギャップにあると考えられるので、更
に解析を行なう必要はない。それ以外の場合、この処理
はゲートＧを用いて自分自身を再帰的に呼出し（ブロッ
ク３３５）、当該ゲートＰに対する全入力が選択される
まで繰り返される（ブロック３３６）。

【００９７】図３３には、先にマークされた論理ゲート
のトレース、収集及びマーキングルーチンが示されてい
る。このルーチンは、あるゲートＧが先に調べられてい
ない場合（ブロック４１１）、そのゲートＧに基づいて
動作する（ブロック４１０）。ゲートＧは先に調べられ
ず、“＊”でマークされている場合（ブロック４１
２）、ゲートＧは飛び越される。それ以外の場合、ゲー
トＧは“＃”でマークされ、配列Ｔ１に格納される（ブ
ロック４１３）。ゲートＧが主入力の場合（ブロック４
１４）、ゲートＧの更なる解析は要求されず、このルー
チンは終了する。ゲートＧは主入力ではない場合、ゲー
トＧの入力ゲートＨが選択され（ブロック４１５）、上
記ルーチンは、ゲートＧの全入力ゲートが選択されるま
で（ブロック４１７）、ゲートＨを入力として使用して
自分自身を再帰的に呼び出す（ブロック４１６）。

【００９８】ＩＩＩ． 二分決定図の単純化を用いる論
理設計照合 図１の装置で使用されるような二分決定図の単純化を用
いる論理設計照合用のコンピュータ支援設計装置及び方
法のブロック図を図３４に示す。上記装置及び方法のゴ
ールは、二分決定図ベースの処理において、二分決定図
だけを使用する照合の利点を損なうことなく、ディジタ
ル回路の対を照合するため関数的学習を使用することで
ある。

【００９９】照合されている二つの回路を表わす二分決
定図が大規模かつ複雑な場合、二つの回路の照合は困難
化する。二つの回路が構造的に類似しているとき、関数
的学習により二つの回路の対応する主出力の等価性が非
常に頻繁に発見されるので、照合は関数的学習だけを用
いて実行し得る。目標ワイヤの入力コーン（中間的なフ
ァンイン）に含まれているブール代数表現の二分決定図
表示が二分決定図ベースの照合に大き過ぎるとき、関数
的学習は二分決定図のサイズを縮小するため使用され
る。関数的学習は、疑似入力変数のセットを選択し、二
つの回路の対応する出力関数を表わす二つの二分決定図
のＸＯＲ（複合）二分決定図を構築するため論理的相互
従属関係を用いることによって照合を高速化するため使
用される。論理的相互従属関係（含意）は、ＸＯＲ二分
決定図のグラフサイズを更に縮小するためカットの変数
の“ドントケア”の組合せ、即ち、二つの所定の回路に
存在しないカット変数のブール代数の組合せの検出に更
に利用される。

【０１００】コンピュータプログラム７は、他の部品を
統括する主制御部３５５を含む６個の主要部（ブロック
３４２，３４５，３４７，３４９，３５１，３５３及び
３５５）からなる。２次記憶装置１は、８個のファイル
（ブロック３４０，３４１，３４３，３４４，３４６，
３４８，３５０及び３５４）を格納する。含意学習部３
４２はディジタル回路の対の論理設計トポロジーファイ
ル３４０及び３４１を読み込み、そのファイルの中の間
接含意を学習するため使用される。含意学習部３４２は
図７に示したコンピュータプログラムよりなるが、しか
し、一つの回路だけではなく、含意ファイル３４３及び
３４４の対として二つのディジタル回路の間接含意を格
納する。

【０１０１】区分完全性チェック部３４５は、カットセ
ットを作成し、照合される各回路のカットセットが完全
な区分であるかどうかをチェックするため使用される。
区分完全性チェック部３４５は、二分決定図３４８を構
築するため二分決定図構築部３４７により使用される完
全なカットセット３４６の対を発生する。区分完全性チ
ェック部３４５は、ブロック３６３に示したように、図
１７及び１８に示した論理的相互従属関係のある論理ゲ
ートのグループを用いた論理設計照合プログラム２１０
からのルーチンにより構成される。学習条件計算部３４
９は、二分決定図のサイズを縮小、単純化する単純化部
３５３によって使用される学習条件３５０のセットを作
成する。学習条件の使用の他に、格納された論理的相互
従属関係（間接含意）は、二分決定図のサイズを更に縮
小するため共通因子計算部３５１により使用される。

【０１０２】従って、目標ワイヤ自体を含む目標ワイヤ
のコーン内の全てのワイヤに対する二分決定図３５４が
構築される。ある中間カットで得られた疑似変数に対し
て構築された目標コーンの二分決定図はＧ_d と呼ばれ
る。次に、学習条件３５０は、目標ワイヤの入力中と、
カットの前方で種々の二分決定図を適切に併合すること
により得られる。上記学習条件は、単純化部３５３にお
いて、Ｇ_d のサイズを縮小し単純化するため、次々にＧ
_d と論理和される。上記条件は、本質的に、カットの前
方の関数の可制御性の“ドントケア”セットからなる。

【０１０３】Ｇ_d のサイズの単純化の終了時、結果はデ
ィスプレイ３５６及びプリンタ３５７でユーザに表示さ
れ、結果ファイル３５８に格納される。二分決定図単純
化プログラムを用いた論理設計照合の好ましい一実施例
を図３５及び３６に示す。このプログラムは三つのフェ
ーズで動作する。フェーズＩは、図７に示したコンピュ
ータプログラムを用いて、照合すべき各回路の論理設計
を学習された論理的相互従属関係（含意）によって解析
する（ブロック３６１）。

【０１０４】次に、複合回路は、二つの回路の各々から
の主出力を合わせ、各対をＸＯＲ論理ゲートに供給する
ことにより作成される（ブロック３６２）。かくして、
適合する出力信号の間の不一致は、ＸＯＲゲートの出力
に反映される。二つの対応する主出力が関数的に異なる
場合、二つの回路の主入力に供給されたとき、ＸＯＲ論
理ゲートの出力にブール代数の値１を生成し、これによ
り、照合される二つの回路の間の等価性の欠如を示す少
なくとも一つのブール代数値の組合せがある。

【０１０５】フェーズＩＩにおいて、ブロック３６３に
示したように、図１７及び１８に示した論理的相互従属
関係のある論理ゲートのグループを用いた論理設計照合
プログラムからの区分完全性チェックルーチンを用い
て、回路区分が完全であるかどうかの判定が行なわれる
（ブロック３６３）。プログラムの残りの部分はフェー
ズＩＩＩを構成する。全体的なゴールは、照合される両
方の回路の併合された区分の差の関数を表わす複合二分
決定図（ＸＯＲ二分決定図）を繰り返し単純化すること
である。

【０１０６】従って、各回路の区分を構成するカットセ
ットは学習条件と共に使用するのに適することが必要で
ある。適当なカットセットは、カットセットが有するホ
ールの数が非常に少ないという特質を満足する。示唆さ
れるホールの個数の割合は、カットセットにある含意点
の個数の３分の１以下である。所定の回路の対を照合す
るため利用可能な計算資源に依存してこれ以外の割合を
同様に試すことができる。ホールは、カットの上又は前
方にある別の点に対し含意点のない回路内の点であるこ
とに注意が必要である。カットセットが適当ではない場
合（ブロック３６４）、回路は代わりに主出力に関し構
築された順序付けされた二分決定図を用いて照合される
（ブロック３６５）。

【０１０７】二つの回路の各々に対し適当なカットセッ
トが存在する場合、変数順序π及びπ’は各カットセッ
トに対し計算され（ブロック３６６）、二分決定図の
対、Ｆ（λ）及びＧ（λ’）は構築される（ブロック３
６７）。ここに与えられたような二分決定図の構成又は
操作に必要な変数順序は、例えば、マリック(S. Malik)
等の“論理合成環境の二分決定図を使用する論理照合(L
ogic Verification Using Binary Decision Diagrams i
n a Logic Synthesis Environment)”、ICCAD(1988) 、
6-9 ページに記載されているような標準的な方法で計算
される。上記文献の内容は参考として引用されている。
その上、ヒューリスティックに許容可能な二分決定図順
序を自動的に決定し得る動的な順序付けベースの二分決
定図パッケージは、例えば、デビッドロング(David Lon
g)によって開発され、ペンシルベニア州ピッツバーグに
あるカーネギーメロン大学から入手可能なパブリックド
メインパッケージのように、容易に入手することができ
る。

【０１０８】上記二つの二分決定図から、複合二分決定
図Ｈは、二分決定図Ｆ（λ）と二分決定図Ｇ（λ’）の
ブール代数ＸＯＲを実行することにより計算される（ブ
ロック３６８）。このＸＯＲ二分決定図は、二つの関数
Ｆ（λ）とＧ（λ）の差分の関数を表わす。学習条件の
簡単化処理の一部は、主出力と各回路のカットの間にあ
る学習条件ＡＮＤ＿ＬＮＧ（ｉ）と呼ばれる二分決定図
のセットを構築することである（ブロック３６９）。従
って、複合二分決定図Ｈは、二つの回路の各々で内部カ
ット点のカットセット変数に関し構築された二つの回路
の対応する主出力の二つの二分決定図の間のブール代数
ＸＯＲ演算によって作成される。上記複合二分決定図Ｈ
は、二分決定図Ｈ_new （ｉ）を作成するため学習条件Ａ
ＮＤ＿ＬＮＧ（ｉ）のセットに格納された各二分決定図
と論理積をとられる。各演算の後、Ｈ_new （ｉ）のサイ
ズはＨのサイズより小さくなり、Ｈ_new （ｉ）は元の複
合二分決定図Ｈを置換するので、複合二分決定図が単純
化される。

【０１０９】学習条件の論理積の終了後、得られた二分
決定図Ｈは、共通因子化と、学習条件を使用する制限と
によって更なるサイズの縮小がなされる。共通因子化段
階中、二分決定図Ｈはカット変数に基づくシャノンの展
開式を用いて共通因子化される（ブロック３７０）。各
共通因子化段階の後、カット変数の間接含意は、共通因
子のサイズを縮小するため利用される。

【０１１０】最後に、二つの共通因子は二分決定図Ｈ
_new を構築するため結合される。Ｈ_{ne w} のサイズが二分
決定図Ｈのサイズより小さい場合、Ｈは、新しいＸＯＲ
二分決定図としてのＨ_new によって置換される。共通因
子化は、Ｈのサイズが縮小化され続ける限り繰り返され
る。終了時、統合二分決定図Ｈが二分決定図Ｈ ０であ
る場合（ブロック３７１）、回路は照合され（ブロック
３７２）、この処理は終了する。二分決定図Ｈが二分決
定図 １に縮小した場合、二つの関数は互いの補数であ
る。或いは、上記引用文献のブリアント(R.E. Bryant)
による“ブール代数関数表現のグラフベースアルゴリズ
ム(Graph Based Algorithms for BooleanFunction Repr
esentation)”、ＩＥＥＥコンピュータ学会誌、C-35(19
86 年8 月) 、ページ677-690 に記載されているよう
に、二分決定図Ｈのサイズが小さい場合（ブロック３７
３）、回路の主入力上に作られた二分決定図を用いて複
合二分決定図Ｈを完全に合成することにより照合は進行
する（ブロック３７４）。

【０１１１】上記合成がコンピュータメモリ空間の不足
に起因して中断しない場合（ブロック３７５）、夫々の
二分決定図、Ｆ（λ）及びＧ（λ’）のブール代数ＸＯ
Ｒは主入力に対し計算される。上記結果が０と一致する
とき（ブロック３７６）、回路は照合され（ブロック３
７９）、この処理は終了する。上記結果が０と一致しな
い場合、回路は関数的に別であることが判明し（ブロッ
ク３７７）、識別ベクトル（二つの回路に供給されたと
き、二つの回路の主出力に別の値を生成する主入力にお
けるブール代数値の合成）は二分決定図Ｈの単純な縦優
先トラバースによって得られ（ブロック３７８）、プロ
セスは終了する。

【０１１２】学習条件の論理積とＸＯＲ二分決定図の共
通因子化によるサイズの完全な縮小後に、最終的なＨの
サイズが、回路の主入力に関し完全な合成を完了するた
めには未だ大き過ぎる場合、順次合成と呼ばれる方法が
ＸＯＲ二分決定図Ｈの単純化のため使用される（ブロッ
ク３８０）。以下順次合成処理を説明する：最初に、別
の実現可能なカットセットが存在する場合（ブロック３
８１）、照合される二つの回路内で新しいカットセット
が選択される（ブロック３８２）。元のカットセットで
開始し主入力の方へＬレベルの横優先トラバースを用い
ることにより新しいカットセットを選択することが可能
である。好ましい一実施例の場合、Ｌは３でも構わな
い。

【０１１３】或いは、新しいカットは、ブロック３６３
に示したように、図１７及び１８に示した論理的相互従
属関係のある論理ゲートのグループを用いた論理設計照
合プログラム２１０からのルーチンを用いて現在のカッ
トと主入力の間の別の完全なカットとして選択してもよ
い。完全なカットを探している間に、不完全なカットし
か得られなかった場合、カット内のホールの個数が利用
可能な計算資源に基づいてある数にヒューリスティック
に制限されているならば、かかるカットを許容してもよ
い。

【０１１４】次に、二分決定図Ｈは、ＣＵＴ_new と呼ぶ
新しいカットセットの変数に対し合成される。これによ
り、ＣＵＴ_new に対し構築された新しいＸＯＲ二分決定
図Ｈ _new が得られる。ＣＵＴ_new の前に二つの回路の一
部から得られた学習条件は、二分決定図Ｈ_new のサイズ
を縮小するため二分決定図Ｈ_new と論理積をなされる。
この処理は、二分決定図Ｈ_new のサイズを縮小するため
使用された上記学習条件処理と同一である。次いで、Ｃ
ＵＴ_new の変数と次の制限を使用するシャノンの展開式
に基づく共通因子化は、二分定図Ｈ_new のサイズを更に
縮小するため実行される。この段階の終了後、ＣＵＴ
_new が元のカットセットを置換し、二分決定図Ｈ_new が
二分決定図Ｈが置換する順次の合成処理を繰り返すこと
が可能である。この処理は二分決定図Ｈのサイズが主入
力の実現可能性の点で完全な合成がなすため十分に小さ
くなるまで続けられる。

【０１１５】順次の合成動作のあらゆる段階において、
コンピュータの記憶資源を使用し尽くすことにより動作
が失敗するならば、ＡＴＰＧツールが呼び出される（ブ
ロック３８３）。ＡＴＰＧツールのゴールはＸＯＲゲー
トの出力にある零スタック(stack-at-0)の障害は冗長で
あることを証明することである。上記障害が冗長である
ことが証明された場合、照合は終了し、回路は照合され
る（ブロック３８５）。障害の冗長性が証明されなかっ
た場合、回路は照合されず、障害を示すテストベクトル
が検出される（ブロック３８６）。テストベクトルは、
二つの回路の主入力に供給されると、その二つの回路の
主出力に異なるブール代数値を発生させる。

【０１１６】図３７には、学習条件ＡＮＤ＿ＬＮＧ
（ｉ）のセットの計算ルーチンが示されている。二分決
定図Ｈのサイズは格納される（ブロック３９６）。カッ
トλの前方にある出力ＸＯＲゲートの入力コーン（中間
的ファンイン）のゲートは選択される（ブロック３９
０）。格納された（フェーズＩからの）間接含意のリス
トはトラバースされ、学習条件はカットλの前方にある
含意から形成される（ブロック３９１）。学習条件のサ
イズがあるユーザ定義値ｋよりも小さい場合（ブロック
３９２）、学習条件Ｃ_j は二分決定図Ｈを単純化するた
め使用される（ブロック３９３）。トラバース処理は、
全含意が検出されるまで繰り返され（ブロック３９
４）、全処理はカットλの前方にある全ゲートが検出さ
れるまで繰り返される（ブロック３９５）。その上、現
在の二分判定図Ｈのサイズが、格納された二分決定図Ｈ
のあるパーセント、例えば、２％よりも小さい場合（ブ
ロック３９７）、処理は繰り返される。

【０１１７】図３８には、カットセットλの変数に基づ
いて共通因子を計算し、二分決定図のサイズを縮小する
ため論理的相互従属関係を使用する方法が示されてい
る。共通因子は変数又は関数の何れの引き数として見な
し得る。このルーチンは、シャノンの展開式を二分決定
図Ｈに適用し、既知の含意に基づいて制限を行なうこと
により二分決定図のサイズを縮小することを試みる。

【０１１８】上記フェーズの間、二分決定図Ｈは、支持
（サポート）セット、即ち、二分決定図に含まれた全て
の固有変数のセット内の各変数で順次に共通因子化され
る。例えば、ｖはＨの支持セット内の変数である場合を
考えてみよう。ｖに関してＨを共通因子化した後、Ｈの
二つの共通因子、Ｈ_v=0 とＨ_v=1 が得られる。Ｈ_v=0は
変数ｖがブール代数の０に制限された場合の二分決定図
Ｈであり、Ｈ_v=1 は変数ｖがブール代数の１に制限され
た場合の二分決定図Ｈである。最初に、二分決定図Ｈの
支持セットは判定され、サイズはＳＩＺＥ＿ＯＲＩＧＩ
ＮＡＬとして格納される（ブロック４００）。

【０１１９】次に、支持セットの中の多数のｖが選択さ
れ（ブロック４０１）、二分決定図Ｈは変数ｖの値に基
づいて共通因子化される（ブロック４０２）。ｖ＝０に
対し全ての直接及び間接含意のリストが得られる。上記
含意の中にＨの支持セット内の他のあらゆる変数に関係
するものがある場合、適当な制限がＨ_v=0 で行なわれる
（ブロック４０３）。ｖ＝１に対し全ての直接及び間接
含意のリストが得られ、同様の制限処理がＨ_v=1 に対し
続けられる（ブロック４０４）。

【０１２０】例えば、含意ｖ＝０ならばａ＝１（ここ
で、ａはＨの支持セット内の他の変数である）が存在す
るならば、変数ａはＨ_v=0 でブール代数の１に制限され
る。かくして、最終的なＨ_v=0 が得られ、最終的なＨ
_v=1 が得られる。Ｈ_new は以下のシャノンの展開式：

【０１２１】

【数１】

【０１２２】を用いて構成される（ブロック４０５）。
Ｈ_new のサイズがＨのサイズよりも小さい場合（ブロッ
ク４０６）、ＨはＨ_new で置き換えられ（ブロック４０
７）、全処理は新しいＨの支持セットの他の変数に対し
繰り返される（ブロック４０８）。共通因子化と制限が
支持セットの全ての変数に対し行なわれた後、Ｈの最終
的なサイズが、少なくともあるパーセンテージ、例え
ば、２％減少した元のＨのサイズよりも小さいならば、
全体の処理は繰り返される（ブロック４０９）。しか
し、先行の何れかの繰り返し中に二分決定図のサイズが
縮小された全ての変数は、１度しか使用されない。上記
判定は本質的にヒューリスティックである。

【０１２３】図３９には、学習条件を適当に論理積する
ことにより複合二分決定図を単純化するルーチンが示さ
れている。ブール代数の論理積演算は、Ｈと学習条件二
分決定図Ｃ_j の間で計算される（ブロック４３４）。計
算結果が複合二分決定図の現在のサイズよりも小さい場
合（ブロック４３５）、ブール代数論積演算の結果（Ｈ
∧Ｃ_j ）は複合二分決定図Ｈの代わりに用いられる（ブ
ロック４３６）。

【０１２４】ＩＶ． ハードウェア設計の表現構成のた
めの計算資源必要量の削減上記方法により、論理的相互
従属関係は、決定図を構築するための計算資源の点で必
要とされる時間及び空間を削減するため使用される。第
１に、論理的相互従属関係（含意）は所定のディジタル
回路内で決められる。かかる論理的相互従属関係は、回
路内で生じ得る可能な信号割当状況を制限する。例え
ば、ある信号が：ａ→ｂを含意する場合、信号ａが大き
い値をとるときはいつも、信号ｂは大きい値をとる。従
って、信号ａは大きい値をとり、信号ｂは小さい値をと
る状況は除かれる。

【０１２５】論理的相互従属関係で表わされたような上
記関係を考慮することにより、同様の信号ａ及び信号ｂ
を有する決定図を単純化することができる。従って、決
定図の構成のための計算資源の点で必要とされる時間及
びメモリを削減することが可能である。論理ゲートＧを
選択することにより、“新しい”副回路Ｇ＿ｃｏｎｅ＿
ｃｉｒｃｕｉｔは、全論理ゲートと、ゲートＧの入力コ
ーンにある主入力（中間的ファンイン）とから形成され
る。

【０１２６】図４０及び４１には、本発明の他の実施例
によるハードウェア設計の表現構成のための計算資源必
要量を削減する処理のフローチャートが示されている。
上記処理の目的は、所定の主出力又はディジタル回路内
の内部ゲートに対し二分決定図を構築し、それにより必
要とされる時間と計算メモリ資源の必要量を削減するこ
とである。回路内の論理ゲートＧは選択され（ブロック
４２０）、中間的なファンイン（入力コーン）は副回路
Ｇ＿ｃｏｎｅ＿ｃｉｒｃｕｉｔとしてマークされる（ブ
ロック４２１）。

【０１２７】副回路Ｇ＿ｃｏｎｅ＿ｃｉｒｃｕｉｔの完
全なカットλは、ブロック３６３に示したように、図１
７及び１８に示した論理的相互従属関係のある論理ゲー
トのグループを用いた論理設計照合プログラム２１０か
らのルーチンを用いて判定される（ブロック４２２）。
可能な最良のカットを検出する同様の処理は、完全では
ない場合もあるが、フェーズＩＩにおいて行なわれるよ
う続けられる。論理ゲートＧの二分決定図Ｇ_d はカット
λに関し構築される（ブロック４２３）。コンピュータ
のメモリ資源の不足のため二分決定図を構築し得ない場
合、動作は中止される。

【０１２８】次に、回路の論理ゲートと共に既に格納さ
れた学習条件は二分決定図Ｇ_d を単純化するため使用さ
れる（ブロック４２４）。図３５及び３６に示した二分
決定図の単純化プログラム３６０を用いる論理設計照合
のため使用された同一ルーチンは、この方法でも使用さ
れる（ブロック４２４）。新たに単純化された二分決定
図は、Ｇ_new という名前が付けられる。二分決定図Ｇ
_new のサイズが二分決定図Ｇ_d のサイズより小さい場合
（ブロック４２５）、二分決定図Ｇ_new は二分決定図Ｇ
_d の代わりに用いられる（ブロック４２６）。元の二分
決定図Ｇ_d に割り当てられたコンピュータメモリ資源は
解放される（デアロケーション）。

【０１２９】分割された二分決定図のサイズが大きい、
或いは、対応するカットセットが主入力の近くにない場
合、二分決定図Ｇ_d は再帰的に単純化される。それ以外
の場合、二分決定図Ｇ_d は回路への主入力に関し合成さ
れる（ブロック４２７）。合成演算が成功したとき（ブ
ロック４２８）、目標二分決定図が構成され（ブロック
４２９）、このルーチンは終了する。コンピュータメモ
リが不足した場合、合成は成功しない。コンピュータメ
モリが不足したとき、元のカットλと主入力の間にある
新しい完全なカットλ’を判定する必要がある（ブロッ
ク４３０）。完全なカットが検出されなかった場合、図
１７及び１８に示した論理的相互従属関係のある論理ゲ
ートのグループを用いた論理設計照合プログラム２１０
の同一ルーチンを用いて、最大の数の論理的相互従属関
係を組み込む不完全なカットが使用される（ブロック４
３０）。

【０１３０】再び、二分決定図Ｇ_d は新しいカットλを
使用して合成される（ブロック４３１）。合成が成功し
なかった場合（ブロック４３２）、目標二分決定図は構
築されず（ブロック４３３）、このルーチンは終了す
る。或いは、合成動作が成功して終了し、完全なカット
λ’が主入力にない場合（ブロック４３４）、上記ルー
チンは繰り返される。完全なカットλ’が主入力にある
場合、目標二分決定図が構成され（ブロック４３５）、
上記ルーチンは終了する。

【０１３１】本発明の方法によれば、論理的相互従属関
係はメモリ必要量と計算時間の両方を削減するため使用
し得る利点がある。完全なカットを選択するルーチンと
同一ルーチンを採用することにより、二分決定図のサイ
ズを縮小するためカットλ内の変数間の関係を全部利用
する。更に、二分決定図のサイズは縮小されるので、コ
ンピュータメモリの必要量は削減される。最後に、合成
される二分決定図のサイズが小さいほど、二分決定図の
合成をより高速に行なうことができる。従って、時間的
な必要量が削減される。

【０１３２】Ｖ． ゴール向き学習 本発明によれば、ゴール向き学習(goal directed learn
ing)として周知のより効率的に計算資源を特定のゴール
に向ける方法が得られる更なる利点がある。例えば、論
理的相互従属関係のある論理ゲートのグループを用いる
論理設計照合又は二分決定図の単純化（フェーズＩＩ及
びＩＩＩ）を行なう場合、カットλが判定されたとき、
カット点と主出力の間により多くの論理的相互従属関係
（含意）が得られるようゴール向き学習の方法を用いて
資源を割り当てることができる。これにより得られた論
理的相互従属関係の数は増加するので、主出力により近
い新しいカットλを得ることができ、これにより、回路
のより小さい部分が得られる。その上、論理的相互従属
関係の増加は、本明細書のパートＩＶに記載した方法に
利用された差の二分決定図Ｇ_d を更に単純化するため付
加的な学習条件を使用し得ることを更に意味する。

【０１３３】ゴール向き学習は、計算資源を集中させる
ため回路の近似的な領域に定義するように初期カットλ
を扱う。初期カットλは、使用された最大学習レベルが
主出力からの構造的距離ｋである学習方法を用いて回路
で得られた場合、ゴール向き学習は、ｋより大きい学習
レベル、例えば、ｋ＋ｉを用いて、初期カットの近傍で
論理的相互従属関係の判定に集中する。ここで、上記ｉ
の値の一例は２である。学習処理は初期カットλの周辺
の回路の上記領域に採用され、上記仮想領域はゴール向
き学習領域と呼ばれる。

【０１３４】以下、ゴール向き学習の実行方法を説明す
る。元のカットλと、主出力の間にあるカットλ
_k+i が、元のカットからｋ＋ｉの距離を用いて定められ
る。カットλから始めて、学習処理は、学習レベルｋ＋
ｉの関数的学習を利用して、カットλとカットλ_k+i の
間にある全ての論理ゲートで学習する。これにより定め
られた論理的相互従属関係は、回路内の更なる論理的相
互従属関係を定めるため、或いは、より良いカットλを
検出するため使用される。

【０１３５】図４２には、本発明の他の実施例によるゴ
ール向き学習を実行する処理のフローチャートが示され
ている。カットλと、カットλから最大でｋ＋Ｌ１の構
造的距離にある主出力との間にある全論理ゲートからな
るリストＬ（λ，ｋ＋Ｌ１）が検出される（ブロック４
５０）。かかるリストはゴール向き学習領域をなす。ゲ
ートＧはリストＬ（λ，ｋ＋Ｌ１）から選択され（ブロ
ック４５１）、論理的相互従属関係は、学習レベルがｋ
＋ｉと一致する関数的学習（フェーズ１）を用いて判定
される（ブロック４５２）。上記選択及び判定段階は、
リストＬ（λ，ｋ＋Ｌ１）内の全ゲートが選択されるま
で、繰り返される（スデップ４５３）。学習レベルの数
ｉはある固定的な一定値Ｌ２を超えず、所定の数の付加
的な論理的相互従属関係又は他の関係する理由のような
何らかの理由から判定段階の結果を満足できない場合
（ブロック４５４）、学習レベルパラメータｉは、例え
ば、２のようなある固定の増分で増加され（ブロック４
５５）、処理は繰り返される。

【０１３６】ゴール向き学習を行なう第２の方法を以下
に説明する。元のカットλのｋ＋ｉレベル前に構造的な
カットが得られる。この新しいカットはＣＵＴ１と呼ば
れる。次に、元のカットλのｋ＋ｉレベル後に構造的な
カットが得られる。この新しいカットはＣＵＴ２と呼ば
れる。論理設計解析は、学習レベルｋ＋ｉを用いてＣＵ
Ｔ１とＣＵＴ２の間で行なわれる。このレベルは最大で
ｋ＋ｉまで増加させることが可能である。この方法は、
計算的にコストの高い解析が行なわれる場合に、回路の
領域が認定されるときいつも過剰な論理的相互従属関係
を得るため使用され、この過剰な論理的相互従属関係の
恩恵を受ける。

【０１３７】図４２には、本発明の他の実施例によるゴ
ール向き学習を実行する他の処理のフローチャートが示
されている。カットλと主出力、又は、カットλと主入
力の間にあり、どちらの場合でもカットλから最大でｋ
±Ｌ１の構造的距離にある全ての論理ゲートからなるリ
ストＬ（λ，ｋ±Ｌ１）が検出される（ブロック４６
０）。このリストはゴール向き学習領域をなす。ゲート
ＧはリストＬ（λ，ｋ±Ｌ１）から選択され（ブロック
４６１）、論理的相互従属関係は、学習レベルがｋ＋ｉ
と一致する関数的学習（フェーズ１）を用いて判定され
る（ブロック４６２）。上記選択及び判定段階は、リス
トＬ（λ，ｋ±Ｌ１）内の全ゲートが選択されるまで、
繰り返される（スデップ４６３）。学習レベルの数ｉは
ある固定的な一定値Ｌ２を超えず、所定の数の付加的な
論理的相互従属関係又は他の関係する理由のような何ら
かの理由から判定段階の結果を満足できない場合（ブロ
ック４６４）、学習レベルパラメータｉは、例えば、２
のようなある固定の増分で増加され（ブロック４６
５）、処理は繰り返される。

【０１３８】本発明の説明及び記載を特に好ましい実施
例に関し行なったが、本発明の精神と目的の範囲を逸脱
することなく形態及び詳細の上記及び他の変形を行ない
得ることは当業者により理解される。

【０１３９】

【発明の効果】上記説明のように、本発明によれば、デ
ィジタル回路のトポロジーに基づく論理設計解析の際に
生じる所謂ＮＰ完全問題の解法のために必要とされる計
算時間とメモリ空間が削減される。従って、論理設計解
析を必要とするディジタル回路のエンジニアリング変更
の際の時間的、メモリ空間的な制約が低減され、エンジ
ニアリング変更の導入が容易になるという利点が得られ
る。

【０１４０】更に、本発明によれば、ＣＡＤ業界におい
て重要なディジタル回路の製造欠陥のテストベクトルを
得るためのＡＴＰＧの問題が解決される。即ち、従来の
ＡＴＰＧ機器で検出が困難であった冗長性欠陥と呼ばれ
る特定の欠陥のタイプを検出し得るようになる。

【図面の簡単な説明】

【図１】本発明を実施するコンピュータ装置のブロック
図である。

【図２】図１の装置で使用されるような論理的相互従属
関係の判定用の論理設計解析を実行するコンピュータ支
援設計装置のブロック図である。

【図３】（Ａ）は間接的な含意のためのディジタル回路
の解析処理の一例を示し、（Ｂ）は論理回路設計の一区
分が論理設計照合を行なうため完全であるときを判定す
る処理の一例を示し、（Ｃ）は論理設計照合を行なうた
め学習条件を使用する処理の一例を示している本発明の
一実施例による処理のフローチャートである。

【図４】ディジタル論理回路のトポロジーの一例を示す
論理設計の概要図である。

【図５】ディジタル論理回路の論理ゲートの内部データ
構造の一例を示す図である。

【図６】（Ａ）乃至（Ｃ）は、図４に示した論理ゲート
の二分決定図と正当ベクトルとを示す図である。

【図７】論理回路のトポロジーの含意を学習することに
より論理設計を解析する処理の一例のフローチャートで
ある。

【図８】特定の論理回路のファンインにある未正当化ゲ
ートの検出ルーチンの一例のフローチャートである。

【図９】特定の論理回路のカットセットの検出ルーチン
の一例のフローチャートである。

【図１０】カットセットを用いる特定の論理回路の二分
決定図構築ルーチンの一例のフローチャートである。

【図１１】二分決定図の頂点レコードの内部データ構造
の一例を示す図である。

【図１２】特定の論理ゲートの仮想学習領域の作成ルー
チンの一例を示すフローチャートである。

【図１３】特定の論理ゲートの仮想学習領域の作成ルー
チンの一例を示すフローチャートである。

【図１４】二分決定図から得られた正当ベクトルの内部
データ構造の一例を示す図である。

【図１５】仮想学習領域の各ゲートと、特定の論理ゲー
トの間の含意学習ルーチンの一例を示すフローチャート
である。

【図１６】図１の装置で使用されるような論理的相互従
属関係のある論理ゲートのグループを用いる論理設計照
合用のコンピュータ支援設計装置及び方法のブロック図
である。

【図１７】本発明の他の実施例による論理的相互従属関
係のある論理ゲートのグループを用いる論理設計照合処
理の一例のフローチャートである。

【図１８】本発明の他の実施例による論理的相互従属関
係のある論理ゲートのグループを用いる論理設計照合処
理の一例のフローチャートである。

【図１９】（Ａ）は論理的相互従属関係の仮のリストを
格納するリンクドリストのデータ構造を示し、（Ｂ）は
リンクしたリストデータ構造の一例を示す図である。

【図２０】（Ａ）は論理ゲートの１レベルの終了時、論
理的相互従属関係を収集するリストデータ構造を示し、
（Ｂ）は論理的相互従属関係のリストのセットの一例を
示す図である。

【図２１】主出力から始まるカットセットαの検出ルー
チンの一例のフローチャートである。

【図２２】仮のカット選択領域と反映的な仮のカット選
択領域を格納するデータ構造を示す図である。

【図２３】反映的なカットセットαの検出ルーチンの一
例のフローチャートである。

【図２４】反映的なカットセットαの検出ルーチンの一
例のフローチャートである。

【図２５】カットセット内のホールの充填ルーチンの一
例のフローチャートである。

【図２６】ゲートが反映的な仮のカット選択領域に含ま
れるかどうかを定めるため、ゲートのファンインを介す
る後向きトレースルーチンの一例のフローチャートであ
る。

【図２７】カットセットの完全性判定ルーチンの一例の
フローチャートである。

【図２８】論理的相互従属関係のセット内の論理ゲート
のマークルーチンの一例のフローチャートである。

【図２９】不完全なカットを完全化するため必要な論理
ゲートの判定ルーチンの一例のフローチャートである。

【図３０】（Ａ）はカットセットを格納するデータ構造
を示し、（Ｂ）はカットを格納するデータ構造を示す図
である。

【図３１】部分カットの論理ゲートをトレースし、マー
クするルーチンの一例のフローチャートである。

【図３２】論理的相互従属関係のセット内の論理ゲート
と、それ以外の論理ゲートの間のギャップをつなぐ論理
ゲートを探索するルーチンの一例のフローチャートであ
る。

【図３３】先にマークされた論理ゲートをトレースし、
マークするルーチンの一例のフローチャートである。

【図３４】図１の装置で使用されるような二分決定図の
単純化を用いる論理設計照合用のコンピュータ支援装置
のブロック図である。

【図３５】本発明の他の実施例による二分決定図の単純
化を用いる論理設計照合処理を示すフローチャートであ
る。

【図３６】本発明の他の実施例による二分決定図の単純
化を用いる論理設計照合処理を示すフローチャートであ
る。

【図３７】学習条件のセットを計算するルーチンの一例
の示すフローチャートである。

【図３８】カットセットの変数に基づいて共通因子を計
算し、二分決定図のサイズを縮小するため既知の論理的
相互従属関係を使用するルーチンの一例を示すフローチ
ャートである。

【図３９】学習条件を適当に論理和することにより複合
二分決定図を単純化するルーチンの一例を示すフローチ
ャートである。

【図４０】本発明の他の実施例によるハードウェア設計
の構成のための計算資源必要量を削減する処理を示すフ
ローチャートである。

【図４１】本発明の他の実施例によるハードウェア設計
の構成のための計算資源必要量を削減する処理を示すフ
ローチャートである。

【図４２】本発明の他の実施例によるゴール向き学習を
実行する処理を示すフローチャートである。

【図４３】本発明の他の実施例によるゴール向き学習を
実行する他の処理を示すフローチャートである。

【図４４】複合ディジタル回路のトポロジーを示す論理
設計の概略図である。

【符号の説明】

１ ２次記憶装置 ２ 主メモリ ３ マイクロプロセッサ ４ ディスプレイ ５ プリンタ ６ 結果ファイル ７ コンピュータプログラム １０ 候補ゲートセット選択部 １１ 未正当化ゲート選択部 １２ カットセット選択部 １３ 二分決定図（ＢＤＤ）構築部 １４ 仮想学習領域マーカー部 １５ 含意学習部 １６ 主制御部 １７ 候補論理ゲートセット １８ 未正当化ゲートセット １９ 固有ブール代数値セット ２０ カットセット ２１，２４ 二分決定図 ２２ 正当ベクトル／パスセット ２３ 仮想学習領域セット

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 Ｒ．Ｍｕｋｈｅｒｊｅｅ ｅｔ ａ ｌ．，Ｆｕｎｃｔｉｏｎａｌ Ｌｅａｒ ｎｉｎｇ：Ａ ｎｅｗ ａｐｐｒｏａｃ ｈ ｔｏ ｌｅａｒｎｉｎｇ ｉｎ ｄ ｉｇｉｔａｌ ｃｉｒｃｕｉｔｓ，Ｐｒ ｏｃｅｅｄｉｎｇｓ ｆｏ ｔｈｅ 12 ｔｈ ＩＥＥＥ ＶＬＳＩ Ｔｅｓｔ Ｓｙｍｐｏｓｉｕｍ，米国，ＩＥＥＥ, 1994年４月25日，ｐ122−127 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 論理ゲートと相互接続された主出力のセ
   ット及び主入力のセットを含み、論理ゲートはワイヤに
   よって相互接続されている、ディジタル回路のトポロジ
   ーにおいて、上記論理ゲートの中の一つにアサートされ
   又は上記論理ゲートの中の一つからアサートされた信号
   を伝送するワイヤ上の各点の間の論理的相互従属関係を
   定めるコンピュータ支援設計装置を使用する方法であっ
   て、 上記トポロジーの表現を上記コンピュータ支援設計装置
   の記憶装置に格納する格納段階と、 上記トポロジーにおいて、 上記論理ゲートの中の目標論
   理ゲートに通じる論理ゲートのファンインに集まる論理
   ゲートを含むカットセットを選択する選択段階と、 上記目標論理ゲートから通じる上記カットセット内の論
   理ゲートの決定図を構築する構築段階と、 上記目標論理ゲートの所定のブール代数値に対し上記決
   定図から上記カットセット内の論理ゲートの矛盾の無い
   信号値の組合せを表現する正当化ベクトルを抽出し、上
   記トポロジー内の学習対象領域である仮想学習領域の論
   理ゲートをマークするマーク段階と、 上記決定図と、上記仮想学習領域の論理ゲート用の複数
   の別の決定図との間でブール代数演算を行ない、上記論
   理的相互従属関係を判定し、上記コンピュータ支援設計
   装置の記憶装置に上記論理的相互従属関係を格納する判
   定段階と、を有する方法。
2. 【請求項２】 上記トポロジー内の目標論理ゲートのセ
   ットの中の複数のゲートに対し、上記選択段階、構築段
   階、マーク段階及び判定段階を繰り返す段階を更に有す
   る請求項１記載の方法。
3. 【請求項３】 上記格納段階は、物理的なディジタル回
   路設計用の論理設計トポロジーの表現を格納する段階を
   更に有する請求項１記載の方法。
4. 【請求項４】 上記トポロジー内で正当化ベクトルが抽
   出されていない論理ゲートの中で、唯一ではない正当化
   ベクトルを有する未正当化論理ゲートのセットを選択す
   る段階と、 上記未正当化論理ゲートのセットから目標論理ゲートを
   選択する段階と、を更に有する請求項１記載の方法。
5. 【請求項５】 上記カットセットの選択段階は、上記ト
   ポロジー内で上記目標論理ゲートから所定の構造的な距
   離になるまで各論理ゲートの上記ファンインを後向きに
   トレースする段階を有する請求項１記載の方法。
6. 【請求項６】 上記構築段階は、複数の非端頂点と、複
   数の端頂点と、各非端頂点を別の非端頂点又は端頂点に
   相互接続する有向パスとからなる二分決定図を構築する
   段階を更に有する請求項１記載の方法。
7. 【請求項７】 上記構築段階は、 上記カットセット内の上記論理ゲートに変数順列を作成
   する段階と、 あるサイズに対し上記目標論理ゲートに対応する根頂点
   から始まる上記トポロジーの構造的な深さと、上記二分
   決定図内の多数の頂点を定める、上記目標論理ゲートか
   ら始まり上記サイズを有する上記カットセット用二分決
   定図を生成する段階と、を更に有する請求項６記載の方
   法。
8. 【請求項８】 上記マーク段階は、 上記目標論理ゲートに対応する根頂点から始まる上記決
   定図をトレースすることにより、抽出が非端頂点で停止
   したとき不完全になるような正当化ベクトルのセットを
   抽出する段階と、 端頂点に達するまで上記決定図をトレースすることによ
   り、上記不完全な各正当化ベクトルを完成する段階と、 ブール代数値の前向きの伝搬及び後向きの伝搬によって
   到達し得る全ての論理ゲートを評価するため、上記論理
   ゲートの真理値表を使用して、上記各正当化ベクトルを
   上記トポロジーへ適用するシミュレーション段階と、 上記シミュレーション段階によって得られたトポロジー
   内の信号値を表わす 含意結果ベクトルの中で目標論理ゲ
   ートと同じ値を出力している論理ゲートに対応した共通
   部分を定め、上記共通部分の表現を上記仮想学習領域に
   格納する段階と、を更に有する請求項１記載の方法。
9. 【請求項９】 上記判定段階は、 上記仮想学習領域から上記論理ゲートの中の一つを選択
   する段階と、 上記選択された論理ゲートに対し、上記別の決定図の中
   の一つを構築する段階と、 結果を得るため上記決定図と上記別の決定図の間でブー
   ル代数演算を行なう実行段階と、 上記結果から論理的相互従属関係を定め、上記結果の表
   現を記憶装置に格納する段階と、を更に有する請求項１
   記載の方法。
10. 【請求項１０】 上記実行段階は、上記決定図と、上記
    選択された論理ゲートに対する上記別の決定図との間で
    ブール代数のＡＮＤを行なう段階からなる請求項９記載
    の方法。
11. 【請求項１１】 論理ゲートと相互接続された主出力の
    セット及び主入力のセットを含み、論理ゲートはワイヤ
    によって相互接続されている、ディジタル回路のトポロ
    ジーにおいて、上記論理ゲートの中の一つにアサートさ
    れ又は上記論理ゲートの中の一つからアサートされた信
    号を伝送するワイヤ上の各点の間の論理的相互従属関係
    を定めるコンピュータ支援設計装置であって、 上記トポロジーの表現を上記コンピュータ支援設計装置
    の記憶装置に格納する手段と、 上記トポロジーにおいて、 上記論理ゲートの中の目標論
    理ゲートに通じる論理ゲートのファンインに集まる論理
    ゲートを含むカットセットを選択する手段と、 上記目標論理ゲートから通じる上記カットセット内の論
    理ゲートの決定図を構築する手段と、 上記目標論理ゲートの所定のブール代数値に対し上記決
    定図から上記カットセット内の論理ゲートの矛盾の無い
    信号値の組合せを表現する正当化ベクトルを抽出する手
    段を有し、上記トポロジー内の学習対象領域である仮想
    学習領域の論理ゲートをマークする手段と、 上記決定図と、上記仮想学習領域の論理ゲート用の複数
    の別の決定図との間でブール代数演算を行なう手段を有
    し、上記論理的相互従属関係を判定し、上記コンピュー
    タ支援設計装置の記憶装置に上記論理的相互従属関係を
    格納する手段と、を具備する装置。