JP2870585B2 - ハードウェアシミュレータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハードウェアシミ
ュレータに関する。

【０００２】

【従来の技術】この種の一例を図７を参照して説明す
る。図７では、論理検証を行おうとする対象回路７０１
である半導体集積回路に対し、準備されているライブラ
リデータなどに従って設計者自らが、マッピングすべき
モジュールをハードウェアシミュレータ７０４の入力コ
マンドファイル７０３に指定しているところを模式的に
表したものである。本例において、モジュールＭ２（７
１２）、Ｍ３（７１３）に用いられているブロックのう
ち、ブロックＵ１（７１４）、Ｕ２（７１９）がマッピ
ング用ライブラリ７０２に定義されていないことを確認
した設計者は、このモジュールＭ２、Ｍ３をマッピング
の対象とはしないよう指定する。マッピング用ライブラ
リ７０２に定義されているモジュールＭ４（７２１）、
Ｍ５（７２２）のみで構成されるモジュールＭ１（７１
１）はマッピング可能であり、モジュールＭ４（７１
６）、Ｍ５（７１７）をそれぞれマッピング指定せず
に、このモジュールＭ４、Ｍ５から成るモジュールＭ１
をマッピング指定する。したがって、この場合、マッピ
ング指定できるモジュールは、Ｍ１（７１１）、Ｍ６
（７１８）、Ｍ７（７１５）となり、これを記したマッ
ピング指定ファイルの作成を設計者が手で行う。

【０００３】このように、マッピング用ライブラリを参
照しつつ、対象となる回路の中のモジュールをひとつひ
とつ調べてマッピング指定ファイルを作成していくのは
設計者の作業となっていた。また、この場合、ブロック
Ｕ１、Ｕ２に関してはソフトウェア上で処理されること
になる。

【０００４】一方、特開昭５９−３８８５９に示されて
いるハードウェアシミュレーションシステムにおいて
は、ハードウェアシミュレーションをするために、シミ
ュレーションモデルを作成する第１のコンピュータと、
ハードウェアシミュレータを制御する第２のコンピュー
タとを備える高速論理検証シミュレーションシステムが
提案されている。

【０００５】

【発明が解決しようとする課題】図７の従来例では、回
路規模が大きくなると、ハードウェアシミュレータの高
速処理が生かされず、総処理時間が増大してしまうとい
う問題点がある。その理由は、従来のハードウェアシミ
ュレータではハードウェアシミュレータで用いるライブ
ラリの中で定義されたブロックのみで構成されたモジュ
ールをハードウェア上にマッピングすることが可能であ
ることによる。このため、設計者は対象となる半導体集
積回路の中で、マッピングしたいモジュールを事前にマ
ッピング可能かどうか確認し、可能であればそのモジュ
ール名を逐一入力コマンドファイルによって指定してお
かなければならないからである。そして、マッピングさ
れないモジュールに関しては、ソフトウェア上で処理さ
れ、この処理は一般にハードウェアでの処理よりも遅い
ため、ハードウェアシミュレータの性能を十分に引き出
すためには、マッピング指定ファイルの注意深い作成が
求められているからである。

【０００６】ここで、対象となる半導体集積回路の規模
が大きい場合、使用される階層構造も深くなり、使用さ
れるモジュールの数も増大する。設計者はこれらモジュ
ールのマッピングに関する情報を準備することに多大な
時間を必要とし、本来、ハードウェアシミュレータを使
用することで短縮しようとした検証にかかる工数に対し
て、所望の時間短縮が得られない。これは、従来のハー
ドウェアシミュレータでは、指定されたモジュールにつ
いてのみマッピングを行うような機能しか備わっていな
いことに起因する。

【０００７】また、上記特開昭５９−３８８５９におい
ても、ハードウェアシミュレータへの制御指示を記述し
たファイルの作成に関わる課題が解決され得ない。

【０００８】そこで、本発明の課題は、シミュレーショ
ンの対象回路のモジュールのマッピング指定をシミュレ
ータ本体が行うことで、シミュレーション作業の高速化
と指定ファイル作成の手間を省くことのできるハードウ
ェアシミュレータを提供することにある。

【０００９】

【００１０】

【課題を解決するための手段】本発明によれば、半導体
集積回路のハードウェアシミュレータによる論理検証に
おいて、回路中のどのモジュールをハードウェア上にマ
ッピングするかを、入力されたライブラリから自動的に
判定する判定手段を有することを特徴とするハードウェ
アシミュレータが得られる。

【００１１】

【００１２】

【作用】図１を参照して本発明の作用を説明する。

【００１３】本発明では、あらかじめ準備されたハード
ウェアシミュレータ用のライブラリ１０１を読み込むこ
とによって、論理検証の対象回路２０１である半導体集
積回路のなかで使われているモジュールのうち、マッピ
ング可能なモジュール、すなわちライブラリ中で定義さ
れたブロックのみによって構成されるモジュールをすべ
て抽出して、その情報を、最適の性能を発揮するマッピ
ング情報、すなわち、可能なかぎりのモジュールをマッ
ピングした場合のマッピング情報としてマッピング情報
ファイル２に書き出しつつシミュレーションを行う。

【００１４】設計者は、自動生成されたマッピング可能
なモジュールの情報をそのまま、もしくは場合によって
は編集してハードウェアシミュレータ１への入力コマン
ドファイルとして用いる。

【００１５】図１ではライブラリ１０１の中にモジュー
ルＭ４、Ｍ５、Ｍ６、Ｍ７が定義してあるという情報
を、ハードウェアシミュレータ１が読み込み、モジュー
ルＭ１、Ｍ２、Ｍ３の階層をマッピング可能かどうか判
断する。モジュールＭ２は未定義ブロックＵ２を含むの
でマッピング対象とはならない。また、モジュールＭ３
は、モジュールＭ９とブロックＵ１で構成され、モジュ
ールＭ９そのものはライブラリ１０１に定義されていな
いが、モジュールＭ９を構成するモジュールＭ７、Ｍ８
は定義されているのでモジュールＭ９はマッピング可能
である。このモジュールＭ９が属するモジュールＭ３に
はブロックＵ１という未定義ブロックが含まれるので、
モジュールＭ３はマッピング情報には出力されない。モ
ジュールＭ１は、定義されたモジュールＭ４、Ｍ５のみ
で構成されるため、モジュールＭ４、Ｍ５の上位のモジ
ュールＭ１はマッピング対象となる。したがって、この
場合、モジュールＭ１とＭ９を最大限マッピング可能な
モジュールと指定できる。

【００１６】本発明によって、ライブラリを読み込んだ
ハードウェアシミュレータが、その情報から、最大限マ
ッピング可能なモジュール情報を出力してくれるため、
特に大規模集積回路に対して、前もって設計者がその複
雑な階層を目視してマッピング指定ファイルを作成する
必要がなくなり、シミュレーション作業時間の短縮をは
かることができる。

【００１７】

【発明の実施の形態】次に、本発明の好ましい実施の形
態について図面を参照して詳細に説明する。図１は、本
発明によるハードウェアシミュレータ１の構成と、対象
回路２０１とライブラリ１０１をハードウェアシミュレ
ータ１が読み込み、階層状態の解析とマッピング可能な
モジュール情報を出力したり、その情報に基づいてシミ
ュレーションを実行したりしている様子を表したもので
ある。

【００１８】このとき、ハードウェアシミュレータ１
で、図１の対象回路２０１に対して、マッピング可能な
モジュールの選定に用いられる、内部記憶のテーブル構
造を表したものが図２である。図２のテーブルは、図１
の階層構造を摸式的に図３のようなツリー構造を仮想的
に構築して内部記憶に格納される。

【００１９】図２において、Ａはハードウェアシミュレ
ータ１に読み込まれた対象回路２０１内のモジュールの
ＩＤ番号である。このＩＤ番号を、モジュールひとつず
つに割り当てる。Ｂはそれぞれのモジュール名である。
Ｃは、このモジュールが他のモジュールを子として含む
とき、そのモジュールのＩＤを示す。ひとつも他のモジ
ュールを含まないときは−１を格納している。Ｄは、Ｃ
で示されたＩＤから、いくつのモジュールが自分の配下
かを示す。ここで、ＣからＤ個分が自分の配下と表せる
ように、対象回路の読み込み時に配下のモジュールをテ
ーブルに格納しておく。Ｅは、そのモジュールがどの親
モジュールに属するかを示す。どこにも属さないモジュ
ールの場合には−１を格納している。Ｆは、そのモジュ
ールがライブラリに定義してあるかどうかを示すフラグ
である。この場合、定義してあれば１、してなければ０
を格納させている。

【００２０】図２は対象回路２０１とライブラリ１０１
を読み込んだ直後であり、マッピング可能モジュール選
定にしたがって空欄は埋められる。

【００２１】図４は、各モジュール毎にハードウェアシ
ミュレータ１が行う処理を流れ図で表したものである。
この処理を、図２の空欄を埋めるために各モジュールに
適用する。空欄（ａ）に関して、モジュールＭ９の配下
を、Ｃ項のＩＤ、Ｄ項の個数から、ＩＤが１０のモジュ
ールＭ７とＩＤが１１のモジュールＭ８と知ることがで
き、この二つともライブラリに定義してあるので、空欄
（ａ）には１が格納される。次に、空欄（ｂ）に関し
て、Ｃ項、Ｄ項から、配下はモジュールＭ９とＵ１と知
ることができる。ここで、Ｍ９は空欄（ａ）に１が格納
されたから、Ｍ９はマッピング可能である。しかし、ブ
ロックＵ１のＦ項よりブロックＵ１は未定義ということ
なので、図４の分岐において、マッピングできないと判
断されるため、空欄（ｂ）には０が格納される。

【００２２】同様にして、モジュールＭ１の空欄（ｃ）
には１が、モジュールＭ２の空欄（ｄ）には０が格納さ
れる。このように、各モジュールについて、図２のＦ項
を満たすことができたら、次に、Ｆ項に１が格納されて
いるものについて、図５の判断と処理を適用する。一例
として、モジュールＭ７においては、これは親モジュー
ルＭ９を持ち、この親モジュールＭ９はマッピング可能
なのでモジュールＭ７はマッピング情報として出力しな
い。モジュールＭ６は親モジュールを持たないので、こ
れをマッピング情報として出力させる。モジュールＭ９
については、親であるモジュールＭ３を持つが、この親
モジュールＭ３はマッピング可能ではないので、モジュ
ールＭ９がマッピング可能な上位階層としてマッピング
情報が出力される。

【００２３】この結果、図６のように、階層が解析さ
れ、マッピング可能な、上位モジュールとして、モジュ
ールＭ１、Ｍ６、そしてＭ９が対象モジュールとして抽
出されることになる。

【００２４】

【発明の効果】本発明によれば、人手で行っていたモジ
ュールの選定作業をハードウェアシミュレータが行うこ
とで、これに係る時間が短くなる。また、人手で選定し
たモジュールの中に実はライブラリに定義されていない
ブロックが使われていたため、マッピングができない、
もしくは、マッピングできるモジュールに指定の漏れが
あった、などの誤りも防ぐ事ができる。

【図面の簡単な説明】

【図１】本発明のシミュレータの構成と対象回路に対す
る処理を示した図である。

【図２】本発明で用いられる内部記憶のテーブル構造で
ある。

【図３】図１で示された回路の階層構造を表す樹系図で
ある。

【図４】本発明の実施例のうち、マッピング可能かどう
かを判断するフローチャート図である。

【図５】本発明の実施の形態のうち、マッピング情報と
して出力するか否かを判断するフローチャート図であ
る。

【図６】本発明の実施の形態において、マッピング情報
がどのように出力されるかを図３で表された樹系図を利
用して示した図である。

【図７】従来の、手作業でマッピング情報を作成した場
合のシミュレーション図である。

【符号の説明】

１００ ハードウェアシミュレータ １０１ ライブラリ ２０１ 対象回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体集積回路のハードウェアシミュレ
   ータによる論理検証において、回路中のどのモジュール
   をハードウェア上にマッピングするかを、入力されたラ
   イブラリから自動的に判定する判定手段を有することを
   特徴とするハードウェアシミュレータ。
2. 【請求項２】 請求項１記載のハードウェアシミュレー
   タにおいて、前記判定手段は、 あらかじめ準備されたライブラリを読み込むステップ
   と、 階層を解析するステップと、 論理検証の対象回路のなかで使われている複数のモジュ
   ールのうち、ライブラリ中で定義されたブロックのみに
   よって構成されるモジュールをすべて抽出し、その情報
   を、可能なかぎりのモジュールをマッピングした場合の
   マッピング情報としてマッピング情報ファイルに書き出
   すステップとを実行するものである ことを特徴とするハ
   ードウェアシミュレータ。