JPS59119925A - 論理回路 - Google Patents

論理回路

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JPS59119925A
JPS59119925A JP57226969A JP22696982A JPS59119925A JP S59119925 A JPS59119925 A JP S59119925A JP 57226969 A JP57226969 A JP 57226969A JP 22696982 A JP22696982 A JP 22696982A JP S59119925 A JPS59119925 A JP S59119925A
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JP
Japan
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gate array
blocks
gate
logic
virtual
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Application number
JP57226969A
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English (en)
Inventor
Tsuneo Kinoshita
常雄 木下
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はゲートアレイの設計に仮想ゲートアレイの設計
手法を導入した論理回路に関する。
［発明の技術的背景とその問題点］ 昨年から今年にかけて米国の半導体メーカを中心にゲー
トアレイＬＳＩの新製品発表が相次いでいる。高集積化
に伴い多品種少量生産の傾向を強めるランダム論理ＬＳ
Ｉの設計にはこのゲートアレイが最適なものとなってい
る。新たに論理しＳ■を作るとなると、１年近い歳月と
１（１１円前後の開発経費を覚悟しなければならない。
そこでもつと短期間にしかも安価にＬＳＩを作りたいと
いう要望に応えて登場したのがゲートアレイＬＳＩであ
る。これはいわばイージＡ−ダのＬＳＩで、製造の終了
工程に当たるレイアラｌ−（配しのである。
ところで、上記ゲートアレイのＩ　ｆＦｉ度が向上中で
ある。一方、設計者の立場から６にゲート、１０１くゲ
ート、あるいはそれ以上の大規模なゲートアレイを使い
こなそうとすると、そう簡単にはいかない。なぜなら、
一般に段組する論理は１に〜２にゲート程度のかなり小
規模にまとまったブロックで展開されることが多いから
である。２にグー１〜でも対象とする論理が果して２に
ゲート以内か否かの判断が勤かしいものである。従って
十分無駄なく与えられたゲートリミットを使い仁なそう
とづれば、より小規模な論理ブロックである方が予測と
一致し易いし、また設計も楽である。且つテストデータ
の作成やそのブロックに対づるテスト容易化回路の付加
も簡単に行える。
一方、ＬＳＩチップに収容しＩＣいゲート数はまづ゛ま
す大きなものとなってきている。それは、集積度が高け
れば高いほどチップ数が減り、チップ数が減れば減るほ
どシステムの信頼度が向上し、コンパクト化でき１、更
に低価格化も可能となるからである。従ってこの要求と
上述しｔ＝　設；ｙ−ｔ　ｔ、易さの要求とは相客れぬ
所がある。
ゲートアレイのように少量多品種のＬＳＩ作りを商業ベ
ースで可能とするには、ＣＡＤ　＜Ｃｏｍｐｕｔｅｒ　
　Ａｉｄｅｄ　　［）ｅｓｉｇｎ　）の助けによる設計
作業が不可欠である。
しかしＣＡＤの今までの使用実績を見て、人間が冬時間
を要して設計する結果と比べると、はるかに見劣りのす
る実力しか達成されていない。具体的には、人間が考え
れば容易に引けるパターンが、ＣＡＤを使った場合には
”　Ｃａｎ　　ｎｏｔ　　ｃｏｎｎｅｃｔ”になる経験
が多い。これはＣＡＤ自身の能力不足が原因である。
しかしそのＣＡＤであっても、論理の規模が小さければ
それなりに充実しており、人力で設計せずとも十分実用
に耐えるレベルには達している。
つまり、人間の設計能力が数にゲートのブロックに区切
られると都合の良いこと、ＣＡＤの能力も同様に数にゲ
ート以内だと実用に耐えること、しかもゲートアレイチ
ップにはより多くのゲートを収容したいことという相客
れぬ矛盾が生じている。
［発明の目的］ 本発明は上述した事情に基いてなされたものであり、大
規模ゲートアレイ（例；６にゲート以上）を、現存づる
Ｃ△［〕の活用で設計可能とし、設計が容易な、ブロッ
ク単位にまとまった論理設計を行えると共にゲートアレ
イ上でそれらブロック間をＣＡＤにより連結せしめ、更
にゲートアレイ上に組上げたテスト回路との接続を容易
に行ねりしめた論理回路を提供することを目的とする。
［発明の概要］ 第１図に従来のゲートアレイの構成図を承り。
いま、これをＩＯＫゲートのゲートアレイとしよう。
設バ！するにあたってはこのゲートアレイ上に総計８に
ゲートの論理とテスト回路を載せようと考えているもの
と１−る。
さて、我々のＣＡＤでは高々２にゲートまでの設計なら
十分効率良く段目できるものとする。我々の設計能力も
２にゲート以下にブロック分けすると一般には考え易い
から、ＣＡＤの能力とは良くマツチしている。そこで本
発明にあっては常に２にゲート以下の仮りのゲートアレ
イ（仮想）を何個か使って全体論理を構成する。ＣＡＤ
はその２にゲート以下の仮想ゲートアレイを対象に、シ
ミュレーション、配置配線、テストデータの作成。
そしてパターンデータ生成を行う。従って効率良＜ＣＡ
Ｄが働く。
即ち、本発明はゲートアレイに搭載される論理ゲートを
設計能力に見合ったゲート単位に区分しくブロック〉、
該ブロック単位で構成される仮想ゲートアレイ上に論理
を展開し、更にここで論理展開された各仮想ゲートアレ
イを実ゲートアレイマスク上に論理展開したものである
。また、上記仮想ブトアレイのブロック間入出力セルと
して、通常の内部セルにより構成されるパワーゲートが
配置される。更にゲートアレイ上にテスト容易化のため
のテスト回路（リング状に接続されたシフトレジスタ）
を搭載せしめ、そのテスト回路はパワーゲートを介して
接続される。ここにおいて、シフトレジスタを構成する
各ビットと仮想ゲートアレイのブロック間入出力セルと
はピッ１〜対応で結線される。
このことにより、ゲートアレイ設計者及びＣＡ　Ｄの負
担が軽減され、且つブロック間の配線ディレィを吸収す
ることができる。
［発明の実施例１ 以下、図面を使用して本発明に関し詳述づる。
第１図は従来のゲートアレイマスクの構成図であって、
図中１１はＮＡＮＤセルアレイ、１２は入出力セル、１
３はポンディングパッドを示す。
第２図は、そのときの入出力セルの構成の仕方を示す回
路図であって、入出力セルは外部を駆動する都合上、内
部の伯のセルとは異なった形をしている。
第３図はＮＡＮＤセルの基本形を示したものである。一
般の回路はこのけルを組合せることにより各種回路を実
現する。
ところで、このような仮想ゲートアレイ上に、我々は第
４図に示したような＃１・＃３ブロック（各１にゲート
）、＃２・＃４・＃５ブロック（各２にゲート）の論理
ブロックの５種を設ｆｆｔ　７ｒる。次にこの５種のゲ
ートアレイを実ゲートアレイマスク上へＣＡＤを使用し
てマツピングを行う。
第４図は論理ブロック＃１〜＃５のブロックがマツピン
グされた状態を示している。図中、４１〜４５は論理ブ
ロック、４６はテスト回路、４７はブロック間入出力セ
ル、４８は入出力セル、４９はポンディングパッドを示
す。
ＣＡＤは各論理ブロックに対しては十分に評価が行え、
配置配線も各ブロック内については９０％以上の結線率
をもって行える。もし、未結線の部分が生じたときは、
実際のグー１〜アレイ上にある余白のゲートを用いて未
結線を吸収づ−ることかできる。以上のように１００％
の結線が成された仮想ゲートアレイが実ゲートアレイ上
に配置される。
その後、各ブロック間の必要な配線を再度ＣＡＤを用い
て行なう。そのとき、どうしてもブロック間に配線距離
を生じてしまう。そのため、ブロック内の回路ディレィ
とブロック間のディレィとでは若干大きさが異なる恐れ
が生じる。
そこで本発明にあっては、仮想ブロック４１〜４５の各
外周に第５図（ａ　＞・（ｂ）に示す如く、パワーバッ
ファ５１を配量づる。
（ａ　）は片方向、（ｂ）は両方向のパワ−バッフ１挿
入例を示す。
パワーバッファ５１は、通常のＮ　Ａ　Ｎ　Ｄ　セル（
内部セル）あるいはインバータセルににり構成され、２
つ以上の同機能を束ねることにより外部との接続ディレ
ィを減らすものである。これをもってブロック間入出力
セルを構成しておく。従ってブロック間の配線遅れも最
小限に押さえられ、且つその１＝めのパワーバッファが
標準のセルアレイより構成できる利点がある。
次に本ゲートアレイ上には、上記仮想ゲートアレイの外
に例えばリング状に接続されたシフトレジスタ（図示ゼ
ず）を配置し、これと仮想ゲートアレイのブロック間入
出力セルとをビット対応で接続づる。このリング状シフ
トレジスタは、その一旦を実際の入出力セルと接続して
おき、チップ外部よりその動きがコントロールでき、Ｒ
ＥＡＤ／ＷＲＩＴＥできるようになっている。
本リング状シフトレジスタを用いることにより、リング
オッシレー゛夕としてこれを機能させると本チップのＡ
Ｃ特性が計れる。また仮想ゲートアレイ内のノリツブフ
ロップと上記シフ１−レジスタの各ビットを対応させれ
ば、テスト容易化回路としての機能が果せる。
このテスト容易化回路の詳細については同日付出願の「
論理回路」を参照されたい。
［発明の効果］ 以上説明したように、ゲートアレイの設泪に仮想ゲート
アレイの設計手法を導入すること、その仮想ゲートアレ
イのブロック間入出力セルとしてパワーバッファを配置
することにより、設計者の負担とＣＡＤの負担を軽減し
、実用上の効率を上げ、且つブロック間の配線ディレィ
を減じることゝ・ができる。尚、そのとき使用されるＣ
ＡＤは現状レベルのものが活用できる。
【図面の簡単な説明】
第１図は従来のゲートアレイマスクで、その構　・成を
示づ図、り】２図はそのときの入出力セルの１％？成の
仕方を示１図、第３図はＮ　Ａ　Ｎ　Ｄ　ｔルの基本形
を示１図、第４図は本発明の仮想グー１〜アレイによる
ブ【コックと実ゲートアレイのへのマツピングを示Ｊ図
、第５図（ａ）・（ｂ）は仮想ゲートアレイ上のブロッ
ク間入出力セルの回路例を示す図である。 ４１〜４５・・・・・・仮想論理ブロック４６・・・・
・・テスト回路 ４７・・・・・・ブ［１ツク間入出力セル４８・・・・
・・入出力セル ５１・・・・・・パワーバラノア 代理人弁理」二　則近憲佑（ほか１名）第１図 第４図 １２６− 第　５　図

Claims (4)

    【特許請求の範囲】
  1. （１）グー１−アレイに搭載される論理グー１〜を設旧
    能力に見合ったゲート単位に区分しくブロック）、該ブ
    ロック単位で構成される仮想ゲートアレイ上に論理を展
    開し、次にここで論理展間された各仮想ゲートアレイを
    実ゲートアレイマスク上に論理展開することを特徴とす
    る論理回路。
  2. （２）」−記仮想ゲートアレイのブロック間入出力セル
    として、通常の内部セルにより構成されるパワーグー１
    −を配量ツることを特徴とする特許請求の範囲第１項記
    載の論理回路。
  3. （３）上記ゲートアレイ上にテスト容易化のためのテス
    ト回路を搭載せしめ、そのテスト回路を１−記パワーグ
    ー＋−を介し−Ｃ接続することを特徴とする特許請求の
    範囲第１項記載の論理回路。
  4. （４）　−１＝記テスト回路としてリング状に接続され
    レイのブロック間入出力セルとをビット対応で接続する
    ことを特徴とする特許請求の範囲第３項記載の論理回路
    。
JP57226969A 1982-12-27 1982-12-27 論理回路 Pending JPS59119925A (ja)

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