JPH04165470A - Ｌｓｉのレイアウト設計方式 - Google Patents
Ｌｓｉのレイアウト設計方式Info
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- JPH04165470A JPH04165470A JP2291532A JP29153290A JPH04165470A JP H04165470 A JPH04165470 A JP H04165470A JP 2291532 A JP2291532 A JP 2291532A JP 29153290 A JP29153290 A JP 29153290A JP H04165470 A JPH04165470 A JP H04165470A
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- Japan
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- 2nand
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 abstract description 26
- 239000004020 conductor Substances 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- UGDGKPDPIXAUJL-UHFFFAOYSA-N ethyl n-[4-[benzyl(2-phenylethyl)amino]-2-(4-ethylphenyl)-1h-imidazo[4,5-c]pyridin-6-yl]carbamate Chemical compound N=1C(NC(=O)OCC)=CC=2NC(C=3C=CC(CC)=CC=3)=NC=2C=1N(CC=1C=CC=CC=1)CCC1=CC=CC=C1 UGDGKPDPIXAUJL-UHFFFAOYSA-N 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＳＩチップのレイアウト設計方式に関し、
特にゲートアレイのレイアウトシステムに関する。
特にゲートアレイのレイアウトシステムに関する。
従来、この種のレイアウトシステムは、第５図のような
処理フロー図により説明される。図において、レイアウ
トシステムへの入力データとなるネットリスト（論理接
続記述）１が入力されると、入力処理ステップ２で配線
格子座標系への変換等が行なわれ、配置・配線処理ステ
ップ３でファンクションブロック（ＦＢ）の配置および
ＦＢ間の配線が行なわれる。このステップ３の配線結果
を基に、次のステップ７で配線後の論理シミュレーショ
ンが行われる。この論理シミュレーションがＯＫである
と、ステップ８に進む、この実寸変換ステップ８で配線
格子座標から実寸への変換を行ない、ＦＢレイアウトラ
イブラリ９がら所定のアートワークパターン名のレイア
ウトデータをステップ１０にてマージし、チップ全体の
レイアウトデータ１１として出力する。論理シミュレー
ション８が良くなければ（ＮＧ）、ステップ１２．１３
に進み、配置・配線の修正を行い、またネットリストの
修正を行う。
処理フロー図により説明される。図において、レイアウ
トシステムへの入力データとなるネットリスト（論理接
続記述）１が入力されると、入力処理ステップ２で配線
格子座標系への変換等が行なわれ、配置・配線処理ステ
ップ３でファンクションブロック（ＦＢ）の配置および
ＦＢ間の配線が行なわれる。このステップ３の配線結果
を基に、次のステップ７で配線後の論理シミュレーショ
ンが行われる。この論理シミュレーションがＯＫである
と、ステップ８に進む、この実寸変換ステップ８で配線
格子座標から実寸への変換を行ない、ＦＢレイアウトラ
イブラリ９がら所定のアートワークパターン名のレイア
ウトデータをステップ１０にてマージし、チップ全体の
レイアウトデータ１１として出力する。論理シミュレー
ション８が良くなければ（ＮＧ）、ステップ１２．１３
に進み、配置・配線の修正を行い、またネットリストの
修正を行う。
このように従来のシステムは、ネットリスト（論理接続
記述）１の中のファンク゛ジョンブロック（ＦＢ）の機
能名と、このＦＢのアートワーク名（９）が１対１対応
となっていた。
記述）１の中のファンク゛ジョンブロック（ＦＢ）の機
能名と、このＦＢのアートワーク名（９）が１対１対応
となっていた。
上述した従来のレイアウト設計方式では、配置・配線後
の各ネットの特性に対して各ＦＢの特性が最適化できて
いないので、 ■予測配線容量以上に容量がついた場合、遅延が増加す
る。
の各ネットの特性に対して各ＦＢの特性が最適化できて
いないので、 ■予測配線容量以上に容量がついた場合、遅延が増加す
る。
■予測配線容量以下の容量となった場合、要求性能に対
して無駄な消費電力が増加する。
して無駄な消費電力が増加する。
■配置・配線後の論理シミュレーションで不可となる割
合が高く、設計開発期間が増加する。
合が高く、設計開発期間が増加する。
■ネットの負荷容量に対して、立上がり時間。
立下がり時間のバランスをとることができない。
という欠点がある。
本発明の目的は、このような欠点を除き、配置・配線結
果に基づいて、最適なファンクションブロックの回路情
報を選択できるというＬＳＩのレイアウト設計方式を提
供することにある。
果に基づいて、最適なファンクションブロックの回路情
報を選択できるというＬＳＩのレイアウト設計方式を提
供することにある。
本発明の構成は、ネットリスト情報を入力する入力手段
と、この入力手段から入力されたネットリスト情報に基
づいて論理ブロックの配置およびブロック間の配線を実
行する配線実行手段と、この配線実行手段の実行結果に
基づいて論理シミュレーションを行うシミュレーション
手段とを有するＬＳＩのレイアウト設計方式において、
前記入力手段から入力された１つの論理素子情報に対応
する複数の同一論理機能の回路情報群が予め記憶された
ライブラリと、このライブラリの中から前記配線実行手
段による配！および配線結果に基づく最適の回路情報を
選択する選択手段とを含むことを特徴とする。
と、この入力手段から入力されたネットリスト情報に基
づいて論理ブロックの配置およびブロック間の配線を実
行する配線実行手段と、この配線実行手段の実行結果に
基づいて論理シミュレーションを行うシミュレーション
手段とを有するＬＳＩのレイアウト設計方式において、
前記入力手段から入力された１つの論理素子情報に対応
する複数の同一論理機能の回路情報群が予め記憶された
ライブラリと、このライブラリの中から前記配線実行手
段による配！および配線結果に基づく最適の回路情報を
選択する選択手段とを含むことを特徴とする。
本発明において、同一論理機能の回路情報群が、配線の
負荷容量に対する遅延特性または立上り・立下り特性を
示した情報であることができる。
負荷容量に対する遅延特性または立上り・立下り特性を
示した情報であることができる。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の各ネットに対して遅延を
最小にするレイアウトシステムのフローチャート、第２
図は第１図のレイアウトシステムを用いた場合のレイア
ウトイメージ図、第３図は第２図の２人力ＮＡＮＤブロ
ック（２ＮＡＮＤ＞の負荷容量−伝達遅延時間特性図で
ある。
最小にするレイアウトシステムのフローチャート、第２
図は第１図のレイアウトシステムを用いた場合のレイア
ウトイメージ図、第３図は第２図の２人力ＮＡＮＤブロ
ック（２ＮＡＮＤ＞の負荷容量−伝達遅延時間特性図で
ある。
このレイアウトシステムのネットリスト（論理接続ｊ６
述）１から入力データを受けると、入力処理ステップ２
で配線格子座標系への変換等が行なわれ、配線・耐重処
理ステップ３でファンクションブロック（ＦＢ）の配置
およびＦＢ間の配線が行なわれる。このステップ３の配
線結果を基に、ステップ４で各ネットの配線容量を算出
する。また、ステップ５ではステップ４の各ネットの配
線容量に対して遅延が最小となるアートワークパターン
名をライブラリ６から選択する。次のステップ７は配線
後の論理シミュレーションを行い、シミュレーション結
果がＯＫならば、次の実寸変換ステップ８で配線格子座
標から実寸への変換を行ない、ＦＢレイアウトライブラ
リ９がら、ステップ５で選択されたアートワークパター
ン名のレイアウトデータをステップ１０においてマージ
し、チップ全体のレイアウトデータ１１として出力する
。なお、シミュレーション結果が良くなければ、従来と
同様にステップ１２．１３に進む。
述）１から入力データを受けると、入力処理ステップ２
で配線格子座標系への変換等が行なわれ、配線・耐重処
理ステップ３でファンクションブロック（ＦＢ）の配置
およびＦＢ間の配線が行なわれる。このステップ３の配
線結果を基に、ステップ４で各ネットの配線容量を算出
する。また、ステップ５ではステップ４の各ネットの配
線容量に対して遅延が最小となるアートワークパターン
名をライブラリ６から選択する。次のステップ７は配線
後の論理シミュレーションを行い、シミュレーション結
果がＯＫならば、次の実寸変換ステップ８で配線格子座
標から実寸への変換を行ない、ＦＢレイアウトライブラ
リ９がら、ステップ５で選択されたアートワークパター
ン名のレイアウトデータをステップ１０においてマージ
し、チップ全体のレイアウトデータ１１として出力する
。なお、シミュレーション結果が良くなければ、従来と
同様にステップ１２．１３に進む。
本実施例で第２図のような配線設計を行う場合、ライブ
ラリ６には、２ＮＡＮＤ （２人力ＮＡＮＤ）という１
機能名に対して、等価回路図２８の２ＮＡＮＤ−１およ
び等価回路図２９の２ＮＡＮＤ−２という回路構成の異
なるアートワークパターン名の対応関係と、第３図に示
すような負荷容量−遅延特性とを記憶させておく、この
場合、２ＮＡＮＤとインバータの論理接続図２２に対し
て配置・配線ステップ３で配線領域２１の内にレイアウ
ト図２３．２４のような異なった配置・配線結果となっ
た場合、ステップ４で配線２７の配線容量ＣＬ、、配線
２７ａの配線容量ＣＬ２をそれぞれ算出し、ステップ５
では、前述のライブラリ６を参照しながら、ＣＬｌ＜
Ｃｔｘ （ＣＬＸは第３図参照）のレイアウト図２３の
場合には等価回路区２８の２ＮＡＮＤ−１のパターンを
、ＣＬ２＞ Ｃｔｘのレイアウト図２４の場合には、等
価回路図２９の２ＮＡＮＤ−２のパターンをそれぞれ選
択する。
ラリ６には、２ＮＡＮＤ （２人力ＮＡＮＤ）という１
機能名に対して、等価回路図２８の２ＮＡＮＤ−１およ
び等価回路図２９の２ＮＡＮＤ−２という回路構成の異
なるアートワークパターン名の対応関係と、第３図に示
すような負荷容量−遅延特性とを記憶させておく、この
場合、２ＮＡＮＤとインバータの論理接続図２２に対し
て配置・配線ステップ３で配線領域２１の内にレイアウ
ト図２３．２４のような異なった配置・配線結果となっ
た場合、ステップ４で配線２７の配線容量ＣＬ、、配線
２７ａの配線容量ＣＬ２をそれぞれ算出し、ステップ５
では、前述のライブラリ６を参照しながら、ＣＬｌ＜
Ｃｔｘ （ＣＬＸは第３図参照）のレイアウト図２３の
場合には等価回路区２８の２ＮＡＮＤ−１のパターンを
、ＣＬ２＞ Ｃｔｘのレイアウト図２４の場合には、等
価回路図２９の２ＮＡＮＤ−２のパターンをそれぞれ選
択する。
第４図は本発明の第２の実施例を説明するレイアウトイ
メージ図である。ここでは、各ネットに対して立上り時
間、立下り時間のバラツキを少なくするレイアウトシス
テムを検討する０本実施例のレイアウトシステムのフロ
ーチャートは第１図と同じである。
メージ図である。ここでは、各ネットに対して立上り時
間、立下り時間のバラツキを少なくするレイアウトシス
テムを検討する０本実施例のレイアウトシステムのフロ
ーチャートは第１図と同じである。
本実施例では、ライブラリ６に、インバータという１機
能名に対して、等価回路図３８のＩＮＶ−１および等価
回路図３９のＩＮＶ−２という回路構成の異なるアート
ワークパターン名の対応関係と、これらＩ ＮＶ−１お
よびＩＮＶ−２の立上り時間および立下り時間の負荷容
量特性とを、記憶させておく、ここで、インバーターイ
ンバータの論理接続図３２に対して、配置・配線ステッ
プ３で配線領域４１の内にレイアウト図３３．３４のよ
うな異なった配置・配置結果となった場合、ステップ４
で配線３７．３７ａの配線容量を算出し、ステップ５で
は前述のライブラリ６を参照して配線３７．３７ａの配
線容量に対して立上り時間と立下り時間の近いパターン
をそれぞれ選択する。
能名に対して、等価回路図３８のＩＮＶ−１および等価
回路図３９のＩＮＶ−２という回路構成の異なるアート
ワークパターン名の対応関係と、これらＩ ＮＶ−１お
よびＩＮＶ−２の立上り時間および立下り時間の負荷容
量特性とを、記憶させておく、ここで、インバーターイ
ンバータの論理接続図３２に対して、配置・配線ステッ
プ３で配線領域４１の内にレイアウト図３３．３４のよ
うな異なった配置・配置結果となった場合、ステップ４
で配線３７．３７ａの配線容量を算出し、ステップ５で
は前述のライブラリ６を参照して配線３７．３７ａの配
線容量に対して立上り時間と立下り時間の近いパターン
をそれぞれ選択する。
以上説明したように、本発明のレイアウトシステムは、
ネットリスト中の１機能名に対して、複数の同一論理機
能の回路情報群が予め記憶されたライブラリと、このラ
イブラリ中からいずれの回路情報を選択すべきかを配置
・配線結果に基づいて特性する手段とを設けることによ
り、遅延の最適化、消費電力の最適化を行い、各ネット
の立上り時間、立下り時間のバランスをとり、配置・配
線後の論理シミュレーションで不可となる割合を減らす
ことができるという効果がある。
ネットリスト中の１機能名に対して、複数の同一論理機
能の回路情報群が予め記憶されたライブラリと、このラ
イブラリ中からいずれの回路情報を選択すべきかを配置
・配線結果に基づいて特性する手段とを設けることによ
り、遅延の最適化、消費電力の最適化を行い、各ネット
の立上り時間、立下り時間のバランスをとり、配置・配
線後の論理シミュレーションで不可となる割合を減らす
ことができるという効果がある。
第１図は本発明の一実施例を説明するフローチャート、
第２図は第１図の各ネットの遅延を最小にするレイアウ
トシステムのレイアウトイメージ図、第３図は第２図の
２ＮＡＮＤにおける負荷容量−遅延時間の特性図、第４
図は本発明の第２の実施例の各ネットの立上り時間、立
下り時間のバランスを最適化するレイアウトシステムの
レイアウトイメージ図、第５図は従来のレイアウトシス
テムの一例のフローチャートである。 １〜１３・・・処理ステップ、２１．３１・・・配線領
域、２２．３２・・・論理接続図、２３，２４゜３３．
３４−・・レイアウト図、２５．２５ａ−２ＮＡＮＤの
レイアウトパターン、２６．２６ａ。 ３５．３５ａ、３６．３６ａ・・・インバータのレイア
ウトパターン、２７．２７ａ、３７．３７ａ・・・配線
、２８．２９・・・２ＮＡＮＤの等価回路図、３８．３
９・・・インバータの等価回路図。
第２図は第１図の各ネットの遅延を最小にするレイアウ
トシステムのレイアウトイメージ図、第３図は第２図の
２ＮＡＮＤにおける負荷容量−遅延時間の特性図、第４
図は本発明の第２の実施例の各ネットの立上り時間、立
下り時間のバランスを最適化するレイアウトシステムの
レイアウトイメージ図、第５図は従来のレイアウトシス
テムの一例のフローチャートである。 １〜１３・・・処理ステップ、２１．３１・・・配線領
域、２２．３２・・・論理接続図、２３，２４゜３３．
３４−・・レイアウト図、２５．２５ａ−２ＮＡＮＤの
レイアウトパターン、２６．２６ａ。 ３５．３５ａ、３６．３６ａ・・・インバータのレイア
ウトパターン、２７．２７ａ、３７．３７ａ・・・配線
、２８．２９・・・２ＮＡＮＤの等価回路図、３８．３
９・・・インバータの等価回路図。
Claims (1)
- 【特許請求の範囲】 １、ネットリスト情報を入力する入力手段と、この入力
手段から入力されたネットリスト情報に基づいて論理ブ
ロックの配置およびブロック間の配線を実行する配線実
行手段と、この配線実行手段の実行結果に基づいて論理
シミュレーションを行うシミュレーション手段とを有す
るＬＳＩのレイアウト設計方式において、前記入力手段
から入力された１つの論理素子情報に対応する複数の同
一論理機能の回路情報群が予め記憶されたライブラリと
、このライブラリの中から前記配線実行手段による配置
および配線結果に基づく最適の回路情報を選択する選択
手段とを含むことを特徴とするＬＳＩのレイアウト設計
方式。 ２、同一論理機能の回路情報群が、配線の負荷容量に対
する遅延特性または立上り・立下り特性を示した情報で
ある請求項１記載のＬＳＩのレイアウト設計方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291532A JPH04165470A (ja) | 1990-10-29 | 1990-10-29 | Ｌｓｉのレイアウト設計方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291532A JPH04165470A (ja) | 1990-10-29 | 1990-10-29 | Ｌｓｉのレイアウト設計方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165470A true JPH04165470A (ja) | 1992-06-11 |
Family
ID=17770123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291532A Pending JPH04165470A (ja) | 1990-10-29 | 1990-10-29 | Ｌｓｉのレイアウト設計方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263321A (ja) * | 1995-03-28 | 1996-10-11 | Nec Corp | 論理回路エミュレーション装置 |
| CN106295002A (zh) * | 2016-08-10 | 2017-01-04 | 南方电网科学研究院有限责任公司 | 一种电气功能箱内加热器的仿真布置方法 |
-
1990
- 1990-10-29 JP JP2291532A patent/JPH04165470A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263321A (ja) * | 1995-03-28 | 1996-10-11 | Nec Corp | 論理回路エミュレーション装置 |
| CN106295002A (zh) * | 2016-08-10 | 2017-01-04 | 南方电网科学研究院有限责任公司 | 一种电气功能箱内加热器的仿真布置方法 |
| CN106295002B (zh) * | 2016-08-10 | 2019-05-31 | 南方电网科学研究院有限责任公司 | 一种电气功能箱内加热器的仿真布置方法 |
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