JP3112843B2 - 半導体集積回路の自動配置配線方法 - Google Patents
半導体集積回路の自動配置配線方法Info
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- JP3112843B2 JP3112843B2 JP08242307A JP24230796A JP3112843B2 JP 3112843 B2 JP3112843 B2 JP 3112843B2 JP 08242307 A JP08242307 A JP 08242307A JP 24230796 A JP24230796 A JP 24230796A JP 3112843 B2 JP3112843 B2 JP 3112843B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
自動配置配線方法に関し、特に、ゲートアレイ型半導体
集積回路装置におけるクロックタイミングの重要なネッ
ト（ＮＥＴ）の設計を考慮した半導体集積回路の自動配
置配線方法に関する。
自動配置配線方法に関し、特に、ゲートアレイ型半導体
集積回路装置におけるクロックタイミングの重要なネッ
ト（ＮＥＴ）の設計を考慮した半導体集積回路の自動配
置配線方法に関する。
【０００２】
【従来の技術】現状のゲートアレイ型半導体集積回路に
おいては、高集積化や大規模化が急速に進んでいる。こ
れに伴い、配線幅の縮小による配線遅延時間の増大が無
視できないものとなりつつある。このような配線遅延時
間の増大により、注意しなければならないのは、クロッ
クネットのように、特にタイミングが重要なネットを考
慮した設計である。これは近年のゲートアレイ型半導体
集積回路の高速化に伴い、クロックスキューの問題が顕
在化していることによる。このクロックスキューとは、
クロック同期の論理回路において、クロックバッファ間
の信号伝達遅延時間の相違による回路の誤動作を指し、
このことは高速動作させる回路において特に問題とな
る。
おいては、高集積化や大規模化が急速に進んでいる。こ
れに伴い、配線幅の縮小による配線遅延時間の増大が無
視できないものとなりつつある。このような配線遅延時
間の増大により、注意しなければならないのは、クロッ
クネットのように、特にタイミングが重要なネットを考
慮した設計である。これは近年のゲートアレイ型半導体
集積回路の高速化に伴い、クロックスキューの問題が顕
在化していることによる。このクロックスキューとは、
クロック同期の論理回路において、クロックバッファ間
の信号伝達遅延時間の相違による回路の誤動作を指し、
このことは高速動作させる回路において特に問題とな
る。
【０００３】一方、このようなクロックスキューの問題
を解決する手法として現在、数多くのものが提案されて
いるが、その一つとして特開平４−２１７３４５号公報
に示すような手法がある。これは、図１３に示すような
クロックツリーシンセシス（ＣＴＳ）による手法を採
る。この手法は、図１２で示すように、回路設計（ステ
ップ１０１）の後に、フォワードアノテーションを行い
（ステップＢ０５）、結果がＯＫであれば自動配置（ス
テップＢ０１）からＣＴＳバッファ配置（ステップＢ０
２）、ＣＴＳネット配線（ステップＢ０３）、そして自
動配線（ステップＢ０４）をそれぞれ行い、続いて遅延
情報生成を行って（ステップ１０７）、ここで生成され
た遅延情報を基にバックアノテーションを行う（ステッ
プ１０８）というフローで設計が行われ、マスクデータ
が作成されることとなる（ステップ１０９）。
を解決する手法として現在、数多くのものが提案されて
いるが、その一つとして特開平４−２１７３４５号公報
に示すような手法がある。これは、図１３に示すような
クロックツリーシンセシス（ＣＴＳ）による手法を採
る。この手法は、図１２で示すように、回路設計（ステ
ップ１０１）の後に、フォワードアノテーションを行い
（ステップＢ０５）、結果がＯＫであれば自動配置（ス
テップＢ０１）からＣＴＳバッファ配置（ステップＢ０
２）、ＣＴＳネット配線（ステップＢ０３）、そして自
動配線（ステップＢ０４）をそれぞれ行い、続いて遅延
情報生成を行って（ステップ１０７）、ここで生成され
た遅延情報を基にバックアノテーションを行う（ステッ
プ１０８）というフローで設計が行われ、マスクデータ
が作成されることとなる（ステップ１０９）。
【０００４】なお、ここで述べたクロックツリーシンセ
シスとは、クロックネットに対して、所望のクロックス
キュー値や信号伝達遅延時間を達成するために、被駆動
セルのグループ化を行い、クロックバッファ挿入や配線
の抵抗容量を等しく配線することで最適化するものであ
る。また、この手法でのクロックバッファ群は、階層構
造でクロックネットは木（ツリー）構造となる。
シスとは、クロックネットに対して、所望のクロックス
キュー値や信号伝達遅延時間を達成するために、被駆動
セルのグループ化を行い、クロックバッファ挿入や配線
の抵抗容量を等しく配線することで最適化するものであ
る。また、この手法でのクロックバッファ群は、階層構
造でクロックネットは木（ツリー）構造となる。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路の自動配置配線方法の第１の問題
点は、クロックスキューの問題を自動配置配線の工程で
解決しようとしていることから、ステップ１０１にて回
路設計を行う時に、クロックネットの信号伝達遅延時間
を正確に予測できないことである。その理由は、図１２
の自動配置（ステップＢ０１）から自動配線（ステップ
Ｂ０４）までを経て、図１３のクロックネット２０３お
よびクロックバッファ２０２を含めた全ての配置配線が
完了するが、クロック信号の入力を必要とするブロック
３０１は数千ブロックに及ぶことが多く、チップ内での
ブロック３０１の配置位置を考慮しないままでの自動配
置配線結果に対する信号伝達遅延時間の予測は回路設計
１０１を行う時には困難と言えるからである。
従来の半導体集積回路の自動配置配線方法の第１の問題
点は、クロックスキューの問題を自動配置配線の工程で
解決しようとしていることから、ステップ１０１にて回
路設計を行う時に、クロックネットの信号伝達遅延時間
を正確に予測できないことである。その理由は、図１２
の自動配置（ステップＢ０１）から自動配線（ステップ
Ｂ０４）までを経て、図１３のクロックネット２０３お
よびクロックバッファ２０２を含めた全ての配置配線が
完了するが、クロック信号の入力を必要とするブロック
３０１は数千ブロックに及ぶことが多く、チップ内での
ブロック３０１の配置位置を考慮しないままでの自動配
置配線結果に対する信号伝達遅延時間の予測は回路設計
１０１を行う時には困難と言えるからである。
【０００６】また、第２の問題点は、第１の問題点でも
述べたように、クロックスキューの問題を自動配置配線
の工程で解決しようとしているので、図１２の自動配置
（ステップＢ０１）から自動配線（ステップＢ０４）ま
でを行うことで、所望のクロックネットの信号伝達遅延
時間やクロックスキューを得られるとは限らない点であ
る。その理由は、自動配置配線を行う際に、回路の内部
セル使用率やネット数、ピンペア数などが要素となっ
て、配置配線の難易度の高い場合があり、この場合、ク
ロックスキューの低減よりも未配線をなくすことの方が
優先されてしまうことが有り得る点である。また、自動
配置配線プログラムの性能によってもクロックスキュー
の制御結果が左右される点からである。
述べたように、クロックスキューの問題を自動配置配線
の工程で解決しようとしているので、図１２の自動配置
（ステップＢ０１）から自動配線（ステップＢ０４）ま
でを行うことで、所望のクロックネットの信号伝達遅延
時間やクロックスキューを得られるとは限らない点であ
る。その理由は、自動配置配線を行う際に、回路の内部
セル使用率やネット数、ピンペア数などが要素となっ
て、配置配線の難易度の高い場合があり、この場合、ク
ロックスキューの低減よりも未配線をなくすことの方が
優先されてしまうことが有り得る点である。また、自動
配置配線プログラムの性能によってもクロックスキュー
の制御結果が左右される点からである。
【０００７】また、第３の問題点は、第１，第２の問題
点が要因となりＴＡＴや設計工数が増加するとうことで
ある。その理由は、第１，第２の問題点によって、図１
２のバックアノテーシヨン結果（ステップ１０８）が不
良、すなわちＮＧ（Ｎｏ Ｇｏｏｄ）となることが予想
されるからである。これは、バックアノテーシヨン結果
がＮＧになることで、回路設計（ステップ１０１）から
再度、回路接続や規模の見直しを迫られることになり、
結果としてＴＡＴや設計工数への影響は避けられないか
らである。
点が要因となりＴＡＴや設計工数が増加するとうことで
ある。その理由は、第１，第２の問題点によって、図１
２のバックアノテーシヨン結果（ステップ１０８）が不
良、すなわちＮＧ（Ｎｏ Ｇｏｏｄ）となることが予想
されるからである。これは、バックアノテーシヨン結果
がＮＧになることで、回路設計（ステップ１０１）から
再度、回路接続や規模の見直しを迫られることになり、
結果としてＴＡＴや設計工数への影響は避けられないか
らである。
【０００８】本発明は前記のような従来の課題を解決す
るものであり、高速動作する半導体集積回路の回路設計
の段階にてクロックネットにおけるクロック信号伝達の
遅延値およびクロックスキューを最適化することがで
き、かつ自動配置配線の処理およびＴＡＴの短縮化並び
に設計工数の削減を図ることができる半導体集積回路の
自動配置配線方法を提供することを目的とする。
るものであり、高速動作する半導体集積回路の回路設計
の段階にてクロックネットにおけるクロック信号伝達の
遅延値およびクロックスキューを最適化することがで
き、かつ自動配置配線の処理およびＴＡＴの短縮化並び
に設計工数の削減を図ることができる半導体集積回路の
自動配置配線方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、請求項１の発明にかかる半導体集積回路の自動配置
配線方法は、クロックタイミングの重要なクロックネッ
トとクロックバッファのクロックスキューおよびクロッ
ク信号伝達遅延時間を制限値以内に設計するため、クロ
ックタイミングの重要なクロックネットとクロックバッ
ファ部を予めハードマクロ化し、次に前記ハードマクロ
を配置し、続いて前記ハードマクロ以外のマクロを配置
しかつ配線し、前記ハードマクロ化は、回路接続情報か
らクロックタイミングの重要なクロックネット情報とク
ロックバッファ情報を抽出する第１ステップと、前記ク
ロックネット情報と前記クロックバッファ情報に対し、
クロックスキュー値およびクロック信号伝達遅延時間制
限値を算出する第２ステップと、マスターの情報からハ
ードマクロの展開可能な領域を確認する第３ステップ
と、前記第１ステップから前記第３ステップまでの各デ
ータを基にクロックネットに対して被駆動セルのグルー
プ化を行い、クロックバッファ挿入や配線の抵抗容量を
等しくする配線をされたハードマクロ化を行う第４ステ
ップと、前記第４ステップでハードマクロ化されたハー
ドマクロの図形情報と端子座標を出力する第５ステップ
とを実行するようにしたものである。
め、請求項１の発明にかかる半導体集積回路の自動配置
配線方法は、クロックタイミングの重要なクロックネッ
トとクロックバッファのクロックスキューおよびクロッ
ク信号伝達遅延時間を制限値以内に設計するため、クロ
ックタイミングの重要なクロックネットとクロックバッ
ファ部を予めハードマクロ化し、次に前記ハードマクロ
を配置し、続いて前記ハードマクロ以外のマクロを配置
しかつ配線し、前記ハードマクロ化は、回路接続情報か
らクロックタイミングの重要なクロックネット情報とク
ロックバッファ情報を抽出する第１ステップと、前記ク
ロックネット情報と前記クロックバッファ情報に対し、
クロックスキュー値およびクロック信号伝達遅延時間制
限値を算出する第２ステップと、マスターの情報からハ
ードマクロの展開可能な領域を確認する第３ステップ
と、前記第１ステップから前記第３ステップまでの各デ
ータを基にクロックネットに対して被駆動セルのグルー
プ化を行い、クロックバッファ挿入や配線の抵抗容量を
等しくする配線をされたハードマクロ化を行う第４ステ
ップと、前記第４ステップでハードマクロ化されたハー
ドマクロの図形情報と端子座標を出力する第５ステップ
とを実行するようにしたものである。
【００１０】
【００１１】また、請求項２の発明にかかる半導体集積
回路の自動配置配線方法は、前記ハードマクロは、クロ
ック信号の出力端子と前記クロック信号を入力とするマ
クロの入力端子との配置座標を基に配置処理可能とする
ようにしたものである。
回路の自動配置配線方法は、前記ハードマクロは、クロ
ック信号の出力端子と前記クロック信号を入力とするマ
クロの入力端子との配置座標を基に配置処理可能とする
ようにしたものである。
【００１２】また、請求項３の発明にかかる半導体集積
回路の自動配置配線方法は、前記ハードマクロ化を、大
規模マクロのフロアプラン実行後に行い、次にフォワー
ドアノテーションを実行するようにしたものである。
回路の自動配置配線方法は、前記ハードマクロ化を、大
規模マクロのフロアプラン実行後に行い、次にフォワー
ドアノテーションを実行するようにしたものである。
【００１３】また、請求項４の発明にかかる半導体集積
回路の自動配置配線方法は、前記ハードマクロ化を、チ
ップの簡易配置配線を実行し、続いて配置配線混雑計算
を実行した後に行い、次にフォワードアノテーションを
実行するようにしたものである。
回路の自動配置配線方法は、前記ハードマクロ化を、チ
ップの簡易配置配線を実行し、続いて配置配線混雑計算
を実行した後に行い、次にフォワードアノテーションを
実行するようにしたものである。
【００１４】また、請求項５の発明にかかる半導体集積
回路の自動配置配線方法は、前記ハードマクロを、予め
マスターに搭載しておくようにしたものである。
回路の自動配置配線方法は、前記ハードマクロを、予め
マスターに搭載しておくようにしたものである。
【００１５】また、請求項６の発明にかかる半導体集積
回路の自動配置配線方法は、回路設計の後にクロックネ
ット・バッファのハードマクロ化を行い、その後にクロ
ック入力信号伝達遅延時間を把握してフォワードアノテ
ーションを実行し、このフォワードアノテーションの結
果が良好でなければ、再度回路設計を行うようにフィー
ドバックし、良好であれば、既にクロックネット・バッ
ファのハードマクロ化で得られたクロックハードマクロ
情報にクロックネット・バッファのハードマクロ配置を
行い、その後、通常の自動配置配線を行うようにしたも
のである。
回路の自動配置配線方法は、回路設計の後にクロックネ
ット・バッファのハードマクロ化を行い、その後にクロ
ック入力信号伝達遅延時間を把握してフォワードアノテ
ーションを実行し、このフォワードアノテーションの結
果が良好でなければ、再度回路設計を行うようにフィー
ドバックし、良好であれば、既にクロックネット・バッ
ファのハードマクロ化で得られたクロックハードマクロ
情報にクロックネット・バッファのハードマクロ配置を
行い、その後、通常の自動配置配線を行うようにしたも
のである。
【００１６】
【発明の実施の形態】次に、本発明の実施の一形態を図
について説明する。図１はこの発明による半導体集積回
路の自動配置配線方法の実施手順を示すフローチャート
であり、ここでは、最も典型的な例として、大規模マク
ロがなく、自由にクロックネット・バッファを配するこ
とができる場合を示す。図１に示すように、まず、回路
設計を実施し（ステップ１０１）、フォワード・バック
アノテーシヨンが未実行であると判定された場合には
（ステップ１０２）、クロックネット・バッファのハー
ドマクロ化を行い（ステップ１０３）、フォワードアノ
テーション前にクロック入力信号伝達遅延時間を把握し
て（ステップ１０４）、回路設計にフィードバックさせ
ている。
について説明する。図１はこの発明による半導体集積回
路の自動配置配線方法の実施手順を示すフローチャート
であり、ここでは、最も典型的な例として、大規模マク
ロがなく、自由にクロックネット・バッファを配するこ
とができる場合を示す。図１に示すように、まず、回路
設計を実施し（ステップ１０１）、フォワード・バック
アノテーシヨンが未実行であると判定された場合には
（ステップ１０２）、クロックネット・バッファのハー
ドマクロ化を行い（ステップ１０３）、フォワードアノ
テーション前にクロック入力信号伝達遅延時間を把握し
て（ステップ１０４）、回路設計にフィードバックさせ
ている。
【００１７】ここで、前記ハードマクロ化は、図２に示
すように、第１のステップで回路接続情報から後述のよ
うなクロックネット・バッファを抽出した後（ステップ
９０１）、第２のステップでこれらに関するクロックス
キュー値およびクロック信号伝達遅延時間制限値を演算
し（ステップ９０２）、さらに第３のステップでマスタ
ー情報からハードマクロの展開可能な領域を確認し（ス
テップ９０３）、これらの処理で得た各データ（クロッ
クバッファ情報，制限値，マスター情報）を基に、第４
のステップでクロックネットに対し被駆動セルのグルー
プ化を行い、クロックバッファの挿入や配線の抵抗容量
を等しくする配線がされるハードマクロ化を行い（ステ
ップ９０４）、続いて、第５のステップでこのハードマ
クロ化したハードマクロの図形情報と端子座標を出力し
（ステップ９０５）、クロックハードマクロ情報を得る
ことによってなされる。これによって、回路接続情報か
らクロックキューが最小限に抑えられる図形や端子座標
の各情報を出力させることができる。
すように、第１のステップで回路接続情報から後述のよ
うなクロックネット・バッファを抽出した後（ステップ
９０１）、第２のステップでこれらに関するクロックス
キュー値およびクロック信号伝達遅延時間制限値を演算
し（ステップ９０２）、さらに第３のステップでマスタ
ー情報からハードマクロの展開可能な領域を確認し（ス
テップ９０３）、これらの処理で得た各データ（クロッ
クバッファ情報，制限値，マスター情報）を基に、第４
のステップでクロックネットに対し被駆動セルのグルー
プ化を行い、クロックバッファの挿入や配線の抵抗容量
を等しくする配線がされるハードマクロ化を行い（ステ
ップ９０４）、続いて、第５のステップでこのハードマ
クロ化したハードマクロの図形情報と端子座標を出力し
（ステップ９０５）、クロックハードマクロ情報を得る
ことによってなされる。これによって、回路接続情報か
らクロックキューが最小限に抑えられる図形や端子座標
の各情報を出力させることができる。
【００１８】また、クロックネット・バッファのハード
マクロ化は図３で示されるような構成となり、クロック
入力信号端子２０１からクロックネット・バッファのハ
ードマクロのクロック出力端子２０４までは、各クロッ
クバッファ２０２およびクロックネット２０３を介して
信号伝達される場合に、全て等しい信号伝達遅延時間に
なったハードマクロ化が行われるものである。このこと
で、ハードマクロ内の確実なクロック入力信号伝達遅延
時間が決まる。フォワードアノテーション結果が良好、
すなわちＯＫとなると（ステップ１０４）、クロックネ
ット・バッファマクロ配置を行うのだが（ステップ１０
５）、その際には、図３のように構成されたクロックネ
ット・バッファのハードマクロをゲートアレイチップの
適当な箇所に配置して、その後、フリップフロップなど
の次段ブロック３０１を図４のように配置する。この時
の配置とは、クロックネット・バッファのハードマクロ
のクロック信号出力端子と次段ブロック３０１のクロッ
ク信号入力端子とが、クロックハードマクロ情報（ステ
ップ１１０）のクロック信号出力端子座標を基に重なる
ように配置される。
マクロ化は図３で示されるような構成となり、クロック
入力信号端子２０１からクロックネット・バッファのハ
ードマクロのクロック出力端子２０４までは、各クロッ
クバッファ２０２およびクロックネット２０３を介して
信号伝達される場合に、全て等しい信号伝達遅延時間に
なったハードマクロ化が行われるものである。このこと
で、ハードマクロ内の確実なクロック入力信号伝達遅延
時間が決まる。フォワードアノテーション結果が良好、
すなわちＯＫとなると（ステップ１０４）、クロックネ
ット・バッファマクロ配置を行うのだが（ステップ１０
５）、その際には、図３のように構成されたクロックネ
ット・バッファのハードマクロをゲートアレイチップの
適当な箇所に配置して、その後、フリップフロップなど
の次段ブロック３０１を図４のように配置する。この時
の配置とは、クロックネット・バッファのハードマクロ
のクロック信号出力端子と次段ブロック３０１のクロッ
ク信号入力端子とが、クロックハードマクロ情報（ステ
ップ１１０）のクロック信号出力端子座標を基に重なる
ように配置される。
【００１９】これによって、クロックネット・バッファ
のハードマクロのクロック信号出力端子と次段ブロック
３０１のクロック信号入力端子とが、配置処理のみで接
続完了するので、その後の自動配置配線（ステップ１０
６）の影響を受けることなく、クロックスキューに対す
る信頼性を保証できる。さらに、一度、前記のようなク
ロックネット・バッファのハードマクロ化を行えば、ク
ロック信号に係わる接続の変更が無い限り、フォワード
アノテーション（ステップ１０４）やバックアノテーシ
ョン（ステップ１０８）でＮＧとなっても、再度、クロ
ックネット・バッファのハードマクロ化を行う必要は無
く、設計資産の流用が図れる。なお、クロック信号を直
接には必要としないその他のブロック４０１が、図５に
示すように配置接続される。
のハードマクロのクロック信号出力端子と次段ブロック
３０１のクロック信号入力端子とが、配置処理のみで接
続完了するので、その後の自動配置配線（ステップ１０
６）の影響を受けることなく、クロックスキューに対す
る信頼性を保証できる。さらに、一度、前記のようなク
ロックネット・バッファのハードマクロ化を行えば、ク
ロック信号に係わる接続の変更が無い限り、フォワード
アノテーション（ステップ１０４）やバックアノテーシ
ョン（ステップ１０８）でＮＧとなっても、再度、クロ
ックネット・バッファのハードマクロ化を行う必要は無
く、設計資産の流用が図れる。なお、クロック信号を直
接には必要としないその他のブロック４０１が、図５に
示すように配置接続される。
【００２０】図６および図７に本発明の実施の他の形態
を示す。これは大規模なマクロを有する場合や回路の階
層を考慮したフロアプランを行ってクロックネット・バ
ッファを配置する場合についての例を示したものであ
る。この例では、周辺のＩ／Ｏブロックセル領域５０２
とＲＡＭ，ＲＯＭなどのマクロ領域５０４や論理回路領
域５０５の周辺に内部ファンクションブロックセル領域
５０３を持ったゲートチップアレイ５０１の配置時に、
図１に示すフローチャートに対して、フロアプラン（ス
テップ６０１）および領域計算（ステップ６０２）を付
加して実行するようにしたものである。具体的には、図
７に示すように、回路設計（ステップ１０１）の後にフ
ロアプラン（ステップ６０１）を図６のレイアウト例の
ように行う。ここでは、論理回路領域５０５を領域計算
で算出し（ステップ６０２）、クロックネット・バッフ
ァのハードマクロ化する形状や範囲をデータとしてクロ
ックネット・バッファのハードマクロ化のステップ１０
３へ受け渡す。これらの処理を行うことで、図１につい
て説明した効果を維持しながら、大規模マクロの搭載や
フロアプランを考慮した設計も可能となる。
を示す。これは大規模なマクロを有する場合や回路の階
層を考慮したフロアプランを行ってクロックネット・バ
ッファを配置する場合についての例を示したものであ
る。この例では、周辺のＩ／Ｏブロックセル領域５０２
とＲＡＭ，ＲＯＭなどのマクロ領域５０４や論理回路領
域５０５の周辺に内部ファンクションブロックセル領域
５０３を持ったゲートチップアレイ５０１の配置時に、
図１に示すフローチャートに対して、フロアプラン（ス
テップ６０１）および領域計算（ステップ６０２）を付
加して実行するようにしたものである。具体的には、図
７に示すように、回路設計（ステップ１０１）の後にフ
ロアプラン（ステップ６０１）を図６のレイアウト例の
ように行う。ここでは、論理回路領域５０５を領域計算
で算出し（ステップ６０２）、クロックネット・バッフ
ァのハードマクロ化する形状や範囲をデータとしてクロ
ックネット・バッファのハードマクロ化のステップ１０
３へ受け渡す。これらの処理を行うことで、図１につい
て説明した効果を維持しながら、大規模マクロの搭載や
フロアプランを考慮した設計も可能となる。
【００２１】図８および図９は本発明の他の実施の形態
を示す。この実施の形態は内部セルの使用率が高く、ネ
ットおよびピンペア数が比較的多い回路で、予め、自動
配置配線の困難が予想される場合についての例を示した
ものである。図１のフローチャートの場合、自動配置配
線の処理（ステップ１０６）で未配線を必ずしも０本と
することができるとは言えず、クロックネット・バッフ
ァのハードマクロ化（ステップ１０３）を行う際に、配
置配線の混雑状況を把握しながら、ハードマクロ化の形
状や範囲を工夫する必要がある場合もある。よって、こ
の実施の形態では、図８に示すように簡易配置配線（ス
テップ７０１）と混雑考慮領域計算（ステップ７０２）
を図１のフローチャートに付加して対応している。
を示す。この実施の形態は内部セルの使用率が高く、ネ
ットおよびピンペア数が比較的多い回路で、予め、自動
配置配線の困難が予想される場合についての例を示した
ものである。図１のフローチャートの場合、自動配置配
線の処理（ステップ１０６）で未配線を必ずしも０本と
することができるとは言えず、クロックネット・バッフ
ァのハードマクロ化（ステップ１０３）を行う際に、配
置配線の混雑状況を把握しながら、ハードマクロ化の形
状や範囲を工夫する必要がある場合もある。よって、こ
の実施の形態では、図８に示すように簡易配置配線（ス
テップ７０１）と混雑考慮領域計算（ステップ７０２）
を図１のフローチャートに付加して対応している。
【００２２】すなわち、これは、図８に示すように、回
路設計（ステップ１０１）の後に、簡易配置配線を実行
し（ステップ７０１）、さらに、その後、混雑考慮領域
計算を実行することで（ステップ７０２）、図９に示す
配置配線混雑領域８０１を求めることができる。この配
置配線混雑領域８０１を考慮の上で（ステップ１０３）
のクロックネット・バッファのハードマクロ化を実行す
れば、配置配線混雑領域８０１を避けて比較的、配置配
線が空いているセル領域にクロックネット・バッファの
ハードマクロを展開できるので、図１について説明した
効果を維持しながら、ステップ１０６での自動配置配線
の時に、未配線を低減させることが可能となる。
路設計（ステップ１０１）の後に、簡易配置配線を実行
し（ステップ７０１）、さらに、その後、混雑考慮領域
計算を実行することで（ステップ７０２）、図９に示す
配置配線混雑領域８０１を求めることができる。この配
置配線混雑領域８０１を考慮の上で（ステップ１０３）
のクロックネット・バッファのハードマクロ化を実行す
れば、配置配線混雑領域８０１を避けて比較的、配置配
線が空いているセル領域にクロックネット・バッファの
ハードマクロを展開できるので、図１について説明した
効果を維持しながら、ステップ１０６での自動配置配線
の時に、未配線を低減させることが可能となる。
【００２３】図１０および図１１は本発明の実施のさら
に他の形態を示す。この実施の形態は、特にＴＡＴや設
計工数の短縮の面で効果を上げることを目的とした例で
ある。この例では、前記実施の各形態でクロックネット
・バッファのハードマクロを回路毎にクロックネット・
バッファのハードマクロ化で生成する処理を行わずに、
予め、マスター毎に図１０に示すようなレイアウトで準
備しておくものである。この時のクロックネット・バッ
ファは他の実施例と同じく、図３で示した等しい信号伝
達遅延時間になるようにハードマクロで構成されてい
る。
に他の形態を示す。この実施の形態は、特にＴＡＴや設
計工数の短縮の面で効果を上げることを目的とした例で
ある。この例では、前記実施の各形態でクロックネット
・バッファのハードマクロを回路毎にクロックネット・
バッファのハードマクロ化で生成する処理を行わずに、
予め、マスター毎に図１０に示すようなレイアウトで準
備しておくものである。この時のクロックネット・バッ
ファは他の実施例と同じく、図３で示した等しい信号伝
達遅延時間になるようにハードマクロで構成されてい
る。
【００２４】よって、図１１に示すようにクロックハー
ドマクロ搭載マスター選択を行い（ステップＡ０１）、
回路設計（ステップ１０１）を経てクロックハードマク
ロへの次段ブロック接続を行うだけで、クロックスキュ
ーに対する対応は完了する。このことから図１について
説明した効果を維持しながら、さらにＴＡＴや設計工数
の短縮が可能となる。
ドマクロ搭載マスター選択を行い（ステップＡ０１）、
回路設計（ステップ１０１）を経てクロックハードマク
ロへの次段ブロック接続を行うだけで、クロックスキュ
ーに対する対応は完了する。このことから図１について
説明した効果を維持しながら、さらにＴＡＴや設計工数
の短縮が可能となる。
【００２５】
【発明の効果】以上のように、請求項１の発明によれば
クロックタイミングの重要なクロックネットとクロック
バッファのクロックスキューおよびクロック信号伝達遅
延時間を制限値以内に設計するため、クロックタイミン
グの重要なクロックネットとクロックバッファ部を予め
ハードマクロ化し、次に前記ハードマクロを配置し、続
いて前記ハードマクロ以外のマクロを配置しかつ配線す
るようにしたので、前記クロックスキューを最小限に抑
えることができ、高速動作可能な半導体集積回路の高集
積化や大規模化にも対応できるという効果が得られる。
クロックタイミングの重要なクロックネットとクロック
バッファのクロックスキューおよびクロック信号伝達遅
延時間を制限値以内に設計するため、クロックタイミン
グの重要なクロックネットとクロックバッファ部を予め
ハードマクロ化し、次に前記ハードマクロを配置し、続
いて前記ハードマクロ以外のマクロを配置しかつ配線す
るようにしたので、前記クロックスキューを最小限に抑
えることができ、高速動作可能な半導体集積回路の高集
積化や大規模化にも対応できるという効果が得られる。
【００２６】また、前記ハードマクロ化を、回路接続情
報からクロックタイミングの重要なクロックネット情報
とクロックバッファ情報を抽出する第１ステップと、前
記クロックネット情報と前記クロックバッファ情報に対
し、クロックスキュー値およびクロック信号伝達遅延時
間制限値を算出する第２ステップと、マスターの情報か
らハードマクロの展開可能な領域を確認する第３ステッ
プと、前記第１ステップから前記第３ステップまでの各
データを基にクロックネットに対して被駆動セルのグル
ープ化を行い、クロックバッファ挿入や配線の抵抗容量
を等しくする配線をされたハードマクロ化を行う第４ス
テップと、前記第４ステップでハードマクロ化されたハ
ードマクロの図形情報と端子座標を出力する第５ステッ
プとを実行するようにして行うので、回路接続情報から
クロックスキューが最小限に抑えられるハードマクロの
図形や端子座標の各情報を出力させることができるとい
う効果が得られる。
報からクロックタイミングの重要なクロックネット情報
とクロックバッファ情報を抽出する第１ステップと、前
記クロックネット情報と前記クロックバッファ情報に対
し、クロックスキュー値およびクロック信号伝達遅延時
間制限値を算出する第２ステップと、マスターの情報か
らハードマクロの展開可能な領域を確認する第３ステッ
プと、前記第１ステップから前記第３ステップまでの各
データを基にクロックネットに対して被駆動セルのグル
ープ化を行い、クロックバッファ挿入や配線の抵抗容量
を等しくする配線をされたハードマクロ化を行う第４ス
テップと、前記第４ステップでハードマクロ化されたハ
ードマクロの図形情報と端子座標を出力する第５ステッ
プとを実行するようにして行うので、回路接続情報から
クロックスキューが最小限に抑えられるハードマクロの
図形や端子座標の各情報を出力させることができるとい
う効果が得られる。
【００２７】また、請求項２の発明によれば前記ハード
マクロは、クロック信号の出力端子と前記クロック信号
を入力とするマクロの入力端子との配置座標を基に配置
処理可能とするようにしたので、前記クロックネット・
バッファのハードマクロのクロック信号出力端子と次段
ブロックのクロック信号入力端子とを、配置処理するの
みで接続完了させることができ、これによりクロックス
キューに対する信頼性を向上できるという効果が得られ
る。さらに、一度クロックネット・バッファのハードマ
クロ化を行えば、クロック信号に係わる接続の変更が無
い限り、フォワードアノテーションやバックアノテーシ
ョンでＮＧとなっても、再度、クロックネット・バッフ
ァのハードマクロ化を行う必要は無く、設計資産の流用
が図れるという効果が得られる。
マクロは、クロック信号の出力端子と前記クロック信号
を入力とするマクロの入力端子との配置座標を基に配置
処理可能とするようにしたので、前記クロックネット・
バッファのハードマクロのクロック信号出力端子と次段
ブロックのクロック信号入力端子とを、配置処理するの
みで接続完了させることができ、これによりクロックス
キューに対する信頼性を向上できるという効果が得られ
る。さらに、一度クロックネット・バッファのハードマ
クロ化を行えば、クロック信号に係わる接続の変更が無
い限り、フォワードアノテーションやバックアノテーシ
ョンでＮＧとなっても、再度、クロックネット・バッフ
ァのハードマクロ化を行う必要は無く、設計資産の流用
が図れるという効果が得られる。
【００２８】また、請求項３の発明によれば前記ハード
マクロ化を、大規模マクロのフロアプラン実行後に行
い、次にフォワードアノテーションを実行するようにし
たので、大規模マクロの搭載やフロアプランを考慮した
半導体集積回路の設計が可能になるという効果が得られ
る。
マクロ化を、大規模マクロのフロアプラン実行後に行
い、次にフォワードアノテーションを実行するようにし
たので、大規模マクロの搭載やフロアプランを考慮した
半導体集積回路の設計が可能になるという効果が得られ
る。
【００２９】また、請求項４の発明によれば前記ハード
マクロ化を、チップの簡易配置配線を実行し、続いて配
置配線混雑計算を実行した後に行い、次にフォワードア
ノテーションを実行するようにしたので、配置配線混雑
領域を避けて、比較的配置配線の空いている領域にクロ
ックネット・バッファのハードマクロを展開でき、自動
配置配線時の未配線を低減できるという効果が得られ
る。
マクロ化を、チップの簡易配置配線を実行し、続いて配
置配線混雑計算を実行した後に行い、次にフォワードア
ノテーションを実行するようにしたので、配置配線混雑
領域を避けて、比較的配置配線の空いている領域にクロ
ックネット・バッファのハードマクロを展開でき、自動
配置配線時の未配線を低減できるという効果が得られ
る。
【００３０】また、請求項５の発明によれば前記ハード
マクロを、予めマスターに搭載しておくようにしたの
で、回路設計を経てクロックハードマクロへの次段ブロ
ックの接続を行うだけで、クロックスキューを最小限に
抑えながら応答時間（ＴＡＴ）や設計工数の短縮化を実
現できるという効果が得られる。
マクロを、予めマスターに搭載しておくようにしたの
で、回路設計を経てクロックハードマクロへの次段ブロ
ックの接続を行うだけで、クロックスキューを最小限に
抑えながら応答時間（ＴＡＴ）や設計工数の短縮化を実
現できるという効果が得られる。
【００３１】また、請求項６の発明によれば回路設計の
後にクロックネット・バッファのハードマクロ化を行
い、その後にクロック入力信号伝達遅延時間を把握して
フォワードアノテーションを実行し、このフォワードア
ノテーションの結果が良好でなければ、再度回路設計を
行うようにフィードバックし、良好であれば、既にクロ
ックネット・バッファのハードマクロ化で得られたクロ
ックハードマクロ情報にクロックネット・バッファのハ
ードマクロ配置を行い、その後、通常の自動配置配線を
行うようにしたので、回路設計の繰り返しによって、ハ
ードマクロ内のクロック入力信号の伝達遅延時間をより
正確に決定することができるという効果が得られる。
後にクロックネット・バッファのハードマクロ化を行
い、その後にクロック入力信号伝達遅延時間を把握して
フォワードアノテーションを実行し、このフォワードア
ノテーションの結果が良好でなければ、再度回路設計を
行うようにフィードバックし、良好であれば、既にクロ
ックネット・バッファのハードマクロ化で得られたクロ
ックハードマクロ情報にクロックネット・バッファのハ
ードマクロ配置を行い、その後、通常の自動配置配線を
行うようにしたので、回路設計の繰り返しによって、ハ
ードマクロ内のクロック入力信号の伝達遅延時間をより
正確に決定することができるという効果が得られる。
【図１】この発明の実施の一形態による半導体集積回路
の自動配置配線方法を示すフローチャートである。
の自動配置配線方法を示すフローチャートである。
【図２】図１におけるステップ１０３の詳細を示すフロ
ーチャートである。
ーチャートである。
【図３】この発明によるクロックネット・バッファのハ
ードマクロ化を示す概念図である。
ードマクロ化を示す概念図である。
【図４】この発明による他のクロックネット・バッファ
のハードマクロ化を示す概念図である。
のハードマクロ化を示す概念図である。
【図５】この発明による自動配置配線を示す概念図であ
る。
る。
【図６】この発明の実施の他の形態によるフロアプラン
でのクロックネット・バッファの配置例を示すレイアウ
ト図である。
でのクロックネット・バッファの配置例を示すレイアウ
ト図である。
【図７】この発明の実施の他の形態による半導体集積回
路の自動配置配線方法を示すフローチャートである。
路の自動配置配線方法を示すフローチャートである。
【図８】この発明の実施の他の形態による半導体集積回
路の自動配置配線方法を示すフローチャートである。
路の自動配置配線方法を示すフローチャートである。
【図９】この発明の実施の他の形態による配置配線混雑
領域の配置例を示すレイアウト図である。
領域の配置例を示すレイアウト図である。
【図１０】この発明の実施の他の形態によるクロックハ
ードマクロ搭載マスターを示すレイアウト図である。
ードマクロ搭載マスターを示すレイアウト図である。
【図１１】この発明の実施の他の形態による半導体集積
回路の自動配置配線方法を示すフローチャートである。
回路の自動配置配線方法を示すフローチャートである。
【図１２】従来の半導体集積回路の自動配置配線方法を
示すフローチャートである。
示すフローチャートである。
【図１３】従来のクロックツリーシンセシスによるクロ
ックスキュー低減例を示すレイアウト図である。
ックスキュー低減例を示すレイアウト図である。
２０２ クロックバッファ ２０３ クロックネット ２０４ クロック出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118
Claims (6)
- 【請求項１】 クロックタイミングの重要なクロックネ
ットとクロックバッファのクロックスキューおよびクロ
ック信号伝達遅延時間を制限値以内に設計するため、ク
ロックタイミングの重要なクロックネットとクロックバ
ッファ部を予めハードマクロ化し、次に前記ハードマク
ロを配置し、続いて前記ハードマクロ以外のマクロを配
置しかつ配線する半導体集積回路の自動配置配線方法に
おいて、 前記ハードマクロ化は、回路接続情報からクロックタイ
ミングの重要なクロックネット情報とクロックバッファ
情報を抽出する第１ステップと、 前記クロックネット情報と前記クロックバッファ情報に
対し、クロックスキュー値およびクロック信号伝達遅延
時間制限値を算出する第２ステップと、 マスターの情報からハードマクロの展開可能な領域を確
認する第３ステップと、 前記第１ステップから前記第３ステップまでの各データ
を基にクロックネットに対して被駆動セルのグループ化
を行い、クロックバッファ挿入や配線の抵抗容量を等し
くする配線をされたハードマクロ化を行う第４ステップ
と、 前記第４ステップでハードマクロ化されたハードマクロ
の図形情報と端子座標を出力する第５ステップとを実行
することを特徴とする半導体集積回路の自動配置配線方
法。 - 【請求項２】 前記ハードマクロは、クロック信号の出
力端子と前記クロック信号を入力とするマクロの入力端
子との配置座標を基に配置処理可能とすることを特徴と
する請求項１に記載の半導体集積回路の自動配置配線方
法。 - 【請求項３】 前記ハードマクロ化を、大規模マクロの
フロアプラン実行後に行い、次にフォワードアノテーシ
ョンを実行することを特徴とする請求項１に記載の半導
体集積回路の自動配置配線方法。 - 【請求項４】 前記ハードマクロ化を、チップの簡易配
置配線を実行し、続いて配置配線混雑計算を実行した後
に行い、次にフォワードアノテーションを実行すること
を特徴とする請求項１に記載の半導体集積回路の自動配
置配線方法。 - 【請求項５】 前記ハードマクロを、予めマスターに搭
載しておくことを特徴とする請求項１に記載の半導体集
積回路の自動配置配線方法。 - 【請求項６】 回路設計の後にクロックネット・バッフ
ァのハードマクロ化を行い、その後にクロック入力信号
伝達遅延時間を把握してフォワードアノテーションを実
行し、このフォワードアノテーションの結果が良好でな
ければ、再度回路設計を行うようにフィードバックし、
良好であれば、既にクロックネット・バッファのハード
マクロ化で得られたクロックハードマクロ情報にクロッ
クネット・バッファのハードマクロ配置を行い、その
後、通常の自動配置配線を行うことを特徴とする請求項
１に記載の半導体集積回路の自動配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08242307A JP3112843B2 (ja) | 1996-09-12 | 1996-09-12 | 半導体集積回路の自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08242307A JP3112843B2 (ja) | 1996-09-12 | 1996-09-12 | 半導体集積回路の自動配置配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092939A JPH1092939A (ja) | 1998-04-10 |
| JP3112843B2 true JP3112843B2 (ja) | 2000-11-27 |
Family
ID=17087282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08242307A Expired - Fee Related JP3112843B2 (ja) | 1996-09-12 | 1996-09-12 | 半導体集積回路の自動配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112843B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7409657B2 (en) | 2005-10-05 | 2008-08-05 | Matsushita Electric Industrial Co., Ltd. | Clock tree layout method for semiconductor integrated circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200114A (ja) | 1999-01-07 | 2000-07-18 | Nec Corp | クロック分配回路 |
| US6543040B1 (en) | 2000-03-15 | 2003-04-01 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
| JP2005038233A (ja) * | 2003-07-16 | 2005-02-10 | Matsushita Electric Ind Co Ltd | 遅延計算方法、タイミング解析方法、計算対象ネットワークの近似方法および遅延制御方法 |
| CN116261726A (zh) * | 2021-10-12 | 2023-06-13 | 联发科技股份有限公司 | 利用对比样本训练神经网络用于宏布置 |
-
1996
- 1996-09-12 JP JP08242307A patent/JP3112843B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7409657B2 (en) | 2005-10-05 | 2008-08-05 | Matsushita Electric Industrial Co., Ltd. | Clock tree layout method for semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1092939A (ja) | 1998-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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