JP2850945B2 - 半導体集積回路及びそのレイアウト手法 - Google Patents
半導体集積回路及びそのレイアウト手法Info
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Description
のレイアウト手法に関し,特にクロックツリーシンセシ
スを適用してクロックスキューを低減する半導体集積回
路及びそのレイアウト手法に関する。
ト手法の一例を示す説明図である。図3に示すように,
従来の半導体集積回路のレイアウト手法は,まず,半導
体集積回路チップ1のチップ面積が最小になるように望
まれた所定の機能を満たす回路を配置する。その後,配
置された遅延フリップフロップ(D−FF)4をいくつ
かのグループ8に分割する。続いて,そのグループ8内
の負荷や配線長が均等になるように考慮した重心にクロ
ックラインを駆動するバッファ6を挿入する。次に,こ
れらのバッファ6をまとめたいくつかのグループをつく
り,必要に応じて負荷や配線長が均等になるように考慮
した重心にバッファ7を挿入するという処理を階層的に
繰り返し,最終的に外部のクロック入力バッファ9に到
達して処理を終える。
集積回路のレイアウト手法の一例は,半導体集積回路の
チップ面積の最小化に重点がおかれ,タイミングは重要
視されていない。したがって,所定の回路を配置した
際,回路を構成する遅延フリップフロップ(D−FF)
が半導体集積回路全域に渡って配置されてしまう。この
ため,所定の機能を満たす回路が大規模であるほど,ま
た,半導体集積回路のチップサイズが大きくなるほど,
クロックツリーシンセシスを適用しても,半導体集積回
路のD−FF間のクロックスキューを均等にすることが
困難になり,バラツキが大きくなってしまうという問題
点がある。ここで,クロックツリーシンセシスとは,半
導体集積回路チップ内のクロックラインに接続されてい
る全てのD−FFに分配されるクロックのクロックスキ
ューを最小に抑える半導体集積回路の設計手法をいう。
このバラツキのため,レイアウト後のD−FF間のタイ
ミング検証において,D−FFのAC規格を満足しない
場合が生じ,また,上流工程への後戻りが生じるという
問題点がある。さらに,上流工程への後戻り作業を何度
繰り返しても,D−FFのタイミング問題が収束しない
場合が生じるという問題点がある。
体集積回路全体のクロックスキュー特性がD−FF領域
内のクロックスキュー特性によって与えられ,半導体集
積回路全域にクロックツリーシンセシスを適用する場合
に比較して,回路規模やチップサイズの影響を受けるこ
となく半導体集積回路全域のクロックツリーを構成する
ことができる半導体集積回路及びそのレイアウト方法を
提供することにある。
集積回路全域のクロックスキューを均等に抑えることが
容易になる半導体集積回路及びそのレイアウト方法を提
供することにある。
ウト後のD−FF間のタイミング検証時に,クロックス
キューに起因する上流工程への後戻りが生じることがな
く,また,D−FFのタイミング問題が収束しなくなる
という現象が生じない半導体集積回路及びそのレイアウ
ト方法を提供することにある。
集積回路のD−FFのみを格子状に規則正しく配置した
D−FF領域と前記D−FF以外の基本論理回路のみを
配置した論理領域とに分割して配置された基本ゲート部
と,所定の機能を実現する論理を構成するように前記論
理領域に配置され,且つ前記D−FF領域の前記D−F
Fに接続されたデータラインとを備え,前記D−FF領
域内の前記D−FFのクロックラインに限定してクロッ
クツリーシンセシスを適用したことを特徴とする半導体
集積回路が得られる。
路において,前記クロックツリーシンセシスの適用箇所
を,前記半導体集積回路全域に比較して前記D−FFが
規則正しく配置された小規模な領域に限定したことを特
徴とする半導体集積回路が得られる。
レイアウト手法において,前記半導体集積回路の基本ゲ
ート部を,D−FFのみを格子状に規則正しく配置した
D−FF領域と前記D−FF以外の基本論理回路のみを
配置した論理領域とに分割して配置して,前記D−FF
領域の前記D−FFのデータラインを所定の機能を実現
する論理を構成するように論理領域に配線し,前記D−
FF領域内の前記D−FFのクロックラインに限定して
クロックツリーシンセシスを適用することを特徴とする
半導体集積回路のレイアウト手法が得られる。
回路のレイアウト手法において,前記クロックツリーシ
ンセシスの適用箇所を,前記半導体集積回路全域に比較
して前記D−FFが規則正しく配置された小規模な領域
に限定することを特徴とする半導体集積回路のレイアウ
ト手法が得られる。
て説明する。
回路の上面図である。図2は,本発明の一実施例の半導
体集積回路のレイアウト手法を施した半導体集積回路の
D−FF領域の拡大図である。
チップ1の上には,基本ゲートが敷き詰められている。
半導体集積回路チップ1の一部の領域には,D−FF領
域2が形成されている。このD−FF領域2には,格子
状に規則正しくD−FF4のみが,D−FFのグループ
8を成して配置されている。また,D−FF領域2以外
の領域3には,D−FF4以外の基本論理回路が形成さ
れている。さらに,D−FF領域2内のD−FF4に
は,データライン5が接続され,このデータライン5
は,D−FF4以外の基本論理回路のみを配置した領域
3に,望まれた所定の機能を実現する論理を構成するよ
うに配線されている。クロックツリーシンセシスは,D
−FF領域2に限定して適用されている。前述の通りD
−FF領域2は,半導体集積回路チップ1の一部の領域
にD−FF4を格子状に規則正しく配置しているため,
クロックツリーシンセシスのクロックツリーを構成する
D−FF4のグループ8のグループ分割が容易に行え
る。分割したグループ8内の重心にバッファ6が挿入さ
れている。D−FF4のグループ8間の重心にバッファ
7が挿入されている。これらのバッファ6及びバッファ
7はクロックライン10によってクロック入力バッファ
9からバッファ7及びバッファ6の順に接続されてい
る。
路のレイアウト方法について説明する。基本ゲートが敷
き詰められた半導体集積回路チップ1の一部の領域にD
−FF4のみを格子状に規則正しく配置し,D−FF領
域2を形成する。また,D−FF4以外の基本論理回路
をD−FF領域2以外の領域3に形成する。さらに,D
−FF領域2内のD−FF4のデータライン5を,D−
FF4以外の基本論理回路のみを配置した領域3に,所
定の機能を実現する論理を構成するように配線する。
F領域2に限定して適用する。前述の通りD−FF領域
2は,半導体集積回路チップ1の一部の領域にD−FF
4を格子状に規則正しく配置しているため,クロックツ
リーシンセシスの処理の第1ステップである,クロック
ツリーを構成するD−FF4のグループ分割が容易に行
える。
を挿入する処理も容易に重心に挿入することができる。
同様に,分割されたD−FF4のグループが隣接して規
則正しく存在するため,第2ステップであるD−FF4
のグループ間にバッファ7を挿入する処理についても容
易にD−FF4のグループ間の重心に挿入することがで
きる。
クロックツリーシンセシスを適用することにより,半導
体集積回路全体のクロックスキューを回路規模やチップ
サイズの影響を受けることなく,均等に抑えることが容
易になる。
体集積回路の基本ゲート部をD−FFのみを格子状に規
則正しく配置したD−FF領域と,D−FF以外の基本
論理回路のみを配置した論理領域に分割して配置し,D
−FF領域のD−FFのデータラインを所定の機能を実
現する論理を構成するように論理領域に配線し,クロッ
クツリーシンセシスをD−FF領域内のD−FFのクロ
ックラインに限定して適用する半導体集積回路のレイア
ウト手法にしたので,半導体集積回路全体のクロックス
キュー特性がD−FF領域内のクロックスキュー特性に
よって与えられ,半導体集積回路全域にクロックツリー
シンセシスを適用する場合に比較して,回路規模やチッ
プサイズの影響を受けることなく半導体集積回路全域の
クロックツリーを構成することができるという効果を有
する。
シスの適用箇所を,半導体集積回路全域に比較してD−
FFが規則正しく配置された小規模な領域に限定したの
で,半導体集積回路全域のクロックスキューを均等に抑
えることが容易になるという効果を有する。
F間のタイミング検証時に,クロックスキューに起因す
る上流工程への後戻りが生じることがないという効果を
有し,D−FFのタイミング問題が収束しなくなるとい
う現象が生じないという効果を有する。
る。
施例の上面図である。
Claims (4)
- 【請求項1】 半導体集積回路のD−FFのみを格子状
に規則正しく配置したD−FF領域と前記D−FF以外
の基本論理回路のみを配置した論理領域とに分割して配
置された基本ゲート部と,所定の機能を実現する論理を
構成するように前記論理領域に配置され,且つ前記D−
FF領域の前記D−FFに接続されたデータラインとを
備え,前記D−FF領域内の前記D−FFのクロックラ
インに限定してクロックツリーシンセシスを適用したこ
とを特徴とする半導体集積回路。 - 【請求項2】 請求項1記載の半導体集積回路におい
て,前記クロックツリーシンセシスの適用箇所を,前記
半導体集積回路全域に比較して前記D−FFが規則正し
く配置された小規模な領域に限定したことを特徴とする
半導体集積回路。 - 【請求項3】 半導体集積回路のレイアウト手法におい
て,前記半導体集積回路の基本ゲート部を,D−FFの
みを格子状に規則正しく配置したD−FF領域と前記D
−FF以外の基本論理回路のみを配置した論理領域とに
分割して配置して,前記D−FF領域の前記D−FFの
データラインを所定の機能を実現する論理を構成するよ
うに論理領域に配線し,前記D−FF領域内の前記D−
FFのクロックラインに限定してクロックツリーシンセ
シスを適用することを特徴とする半導体集積回路のレイ
アウト手法。 - 【請求項4】 請求項3記載の半導体集積回路のレイア
ウト手法において,前記クロックツリーシンセシスの適
用箇所を,前記半導体集積回路全域に比較して前記D−
FFが規則正しく配置された小規模な領域に限定するこ
とを特徴とする半導体集積回路のレイアウト手法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7159219A JP2850945B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体集積回路及びそのレイアウト手法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7159219A JP2850945B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体集積回路及びそのレイアウト手法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH098228A JPH098228A (ja) | 1997-01-10 |
JP2850945B2 true JP2850945B2 (ja) | 1999-01-27 |
Family
ID=15688943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7159219A Expired - Fee Related JP2850945B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体集積回路及びそのレイアウト手法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2850945B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008047768A (ja) * | 2006-08-18 | 2008-02-28 | Kawasaki Microelectronics Kk | 半導体集積回路および半導体集積回路の設計方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06112205A (ja) * | 1992-05-25 | 1994-04-22 | Matsushita Electron Corp | 半導体集積回路装置 |
JPH0722511A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置 |
-
1995
- 1995-06-26 JP JP7159219A patent/JP2850945B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008047768A (ja) * | 2006-08-18 | 2008-02-28 | Kawasaki Microelectronics Kk | 半導体集積回路および半導体集積回路の設計方法 |
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JPH098228A (ja) | 1997-01-10 |
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