JP4211264B2 - 半導体装置及びその設計方法 - Google Patents
半導体装置及びその設計方法 Download PDFInfo
- Publication number
- JP4211264B2 JP4211264B2 JP2002053132A JP2002053132A JP4211264B2 JP 4211264 B2 JP4211264 B2 JP 4211264B2 JP 2002053132 A JP2002053132 A JP 2002053132A JP 2002053132 A JP2002053132 A JP 2002053132A JP 4211264 B2 JP4211264 B2 JP 4211264B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- wiring
- power supply
- memory macro
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、データを格納する複数のメモリセルを有するメモリマクロを具備する半導体装置に関する。さらに、本発明は、そのような半導体装置の設計方法に関する。
【０００２】
【従来の技術】
データを格納する複数のメモリセルを有するメモリマクロを具備する従来の半導体装置について図８〜図１３を参照して説明する。
図８は、従来の半導体装置の概要を示す図である。図８に示すように、半導体基板３１には、所望の機能を実現する第１〜第３の論理回路３２〜３４と、データを格納する複数のメモリセルを有するメモリマクロ３５が配置されている。
【０００３】
メモリマクロ３５の周囲には、メモリマクロ３５に第１の電源電位（ここでは、ＶDD）を供給するための環状の電源供給配線３６が配置されており、さらに、電源供給配線３６の周囲には、メモリマクロ３５に第２の電源電位（ここでは、ＶSS）を供給するための環状の電源供給配線３７が配置されている。
【０００４】
また、半導体基板３１には、第１のバッファ３８が配置されており、この第１のバッファ３８の入力は、信号配線４０によって論理回路３２に接続されている。ここで、第１のバッファ３８は、入力信号を反転して出力する回路であり、図９に示す回路図で表される。
さらに、半導体基板３１には、第２のバッファ３９が配置されている。この第２のバッファ３９は、入力が信号配線４１によって第１のバッファ３８の出力に接続されており、出力が信号配線４２によってメモリマクロ３５に接続されている。ここで、第２のバッファ３９は、入力信号を反転して出力する回路であり、図１０に示す回路図で表される。
【０００５】
図１１は、従来の半導体装置の設計方法を示すフローチャートである。
まず、ステップＳ２１において、回路及び配線（信号配線、電源供給配線を含む）の配置を行う。このステップは、コンピュータを用いた自動配置により行われる。図１２は、このステップにより配置された論理回路３２〜３４、メモリマクロ３５、電源供給配線３６、３７、バッファ３８、３９、信号配線４０〜４２を示す図である。
【０００６】
次に、ステップＳ２２において、メモリマクロ３５に信号を出力するバッファ３９をメモリマクロ３５の近傍に移動させる。これは、図１２に示すように信号配線４２が長い場合には信号に遅延が生じるので、これを回避するためである。なお、バッファ３９をメモリマクロ３５の近傍へ移動させるステップは、カスタム要素が強く、経験が必要とされる工程であり、コンピュータによって行うことができず、半導体装置設計者が行わなければならない。
【０００７】
次に、ステップＳ２３において、回路の検証（論理検証、タイミング検証、アナログ特性検証等を含む）を行う。このステップは、コンピュータを用いた自動配置により行われる。
そして、ステップＳ２４において、検証結果に問題があれば処理をステップＳ２１に戻し、検証結果に問題がなければ処理を終了する。このステップは、コンピュータを用いた自動配置により行われる。
【０００８】
このように、従来の半導体装置の設計方法においては、メモリマクロ３５に信号を出力するバッファ３９をメモリマクロ３５の近傍に移動させるステップ（ステップＳ２２）が必要であるため、ＴＡＴ（turn around time）が長くなっていた。
【０００９】
また、図８に示す従来の半導体装置においては、製造工程において信号配線４２にチャージされた電荷によりメモリマクロ３５が破壊されてしまうことがある。このように、製造工程において信号配線にチャージされた電荷により素子が破壊される現象は、アンテナ効果と呼ばれている。
特に、メモリマクロなどのＩＰを含む半導体装置の設計をコンピュータによる自動配置によって行う場合においては、コンピュータの負荷を低減するためにＩＰ部を空セルにした状態で配線の配置を行うことが多いので、配線の配置時にアンテナ効果の発生を予測することが困難である。そして、ＩＰ部を組み込んだ時点で最終検証を行った結果、アンテナ効果が発生するパターンであることが判明した場合、再び配線の配置をやり直す必要が生じ、ＴＡＴが長くなってしまうこととなる。一方、初めからＩＰ部を組み込んだ状態で配線の配置を行う場合には、コンピュータの負荷が重くなり、時間がかかってしまうという欠点がある。
なお、ＩＰとは、知的財産権（Intellectual Property）が語源であるが、半導体装置の分野においては、電子回路の機能ブロック(コアともいう)を指す。
【００１０】
このアンテナ効果によりメモリマクロ３５が破壊されることを防止するため、バッファ３９とメモリマクロ３５を最上層の信号配線を介して接続するという対策が行われている。図１３は、図８に示す半導体装置にこのような対策を施した様子を示す図である。図１３に示すように、第１層の信号配線４２は、コンタクトホール４７を介して第２層の信号配線４３に接続され、信号配線４３は、コンタクトホール４８を介して第３層の信号配線４４に接続され、信号配線４４は、コンタクトホール４９を介して第２層の信号配線４５に接続されている。さらに、信号配線４５は、コンタクトホール５０を介してメモリマクロ３５に接続された第１層の信号配線４６に接続されている。
【００１１】
しかしながら、半導体装置の製品毎に使用する最上層が異なるため、この対策は運用には不向きであった。
【００１２】
ところで、日本国特許出願公開（特開）昭６３−１２０４３８号公報（以下、「文献１」ともいう）には、複数個の第１の導電型ＭＯＳトランジスタと上記第１の導電型とは反対の第２の導電型ＭＯＳトランジスタとのペアからなり論理ゲートを構成すべき基本セルが規則正しく配列されたマスタスライス方式の相補型ＭＯＳ半導体集積回路装置において、入力／出力バッファセル及び上記論理ゲートに供給する電源配線層と半導体基板との間にも複数個の上記基本セルを配列し、該基本セル内の第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタとを利用して入力及び出力バッファを構成したことを特徴とする半導体集積回路装置が掲載されている。
【００１３】
しかしながら、文献１に掲載された半導体集積回路装置は、電源配線層と半導体基板との間にバッファを設けたものではあるが、メモリマクロを囲むように配置され、メモリマクロに電源電位を供給する電源供給配線下にバッファを設けたものではない。
【００１４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、データを格納する複数のメモリセルを含むメモリマクロと、メモリマクロを囲むように配置され、メモリマクロに電源電位を供給する電源供給配線とを有する半導体装置の設計方法において、ＴＡＴを短くすることができ、メモリマクロがアンテナ効果によって破壊されることを防止することができる半導体装置の設計方法を提供することを目的とする。また、本発明はそのような半導体装置を提供することを更なる目的とする。
【００１５】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、データを格納する複数のメモリセルを含むメモリマクロと、メモリマクロを囲むように配置され、メモリマクロに電源電位を供給する環状の電源供給配線と、電源供給配線の下層に配置され、メモリマクロに信号を出力するバッファと、電源供給配線の下層に配置され、バッファの入力に信号を供給するための信号配線の製造工程において信号配線にチャージされる電荷を拡散することにより、バッファが電荷により破壊されることを防止するためのダミー回路と、バッファの入力とダミー回路とを接続し、信号配線の製造工程において信号配線にチャージされる電荷をダミー回路に拡散するための配線と、を具備し、バッファの出力が、電源供給配線の内側に位置しており、バッファの入力及びダミー回路の入力が、電源供給配線の外側にそれぞれ位置しており、配線が、電源供給配線の外側に電源供給配線に並行して形成されている。
【００１６】
ここで、ダミー回路が、基本セルを含んでおり、ダミー回路に含まれている基本セルが、１以上のトランジスタを含んでおり、配線が、バッファの入力と１以上のトランジスタのゲートを接続することしても良い。
【００１９】
以上の構成によれば、ＴＡＴを短くすることができ、メモリマクロがアンテナ効果によって破壊されることを防止することができる。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１に、本発明の第１の実施形態に係る半導体装置の一部を示す。図１において、半導体基板１には、所望の機能を実現する第１〜第３の論理回路２〜４と、データを格納する複数のメモリセルを有するメモリマクロ５が配置されている。
【００２１】
メモリマクロ５の周囲には、メモリマクロ５に第１の電源電位（ここでは、ＶDD）を供給するための環状の電源供給配線６が配置されており、さらに、電源供給配線６の周囲には、メモリマクロ５に第２の電源電位（ここでは、ＶSS）を供給するための環状の電源供給配線７が配置されている。なお、ここでは、電源供給配線６がメモリマクロ５に電源電位ＶDDを供給し、電源供給配線７がメモリマクロ５に電源電位ＶSSを供給することとしているが、電源供給配線６がメモリマクロ５に電源電位ＶSSを供給し、電源供給配線７がメモリマクロ５に電源電位ＶDDを供給することとしても良い。
【００２２】
また、半導体基板１には、第１のバッファ８が配置されており、この第１のバッファ８の入力は、信号配線１０によって論理回路２に接続されている。ここで、第１のバッファ８は、入力信号を反転して出力する回路であり、図２に示す回路図で表される。
さらに、半導体基板１の電源供給配線６、７の下部には、第２のバッファ９が配置されている。この第２のバッファ９は、入力が信号配線１１によって第１のバッファ８の出力に接続されており、出力が信号配線１２によってメモリマクロ５に接続されている。ここで、第２のバッファ９は、入力信号を反転して出力する回路であり、図３に示す回路図で表される。
【００２３】
図４は、この半導体装置のバッファ９の近傍を拡大した図である。
図４に示すように、半導体基板１には基本セルがマトリクス状に配列されており、バッファ９は、３つの基本セル２１〜２３を含んでいる。そして、基本セル２１の入力（バッファ９の入力に相当）は、コンタクト１３によって信号配線１１に接続されており、基本セル２３の出力（バッファ９の出力に相当）は、コンタクト１４によって信号配線１２に接続されている。
【００２４】
このように、本実施形態に係る半導体装置においては、電源供給配線６、７の下部にバッファ９を配置することより、信号配線１２の長さを短くすることができる。そのため、信号の遅延及びアンテナ効果によるメモリマクロ５の破壊を防止することができる。
なお、バッファ９は電源供給配線６、７の下部に配置されているので、バッファ９によるチップ面積の増大を招くことはなく、論理回路等に用いる基本セル数を減少させることもない。
【００２５】
図５は、本発明の一実施形態に係る半導体装置の設計方法を示すフローチャートである。半導体装置のレイアウト設計は、コンピュータを用いた自動配置により行われる。
【００２６】
まず、ステップＳ１１において、メモリマクロに信号を出力するバッファを該メモリマクロを囲む環状の電源供給配線の下部に配置するという条件下で、回路及び配線（信号配線、電源供給配線を含む）の配置を行う。
次に、ステップＳ１２において、回路の検証（論理検証、タイミング検証、アナログ特性検証等を含む）を行う。
そして、ステップＳ１３において、検証結果に問題があれば処理をステップＳ１１に戻し、検証結果に問題がなければ処理を終了する。
【００２７】
ここで、本実施形態に係る半導体装置の設計方法を従来の半導体装置の設計方法（図１１参照）と比較すると、本実施形態においては、メモリマクロ５に信号を出力するバッファ９をメモリマクロ５の近傍へ移動させるステップ（図１１のステップＳ２２に相当）がない。
メモリマクロに信号を出力するバッファをメモリマクロの近傍へ移動させるステップは、カスタム要素が強く、経験が必要とされる工程であり、コンピュータによって行うことができず、半導体装置設計者が行わなければならない。
従って、メモリマクロ５に信号を出力するバッファ９をメモリマクロ５の近傍へ移動させるステップをなくすことによるＴＡＴの短縮幅は非常に大きい。
また、マクロ（メモリマクロ５及び電源供給配線６、７を含む）内にバッファ９が取り込まれたことにより、コンピュータの負荷を低減するためにＩＰ部（ここでは、メモリマクロ５及び電源供給配線６、７を含むマクロを指す）を空セルにした状態で配線の配置を行った場合であっても、バッファ９のサイズが定まっていることから、アンテナ効果の発生防止を考慮した自動配置を容易に行うことができる。
【００２８】
次に、本発明の第２の実施形態に係る半導体装置について説明する。
上記したように、本発明の第１の実施形態に係る半導体装置によれば、信号配線１２を短くすることができるので、メモリマクロ５がアンテナ効果によって破壊されることを防止することができる。しかしながら、バッファ９を電源供給配線６、７の下部に配置したことにより、信号配線１１が長くなるため、バッファ９がアンテナ効果によって破壊されるおそれが生ずる。本実施形態は、これを防止するためのものである。
【００２９】
図６に、本発明の第２の実施形態に係る半導体装置の一部を示す。本実施形態に係る半導体装置においては、半導体基板１の電源供給配線６、７の下部に、第２のバッファ９に加えて、ダミー回路１５が配置されている。
【００３０】
ダミー回路１５は、３つの基本セル２４〜２６を含んでいる。本実施形態において、基本セルは２個のトランジスタを含んでいる。従って、ダミー回路１５は６個のトランジスタを含む。なお、これら６個のトランジスタのゲートは、相互に接続されている。
ダミー回路１５内の基本セル２４は、コンタクトホール１７を介して最下層の信号配線１６に接続されている。
【００３１】
また、バッファ９内の基本セル２１は、コンタクトホール１３を介して、信号配線１６に接続され、さらに信号配線１１に接続されている。図７は、バッファ９及びダミー回路９の回路図である。
【００３２】
このように、本実施形態に係る半導体装置においては、ダミー回路１５がバッファ９の入力に接続されている。そのため、半導体装置の製造工程において信号配線１１に多くの電荷がチャージされた場合であっても、電荷がバッファ９に集中せずダミー回路１５にも拡散するので、アンテナ効果によってバッファ９が破壊されることを防止することができる。
なお、ダミー回路１５は電源供給配線６、７の下部に配置されているので、ダミー回路１５によるチップ面積の増大を招くことはなく、論理回路等に用いる基本セル数を減少させることもない。
【００３３】
また、本実施形態に係る半導体装置は、図５のステップＳ１１において、バッファ９及びダミー回路１５を電源供給配線６、７の下部に配置するとともに、バッファ９の入力とダミー回路を接続する配線１６を配置するという条件下で、回路及び配線の配置を行うことにより、設計のＴＡＴを短くすることができる。
【００３４】
なお、第１、第２の実施形態においては、バッファ８、９としてインバータを用いているが、２つのインバータを直列に接続した回路を用いても同様の効果を得ることができる。
【００３５】
【発明の効果】
以上述べた様に、本発明によれば、ＴＡＴを短くすることができ、メモリマクロがアンテナ効果によって破壊されることを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の概要を示す図である。
【図２】図１のバッファ８の回路図である。
【図３】図１のバッファ９の回路図である。
【図４】本発明の第１の実施形態に係る半導体装置のバッファ９近傍の拡大図である。
【図５】本発明の一実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図６】本発明の第２の実施形態に係る半導体装置の一部を示す図である。
【図７】図６のバッファ９及びダミー回路１５の回路図である。
【図８】従来の半導体装置の概要を示す図である。
【図９】図８のバッファ３８の回路図である。
【図１０】図８のバッファ３９の回路図である。
【図１１】従来の半導体装置の設計方法を示すフローチャートである。
【図１２】図１１のステップＳ２１によって回路及び配線が配置された半導体装置を示す図である。
【図１３】従来の半導体装置の一部を示す図である。
【符号の説明】
１、３１ 半導体基板
２〜４、３２〜３４ 論理回路
５、３５ メモリマクロ
６、７、３６、３７ 電源供給配線
８、９、３８、３９ バッファ
１０〜１２、１６、４０〜４６ 信号配線
１３、１４、１７、４７〜５０ コンタクトホール
１５ ダミー回路
２１〜２６ 基本セル
【発明の属する技術分野】
本発明は、データを格納する複数のメモリセルを有するメモリマクロを具備する半導体装置に関する。さらに、本発明は、そのような半導体装置の設計方法に関する。
【０００２】
【従来の技術】
データを格納する複数のメモリセルを有するメモリマクロを具備する従来の半導体装置について図８〜図１３を参照して説明する。
図８は、従来の半導体装置の概要を示す図である。図８に示すように、半導体基板３１には、所望の機能を実現する第１〜第３の論理回路３２〜３４と、データを格納する複数のメモリセルを有するメモリマクロ３５が配置されている。
【０００３】
メモリマクロ３５の周囲には、メモリマクロ３５に第１の電源電位（ここでは、ＶDD）を供給するための環状の電源供給配線３６が配置されており、さらに、電源供給配線３６の周囲には、メモリマクロ３５に第２の電源電位（ここでは、ＶSS）を供給するための環状の電源供給配線３７が配置されている。
【０００４】
また、半導体基板３１には、第１のバッファ３８が配置されており、この第１のバッファ３８の入力は、信号配線４０によって論理回路３２に接続されている。ここで、第１のバッファ３８は、入力信号を反転して出力する回路であり、図９に示す回路図で表される。
さらに、半導体基板３１には、第２のバッファ３９が配置されている。この第２のバッファ３９は、入力が信号配線４１によって第１のバッファ３８の出力に接続されており、出力が信号配線４２によってメモリマクロ３５に接続されている。ここで、第２のバッファ３９は、入力信号を反転して出力する回路であり、図１０に示す回路図で表される。
【０００５】
図１１は、従来の半導体装置の設計方法を示すフローチャートである。
まず、ステップＳ２１において、回路及び配線（信号配線、電源供給配線を含む）の配置を行う。このステップは、コンピュータを用いた自動配置により行われる。図１２は、このステップにより配置された論理回路３２〜３４、メモリマクロ３５、電源供給配線３６、３７、バッファ３８、３９、信号配線４０〜４２を示す図である。
【０００６】
次に、ステップＳ２２において、メモリマクロ３５に信号を出力するバッファ３９をメモリマクロ３５の近傍に移動させる。これは、図１２に示すように信号配線４２が長い場合には信号に遅延が生じるので、これを回避するためである。なお、バッファ３９をメモリマクロ３５の近傍へ移動させるステップは、カスタム要素が強く、経験が必要とされる工程であり、コンピュータによって行うことができず、半導体装置設計者が行わなければならない。
【０００７】
次に、ステップＳ２３において、回路の検証（論理検証、タイミング検証、アナログ特性検証等を含む）を行う。このステップは、コンピュータを用いた自動配置により行われる。
そして、ステップＳ２４において、検証結果に問題があれば処理をステップＳ２１に戻し、検証結果に問題がなければ処理を終了する。このステップは、コンピュータを用いた自動配置により行われる。
【０００８】
このように、従来の半導体装置の設計方法においては、メモリマクロ３５に信号を出力するバッファ３９をメモリマクロ３５の近傍に移動させるステップ（ステップＳ２２）が必要であるため、ＴＡＴ（turn around time）が長くなっていた。
【０００９】
また、図８に示す従来の半導体装置においては、製造工程において信号配線４２にチャージされた電荷によりメモリマクロ３５が破壊されてしまうことがある。このように、製造工程において信号配線にチャージされた電荷により素子が破壊される現象は、アンテナ効果と呼ばれている。
特に、メモリマクロなどのＩＰを含む半導体装置の設計をコンピュータによる自動配置によって行う場合においては、コンピュータの負荷を低減するためにＩＰ部を空セルにした状態で配線の配置を行うことが多いので、配線の配置時にアンテナ効果の発生を予測することが困難である。そして、ＩＰ部を組み込んだ時点で最終検証を行った結果、アンテナ効果が発生するパターンであることが判明した場合、再び配線の配置をやり直す必要が生じ、ＴＡＴが長くなってしまうこととなる。一方、初めからＩＰ部を組み込んだ状態で配線の配置を行う場合には、コンピュータの負荷が重くなり、時間がかかってしまうという欠点がある。
なお、ＩＰとは、知的財産権（Intellectual Property）が語源であるが、半導体装置の分野においては、電子回路の機能ブロック(コアともいう)を指す。
【００１０】
このアンテナ効果によりメモリマクロ３５が破壊されることを防止するため、バッファ３９とメモリマクロ３５を最上層の信号配線を介して接続するという対策が行われている。図１３は、図８に示す半導体装置にこのような対策を施した様子を示す図である。図１３に示すように、第１層の信号配線４２は、コンタクトホール４７を介して第２層の信号配線４３に接続され、信号配線４３は、コンタクトホール４８を介して第３層の信号配線４４に接続され、信号配線４４は、コンタクトホール４９を介して第２層の信号配線４５に接続されている。さらに、信号配線４５は、コンタクトホール５０を介してメモリマクロ３５に接続された第１層の信号配線４６に接続されている。
【００１１】
しかしながら、半導体装置の製品毎に使用する最上層が異なるため、この対策は運用には不向きであった。
【００１２】
ところで、日本国特許出願公開（特開）昭６３−１２０４３８号公報（以下、「文献１」ともいう）には、複数個の第１の導電型ＭＯＳトランジスタと上記第１の導電型とは反対の第２の導電型ＭＯＳトランジスタとのペアからなり論理ゲートを構成すべき基本セルが規則正しく配列されたマスタスライス方式の相補型ＭＯＳ半導体集積回路装置において、入力／出力バッファセル及び上記論理ゲートに供給する電源配線層と半導体基板との間にも複数個の上記基本セルを配列し、該基本セル内の第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタとを利用して入力及び出力バッファを構成したことを特徴とする半導体集積回路装置が掲載されている。
【００１３】
しかしながら、文献１に掲載された半導体集積回路装置は、電源配線層と半導体基板との間にバッファを設けたものではあるが、メモリマクロを囲むように配置され、メモリマクロに電源電位を供給する電源供給配線下にバッファを設けたものではない。
【００１４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、データを格納する複数のメモリセルを含むメモリマクロと、メモリマクロを囲むように配置され、メモリマクロに電源電位を供給する電源供給配線とを有する半導体装置の設計方法において、ＴＡＴを短くすることができ、メモリマクロがアンテナ効果によって破壊されることを防止することができる半導体装置の設計方法を提供することを目的とする。また、本発明はそのような半導体装置を提供することを更なる目的とする。
【００１５】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、データを格納する複数のメモリセルを含むメモリマクロと、メモリマクロを囲むように配置され、メモリマクロに電源電位を供給する環状の電源供給配線と、電源供給配線の下層に配置され、メモリマクロに信号を出力するバッファと、電源供給配線の下層に配置され、バッファの入力に信号を供給するための信号配線の製造工程において信号配線にチャージされる電荷を拡散することにより、バッファが電荷により破壊されることを防止するためのダミー回路と、バッファの入力とダミー回路とを接続し、信号配線の製造工程において信号配線にチャージされる電荷をダミー回路に拡散するための配線と、を具備し、バッファの出力が、電源供給配線の内側に位置しており、バッファの入力及びダミー回路の入力が、電源供給配線の外側にそれぞれ位置しており、配線が、電源供給配線の外側に電源供給配線に並行して形成されている。
【００１６】
ここで、ダミー回路が、基本セルを含んでおり、ダミー回路に含まれている基本セルが、１以上のトランジスタを含んでおり、配線が、バッファの入力と１以上のトランジスタのゲートを接続することしても良い。
【００１９】
以上の構成によれば、ＴＡＴを短くすることができ、メモリマクロがアンテナ効果によって破壊されることを防止することができる。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１に、本発明の第１の実施形態に係る半導体装置の一部を示す。図１において、半導体基板１には、所望の機能を実現する第１〜第３の論理回路２〜４と、データを格納する複数のメモリセルを有するメモリマクロ５が配置されている。
【００２１】
メモリマクロ５の周囲には、メモリマクロ５に第１の電源電位（ここでは、ＶDD）を供給するための環状の電源供給配線６が配置されており、さらに、電源供給配線６の周囲には、メモリマクロ５に第２の電源電位（ここでは、ＶSS）を供給するための環状の電源供給配線７が配置されている。なお、ここでは、電源供給配線６がメモリマクロ５に電源電位ＶDDを供給し、電源供給配線７がメモリマクロ５に電源電位ＶSSを供給することとしているが、電源供給配線６がメモリマクロ５に電源電位ＶSSを供給し、電源供給配線７がメモリマクロ５に電源電位ＶDDを供給することとしても良い。
【００２２】
また、半導体基板１には、第１のバッファ８が配置されており、この第１のバッファ８の入力は、信号配線１０によって論理回路２に接続されている。ここで、第１のバッファ８は、入力信号を反転して出力する回路であり、図２に示す回路図で表される。
さらに、半導体基板１の電源供給配線６、７の下部には、第２のバッファ９が配置されている。この第２のバッファ９は、入力が信号配線１１によって第１のバッファ８の出力に接続されており、出力が信号配線１２によってメモリマクロ５に接続されている。ここで、第２のバッファ９は、入力信号を反転して出力する回路であり、図３に示す回路図で表される。
【００２３】
図４は、この半導体装置のバッファ９の近傍を拡大した図である。
図４に示すように、半導体基板１には基本セルがマトリクス状に配列されており、バッファ９は、３つの基本セル２１〜２３を含んでいる。そして、基本セル２１の入力（バッファ９の入力に相当）は、コンタクト１３によって信号配線１１に接続されており、基本セル２３の出力（バッファ９の出力に相当）は、コンタクト１４によって信号配線１２に接続されている。
【００２４】
このように、本実施形態に係る半導体装置においては、電源供給配線６、７の下部にバッファ９を配置することより、信号配線１２の長さを短くすることができる。そのため、信号の遅延及びアンテナ効果によるメモリマクロ５の破壊を防止することができる。
なお、バッファ９は電源供給配線６、７の下部に配置されているので、バッファ９によるチップ面積の増大を招くことはなく、論理回路等に用いる基本セル数を減少させることもない。
【００２５】
図５は、本発明の一実施形態に係る半導体装置の設計方法を示すフローチャートである。半導体装置のレイアウト設計は、コンピュータを用いた自動配置により行われる。
【００２６】
まず、ステップＳ１１において、メモリマクロに信号を出力するバッファを該メモリマクロを囲む環状の電源供給配線の下部に配置するという条件下で、回路及び配線（信号配線、電源供給配線を含む）の配置を行う。
次に、ステップＳ１２において、回路の検証（論理検証、タイミング検証、アナログ特性検証等を含む）を行う。
そして、ステップＳ１３において、検証結果に問題があれば処理をステップＳ１１に戻し、検証結果に問題がなければ処理を終了する。
【００２７】
ここで、本実施形態に係る半導体装置の設計方法を従来の半導体装置の設計方法（図１１参照）と比較すると、本実施形態においては、メモリマクロ５に信号を出力するバッファ９をメモリマクロ５の近傍へ移動させるステップ（図１１のステップＳ２２に相当）がない。
メモリマクロに信号を出力するバッファをメモリマクロの近傍へ移動させるステップは、カスタム要素が強く、経験が必要とされる工程であり、コンピュータによって行うことができず、半導体装置設計者が行わなければならない。
従って、メモリマクロ５に信号を出力するバッファ９をメモリマクロ５の近傍へ移動させるステップをなくすことによるＴＡＴの短縮幅は非常に大きい。
また、マクロ（メモリマクロ５及び電源供給配線６、７を含む）内にバッファ９が取り込まれたことにより、コンピュータの負荷を低減するためにＩＰ部（ここでは、メモリマクロ５及び電源供給配線６、７を含むマクロを指す）を空セルにした状態で配線の配置を行った場合であっても、バッファ９のサイズが定まっていることから、アンテナ効果の発生防止を考慮した自動配置を容易に行うことができる。
【００２８】
次に、本発明の第２の実施形態に係る半導体装置について説明する。
上記したように、本発明の第１の実施形態に係る半導体装置によれば、信号配線１２を短くすることができるので、メモリマクロ５がアンテナ効果によって破壊されることを防止することができる。しかしながら、バッファ９を電源供給配線６、７の下部に配置したことにより、信号配線１１が長くなるため、バッファ９がアンテナ効果によって破壊されるおそれが生ずる。本実施形態は、これを防止するためのものである。
【００２９】
図６に、本発明の第２の実施形態に係る半導体装置の一部を示す。本実施形態に係る半導体装置においては、半導体基板１の電源供給配線６、７の下部に、第２のバッファ９に加えて、ダミー回路１５が配置されている。
【００３０】
ダミー回路１５は、３つの基本セル２４〜２６を含んでいる。本実施形態において、基本セルは２個のトランジスタを含んでいる。従って、ダミー回路１５は６個のトランジスタを含む。なお、これら６個のトランジスタのゲートは、相互に接続されている。
ダミー回路１５内の基本セル２４は、コンタクトホール１７を介して最下層の信号配線１６に接続されている。
【００３１】
また、バッファ９内の基本セル２１は、コンタクトホール１３を介して、信号配線１６に接続され、さらに信号配線１１に接続されている。図７は、バッファ９及びダミー回路９の回路図である。
【００３２】
このように、本実施形態に係る半導体装置においては、ダミー回路１５がバッファ９の入力に接続されている。そのため、半導体装置の製造工程において信号配線１１に多くの電荷がチャージされた場合であっても、電荷がバッファ９に集中せずダミー回路１５にも拡散するので、アンテナ効果によってバッファ９が破壊されることを防止することができる。
なお、ダミー回路１５は電源供給配線６、７の下部に配置されているので、ダミー回路１５によるチップ面積の増大を招くことはなく、論理回路等に用いる基本セル数を減少させることもない。
【００３３】
また、本実施形態に係る半導体装置は、図５のステップＳ１１において、バッファ９及びダミー回路１５を電源供給配線６、７の下部に配置するとともに、バッファ９の入力とダミー回路を接続する配線１６を配置するという条件下で、回路及び配線の配置を行うことにより、設計のＴＡＴを短くすることができる。
【００３４】
なお、第１、第２の実施形態においては、バッファ８、９としてインバータを用いているが、２つのインバータを直列に接続した回路を用いても同様の効果を得ることができる。
【００３５】
【発明の効果】
以上述べた様に、本発明によれば、ＴＡＴを短くすることができ、メモリマクロがアンテナ効果によって破壊されることを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の概要を示す図である。
【図２】図１のバッファ８の回路図である。
【図３】図１のバッファ９の回路図である。
【図４】本発明の第１の実施形態に係る半導体装置のバッファ９近傍の拡大図である。
【図５】本発明の一実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図６】本発明の第２の実施形態に係る半導体装置の一部を示す図である。
【図７】図６のバッファ９及びダミー回路１５の回路図である。
【図８】従来の半導体装置の概要を示す図である。
【図９】図８のバッファ３８の回路図である。
【図１０】図８のバッファ３９の回路図である。
【図１１】従来の半導体装置の設計方法を示すフローチャートである。
【図１２】図１１のステップＳ２１によって回路及び配線が配置された半導体装置を示す図である。
【図１３】従来の半導体装置の一部を示す図である。
【符号の説明】
１、３１ 半導体基板
２〜４、３２〜３４ 論理回路
５、３５ メモリマクロ
６、７、３６、３７ 電源供給配線
８、９、３８、３９ バッファ
１０〜１２、１６、４０〜４６ 信号配線
１３、１４、１７、４７〜５０ コンタクトホール
１５ ダミー回路
２１〜２６ 基本セル
Claims (2)
- データを格納する複数のメモリセルを含むメモリマクロと、
前記メモリマクロを囲むように配置され、前記メモリマクロに電源電位を供給する環状の電源供給配線と、
前記電源供給配線の下層に配置され、前記メモリマクロに信号を出力するバッファと、
前記電源供給配線の下層に配置され、前記バッファの入力に信号を供給するための信号配線の製造工程において前記信号配線にチャージされる電荷を拡散することにより、前記バッファが前記電荷により破壊されることを防止するためのダミー回路と、
前記バッファの入力と前記ダミー回路とを接続し、前記信号配線の製造工程において前記信号配線にチャージされる電荷を前記ダミー回路に拡散するための配線と、
を具備し、
前記バッファの出力が、前記電源供給配線の内側に位置しており、
前記バッファの入力及び前記ダミー回路の入力が、前記電源供給配線の外側にそれぞれ位置しており、
前記配線が、前記電源供給配線の外側に前記電源供給配線に並行して形成されている半導体装置。 - 前記ダミー回路が、基本セルを含んでおり、
前記ダミー回路に含まれている基本セルが、１以上のトランジスタを含んでおり、前記配線が、前記バッファの入力と前記１以上のトランジスタのゲートを接続することを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002053132A JP4211264B2 (ja) | 2002-02-28 | 2002-02-28 | 半導体装置及びその設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002053132A JP4211264B2 (ja) | 2002-02-28 | 2002-02-28 | 半導体装置及びその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003258099A JP2003258099A (ja) | 2003-09-12 |
| JP4211264B2 true JP4211264B2 (ja) | 2009-01-21 |
Family
ID=28664640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002053132A Expired - Fee Related JP4211264B2 (ja) | 2002-02-28 | 2002-02-28 | 半導体装置及びその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4211264B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192534A (ja) * | 2009-02-16 | 2010-09-02 | Renesas Electronics Corp | 半導体集積回路装置 |
-
2002
- 2002-02-28 JP JP2002053132A patent/JP4211264B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003258099A (ja) | 2003-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7443224B2 (en) | Multi-threshold MIS integrated circuit device and circuit design method thereof | |
| JP4160733B2 (ja) | 集積回路内のマクロを横切る配線をマクロ内に設計する方法およびシステム | |
| US7882476B2 (en) | Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential | |
| US6321371B1 (en) | Insertion of spare logic gates into the unused spaces between individual gates in standard cell artwork | |
| US6707328B2 (en) | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal | |
| US20220327275A1 (en) | Multiplexer | |
| JP2004047516A (ja) | 半導体集積回路装置及び半導体集積回路装置のレイアウト方法 | |
| US20200395938A1 (en) | Multiplexer | |
| US20030041275A1 (en) | Semiconductor integrated circuit device | |
| JP4211264B2 (ja) | 半導体装置及びその設計方法 | |
| JP4743469B2 (ja) | 半導体集積回路装置とクロック分配方法 | |
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| KR100261201B1 (ko) | 반도체 집적회로 및 시스템 | |
| US5986961A (en) | Semiconductor integrated circuit of low power consumption type | |
| JP5630856B2 (ja) | 半導体装置 | |
| KR100211768B1 (ko) | 삼중 금속층을 가지는 반도체 메모리 장치 | |
| JP2671883B2 (ja) | 半導体集積回路装置 | |
| JP3012630B1 (ja) | 半導体集積回路におけるクロック配線方法 | |
| JP2016046479A (ja) | 半導体装置及び半導体装置の設計方法とプログラム | |
| JP4498787B2 (ja) | 半導体装置 | |
| JPH11204766A (ja) | 半導体集積回路およびその設計方法 | |
| JPH11345881A (ja) | 標準セルライブラリ、ブロックレイアウト設計方法および設計装置ならびに半導体集積装置 | |
| JPH05235309A (ja) | 半導体集積回路 | |
| JP2004259723A (ja) | 半導体集積回路及びそのレイアウト方法 | |
| KR20010056494A (ko) | 반도체 메모리 장치의 주변회로 레이아웃 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040930 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080321 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080805 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080904 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081007 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081020 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |