JP3243033B2 - 半導体集積回路及びその素子配置配線方法 - Google Patents
半導体集積回路及びその素子配置配線方法Info
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- JP3243033B2 JP3243033B2 JP03098593A JP3098593A JP3243033B2 JP 3243033 B2 JP3243033 B2 JP 3243033B2 JP 03098593 A JP03098593 A JP 03098593A JP 3098593 A JP3098593 A JP 3098593A JP 3243033 B2 JP3243033 B2 JP 3243033B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の素子配
置配線方法及び半導体集積回路に関し、特にディレイ調
整のために駆動能力の高いバッファゲ−トを自動挿入す
る技術及び前記バッファゲ−トから後段素子までの間の
配線の配線幅を自動拡張する技術に関する。
置配線方法及び半導体集積回路に関し、特にディレイ調
整のために駆動能力の高いバッファゲ−トを自動挿入す
る技術及び前記バッファゲ−トから後段素子までの間の
配線の配線幅を自動拡張する技術に関する。
【０００２】
【従来の技術】高速動作を目的として、ディレイを考慮
した従来の半導体集積回路の配置配線技術に関し、第１
の技術として特開昭６２−３９０２４号公報に開示され
ているように、素子の配置後にスタイナ−ツリ−法によ
りネットの配線長予測を行ってディレイ計算を行い、基
準値を超えた、すなわちＭＡＸ違反した素子間について
素子間のネットのうち配線が長くなってしまったネット
につながっている素子をインタラクティブに近づけて配
置し直すという技術がある。
した従来の半導体集積回路の配置配線技術に関し、第１
の技術として特開昭６２−３９０２４号公報に開示され
ているように、素子の配置後にスタイナ−ツリ−法によ
りネットの配線長予測を行ってディレイ計算を行い、基
準値を超えた、すなわちＭＡＸ違反した素子間について
素子間のネットのうち配線が長くなってしまったネット
につながっている素子をインタラクティブに近づけて配
置し直すという技術がある。
【０００３】第２の技術として特願平０２−１２１３３
１号公報に開示されているように、配線の長くなってし
まったネットに対して素子を移動させるのではなく、配
線長で中心の位置にバッファゲ−トを挿入することでデ
ィレイ基準を守らせる技術がある。
１号公報に開示されているように、配線の長くなってし
まったネットに対して素子を移動させるのではなく、配
線長で中心の位置にバッファゲ−トを挿入することでデ
ィレイ基準を守らせる技術がある。
【０００４】
【発明が解決しようとする課題】上記第１の技術は、素
子を近づけて配置することにより素子間の配線長抵抗を
小さくしてディレイを小さくするというものである。ま
た、上記第２の技術は配線の長くなってしまったネット
に対して素子を移動させるのではなく、配線長で中心の
位置にバッファゲ−トを挿入することでバッファゲ−ト
挿入前よりもディレイを小さくするというものである。
子を近づけて配置することにより素子間の配線長抵抗を
小さくしてディレイを小さくするというものである。ま
た、上記第２の技術は配線の長くなってしまったネット
に対して素子を移動させるのではなく、配線長で中心の
位置にバッファゲ−トを挿入することでバッファゲ−ト
挿入前よりもディレイを小さくするというものである。
【０００５】ところが、近年の大規模化する半導体集積
回路ではチップ面積が広がっており、上記第１の技術の
ように素子を近づけて配置する配置考慮だけでは充分な
ディレイ対策を行うことができなくなってきている。
回路ではチップ面積が広がっており、上記第１の技術の
ように素子を近づけて配置する配置考慮だけでは充分な
ディレイ対策を行うことができなくなってきている。
【０００６】また、回路無負荷ディレイが比較的小さい
バッファゲ−トを挿入する場合は、上記第２の技術のよ
うに素子間の配線の配線長で中心の位置に挿入すること
によりＭＡＸ違反となったディレイの対策を最適に行う
ことができる。しかし、チップ面積が広がったことによ
り駆動能力の大きいバッファゲートを挿入する必要が生
じているが、このような回路無負荷ディレイが大きいバ
ッファゲ−ト（駆動能力が大きい）を挿入した場合は素
子間の配線の配線長で中心の位置に挿入したのではＭＡ
Ｘ違反となったディレイをさらに大きくＭＡＸ違反させ
てしまうという問題点がある。
バッファゲ−トを挿入する場合は、上記第２の技術のよ
うに素子間の配線の配線長で中心の位置に挿入すること
によりＭＡＸ違反となったディレイの対策を最適に行う
ことができる。しかし、チップ面積が広がったことによ
り駆動能力の大きいバッファゲートを挿入する必要が生
じているが、このような回路無負荷ディレイが大きいバ
ッファゲ−ト（駆動能力が大きい）を挿入した場合は素
子間の配線の配線長で中心の位置に挿入したのではＭＡ
Ｘ違反となったディレイをさらに大きくＭＡＸ違反させ
てしまうという問題点がある。
【０００７】本発明の目的は、駆動能力の大きいバッフ
ァゲートを用いた場合でも、素子間の配置位置を変える
ことなく信号遅延時間（ディレイ）を基準値未満にする
ことができる半導体回路の素子配置配線方法及び半導体
集積回路を提供することである。
ァゲートを用いた場合でも、素子間の配置位置を変える
ことなく信号遅延時間（ディレイ）を基準値未満にする
ことができる半導体回路の素子配置配線方法及び半導体
集積回路を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基本的に前段素子よりも駆動能力の高い
バッファゲートを前段素子の位置と前段素子から後段素
子までの配線長の中心位置との間に挿入する。
に、本発明は、基本的に前段素子よりも駆動能力の高い
バッファゲートを前段素子の位置と前段素子から後段素
子までの配線長の中心位置との間に挿入する。
【０００９】また、前記前段素子と後段素子との間に挿
入したバッファゲートから後段素子までの配線幅を前段
素子と後段素子との間の配線幅より広げて配線する。
入したバッファゲートから後段素子までの配線幅を前段
素子と後段素子との間の配線幅より広げて配線する。
【００１０】また、広げる配線幅は通常配線幅の奇数倍
にする。
にする。
【００１１】
【作用】素子間のディレイｄWはｄW＝α×ｒ×ｃ×ｌ2
（α：比例定数、ｒ：単位長当りの抵抗、ｃ：単位長当
りの負荷容量、ｌ：配線長）で表される。ディレイは配
線長ｌの自乗に比例して大きくなるため、このディレイ
を小さくするために駆動能力の高いバッファゲートを挿
入する場合、バッファゲート挿入時のディレイと配線長
ｌとの特性から、前段素子側に挿入するとディレイは小
さくなる。また、バッファゲートから後段素子にかけて
配線幅を広げ、抵抗と容量の積を小さくすることによ
り、さらにディレイは小さくなる。
（α：比例定数、ｒ：単位長当りの抵抗、ｃ：単位長当
りの負荷容量、ｌ：配線長）で表される。ディレイは配
線長ｌの自乗に比例して大きくなるため、このディレイ
を小さくするために駆動能力の高いバッファゲートを挿
入する場合、バッファゲート挿入時のディレイと配線長
ｌとの特性から、前段素子側に挿入するとディレイは小
さくなる。また、バッファゲートから後段素子にかけて
配線幅を広げ、抵抗と容量の積を小さくすることによ
り、さらにディレイは小さくなる。
【００１２】
【実施例】以下、本発明の実施例を図面により詳細に説
明する。
明する。
【００１３】まず、素子間ディレイとは、例えば、図１
（ａ）に示すようにゲ−ト３，４を含む素子１と素子２
の間のディレイの和であり、Ｄ＝ｄ1＋ｄ2＋ｄ3で計算
することができる。また、図１（ｂ）に示すようにゲ−
ト１段分のディレイはソ−スとなるゲ−ト３の駆動能
力、シンクとなるゲ−ト４の負荷容量、配線容量及びソ
−ス、シンク間の配線抵抗に依存して決まり、次式のよ
うに表現できる。
（ａ）に示すようにゲ−ト３，４を含む素子１と素子２
の間のディレイの和であり、Ｄ＝ｄ1＋ｄ2＋ｄ3で計算
することができる。また、図１（ｂ）に示すようにゲ−
ト１段分のディレイはソ−スとなるゲ−ト３の駆動能
力、シンクとなるゲ−ト４の負荷容量、配線容量及びソ
−ス、シンク間の配線抵抗に依存して決まり、次式のよ
うに表現できる。
【００１４】
【数１】ｄ＝ｄCL＋ｄW＝ｄC＋ｄL＋ｄW（ｄC：回路デ
ィレイすなわちゲ−ト無負荷ディレイ、ｄL：ゲ−ト負
荷ディレイすなわちｄCに対する負荷による増分、ｄW：
配線ディレイ） これらの成分別ディレイはネット構成（ソ−スゲ−ト、
ファンアウト等）が同じ場合、配線長に依存して増減す
る。
ィレイすなわちゲ−ト無負荷ディレイ、ｄL：ゲ−ト負
荷ディレイすなわちｄCに対する負荷による増分、ｄW：
配線ディレイ） これらの成分別ディレイはネット構成（ソ−スゲ−ト、
ファンアウト等）が同じ場合、配線長に依存して増減す
る。
【００１５】このうち、ディレイｄWはｄW＝α×Ｒ×Ｃ
＝α×（ｒｌ）×（ｃｌ）＝α×ｒ×ｃ×ｌ2（α：比
例定数、Ｒ：ソ−スシンク間の抵抗、Ｃ：ネットの負荷
容量、ｒ：単位長当りの抵抗、ｃ：単位長当りの負荷容
量、ｌ：配線長）で表され、図２（ａ）に示すように配
線長の自乗（ｌ2）に比例して増加する。
＝α×（ｒｌ）×（ｃｌ）＝α×ｒ×ｃ×ｌ2（α：比
例定数、Ｒ：ソ−スシンク間の抵抗、Ｃ：ネットの負荷
容量、ｒ：単位長当りの抵抗、ｃ：単位長当りの負荷容
量、ｌ：配線長）で表され、図２（ａ）に示すように配
線長の自乗（ｌ2）に比例して増加する。
【００１６】一方、図２（ｂ）に示すように回路負荷デ
ィレイ（ｄCL）は配線長による負荷容量に対してある範
囲を超えるとほぼ一定の値となる。このことにより、図
３（ａ）バッファゲート挿入なしの通常配線幅のディレ
イｄは図３（ｂ）に示すように初期値をｄCL1 としてｌ
2に比例する形となる。
ィレイ（ｄCL）は配線長による負荷容量に対してある範
囲を超えるとほぼ一定の値となる。このことにより、図
３（ａ）バッファゲート挿入なしの通常配線幅のディレ
イｄは図３（ｂ）に示すように初期値をｄCL1 としてｌ
2に比例する形となる。
【００１７】さて、挿入するバッファゲ−トの特性を図
４及び図５に示す。
４及び図５に示す。
【００１８】図４（ａ）は素子１よりも駆動能力の高い
バッファゲ−ト６を素子１の位置に配置する。図４
（ｂ）は、その特性グラフであり、回路負荷ディレイｄ
CL6 は素子１の回路負荷ディレイｄCL1 よりも大きい
が、駆動能力が高いため特性グラフの傾きが小さい。こ
のため、配線長がｌのところでは図３（ｂ）に比べΔｄ
6だけディレイが小さいことを示している。大部分のバ
ッファゲ−トの特性は図４の通りである。
バッファゲ−ト６を素子１の位置に配置する。図４
（ｂ）は、その特性グラフであり、回路負荷ディレイｄ
CL6 は素子１の回路負荷ディレイｄCL1 よりも大きい
が、駆動能力が高いため特性グラフの傾きが小さい。こ
のため、配線長がｌのところでは図３（ｂ）に比べΔｄ
6だけディレイが小さいことを示している。大部分のバ
ッファゲ−トの特性は図４の通りである。
【００１９】また、図５（ａ）は素子１よりも駆動能力
の高いバッファゲ−ト７を素子１の位置に配置する。図
５（ｂ）は、その特性グラフであり、回路負荷ディレイ
ｄCL7 は素子１の回路負荷ディレイｄCL1 よりも小さ
く、かつ、駆動能力が高いため特性グラフの傾きが小さ
い。このため、配線長がｌのところでは図３（ｂ）に比
べΔｄ7だけディレイが小さいことを示している。少数
であるが、図５（ｂ）のような特性を持つバッファゲ−
トも存在する。
の高いバッファゲ−ト７を素子１の位置に配置する。図
５（ｂ）は、その特性グラフであり、回路負荷ディレイ
ｄCL7 は素子１の回路負荷ディレイｄCL1 よりも小さ
く、かつ、駆動能力が高いため特性グラフの傾きが小さ
い。このため、配線長がｌのところでは図３（ｂ）に比
べΔｄ7だけディレイが小さいことを示している。少数
であるが、図５（ｂ）のような特性を持つバッファゲ−
トも存在する。
【００２０】また、配線の幅を変えることによりディレ
イを小さくすることが、可能である。図６（ａ）は、幅
広化配線の例として３倍幅配線を示したものであり、図
６（ｂ）は、その要部拡大斜視図である。図６（ｃ）
は、通常配線（１倍幅配線）の要部拡大斜視図である。
イを小さくすることが、可能である。図６（ａ）は、幅
広化配線の例として３倍幅配線を示したものであり、図
６（ｂ）は、その要部拡大斜視図である。図６（ｃ）
は、通常配線（１倍幅配線）の要部拡大斜視図である。
【００２１】３倍幅配線の長さｌ，厚さｄは、１倍幅配
線に等しく、幅ｍ3のみが１倍幅配線の幅ｍ1の３倍にな
っている。この３倍幅配線の抵抗Ｒ3と１倍幅配線の抵
抗Ｒ1及び３倍幅配線の容量Ｃ3と１倍幅配線の容量Ｃ1
のそれぞれの関係は、Ｒ3＝Ｒ1／３，Ｃ3＜３Ｃ1とな
り、従って、Ｒ3Ｃ3＜Ｒ1Ｃ1となる。ディレイは、前記
よりｄ＝α×Ｒ×Ｃで表すことが可能なため、ｄ3＜ｄ1
の関係に帰結する。
線に等しく、幅ｍ3のみが１倍幅配線の幅ｍ1の３倍にな
っている。この３倍幅配線の抵抗Ｒ3と１倍幅配線の抵
抗Ｒ1及び３倍幅配線の容量Ｃ3と１倍幅配線の容量Ｃ1
のそれぞれの関係は、Ｒ3＝Ｒ1／３，Ｃ3＜３Ｃ1とな
り、従って、Ｒ3Ｃ3＜Ｒ1Ｃ1となる。ディレイは、前記
よりｄ＝α×Ｒ×Ｃで表すことが可能なため、ｄ3＜ｄ1
の関係に帰結する。
【００２２】すなわち、配線幅を広げることにより抵抗
はそれに比例して小さくなる。それに対して容量は大き
くなる。しかし、抵抗が小さくなる割合に対し容量が大
きくなる割合が十分に小さく、抵抗と容量の積は１倍幅
配線のその積より小さく、３倍幅配線の方が１倍幅配線
のディレイよりも小さくなる。
はそれに比例して小さくなる。それに対して容量は大き
くなる。しかし、抵抗が小さくなる割合に対し容量が大
きくなる割合が十分に小さく、抵抗と容量の積は１倍幅
配線のその積より小さく、３倍幅配線の方が１倍幅配線
のディレイよりも小さくなる。
【００２３】図７は、この幅広化配線の特性グラフで、
回路負荷ディレイｄCL1 は同じであるが、図３（ｂ）よ
りも特性グラフの傾きが小さいため、配線長がｌのとこ
ろでは図３（ｂ）に比べΔｄだけディレイが小さくなる
ことを示す。
回路負荷ディレイｄCL1 は同じであるが、図３（ｂ）よ
りも特性グラフの傾きが小さいため、配線長がｌのとこ
ろでは図３（ｂ）に比べΔｄだけディレイが小さくなる
ことを示す。
【００２４】以上のような特性より、バッファゲ−トを
挿入するか、配線を幅広化して特性グラフのｌ2の傾き
の小さい範囲を有効に利用することができれば素子間の
ディレイを下げることが可能であることが判る。
挿入するか、配線を幅広化して特性グラフのｌ2の傾き
の小さい範囲を有効に利用することができれば素子間の
ディレイを下げることが可能であることが判る。
【００２５】すなわち、図８（ａ）に示すように配線長
がｌである素子１と素子２の間に何も挿入しない場合の
配線ディレイと配線を分割してバッファゲ−ト５を挿入
した場合、図８（ｂ）の特性グラフの配線ディレイとの
差Δｄ5が正であれば、バッファゲ−ト５を挿入するこ
とにより、Δｄ5だけディレイを小さくできる。
がｌである素子１と素子２の間に何も挿入しない場合の
配線ディレイと配線を分割してバッファゲ−ト５を挿入
した場合、図８（ｂ）の特性グラフの配線ディレイとの
差Δｄ5が正であれば、バッファゲ−ト５を挿入するこ
とにより、Δｄ5だけディレイを小さくできる。
【００２６】図８は前に述べたように素子１と素子２の
間に駆動能力の高いバッファゲ−ト５を１段挿入したと
きの特性グラフで、図８の同じ距離ｌのディレイに比べ
Δｄ5だけディレイが小さくなった場合を示している。
間に駆動能力の高いバッファゲ−ト５を１段挿入したと
きの特性グラフで、図８の同じ距離ｌのディレイに比べ
Δｄ5だけディレイが小さくなった場合を示している。
【００２７】ここで、効果的にΔｄ5が正になるｌ1の範
囲を探してみる。図８において、バッファゲ−ト５を挿
入しないときの特性グラフをｄ＝ａ(ｌ−ｂ)2＋ｃ、バ
ッファゲ−ト５を挿入したときのｌ1〜ｌの範囲の特性
グラフをｄ＝ａ'(ｌ−ｂ')2＋ｃ' で近似する。このと
きΔｄ5は次式のように表される。
囲を探してみる。図８において、バッファゲ−ト５を挿
入しないときの特性グラフをｄ＝ａ(ｌ−ｂ)2＋ｃ、バ
ッファゲ−ト５を挿入したときのｌ1〜ｌの範囲の特性
グラフをｄ＝ａ'(ｌ−ｂ')2＋ｃ' で近似する。このと
きΔｄ5は次式のように表される。
【００２８】
【数２】 Δｄ5＝ａ(ｌ−ｂ)2＋ｃ−{ａ(ｌ1−ｂ)2＋ｃ＋ａ'(ｌ2−ｂ')2＋ｃ'} ……（１） 一般に特性グラフの２次曲線の軸は縦軸に等しいと近似
できるため、ｂ＝ｂ'＝０である。すなわちΔｄ5は次式
のようになる。
できるため、ｂ＝ｂ'＝０である。すなわちΔｄ5は次式
のようになる。
【００２９】
【数３】 Δｄ5＝ａｌ2＋ｃ−{ａｌ1 2＋ｃ＋ａ'ｌ2 2＋ｃ'} ＝ａ(ｌ2−ｌ1 2)−ａ'ｌ2 2−ｃ' ……（２） ところで、ｌ＝ｌ1＋ｌ2すなわちｌ2＝ｌ−ｌ1であるか
ら
ら
【００３０】
【数４】 これは上に凸の２次曲線であり、軸は
【００３１】
【数５】 である。図４及び図５に示す特性グラフから ａ＝ｋａ'，ｋはｋ＞１の実数 で表されるため、軸は
【００３２】
【数６】 すなわち、バッファゲ−ト５を挿入する場合は配線長の
中心の位置より前段素子寄りに挿入することが最も効率
が良いことが判る。
中心の位置より前段素子寄りに挿入することが最も効率
が良いことが判る。
【００３３】なお、公知例では素子とバッファゲ−トと
の回路負荷ディレイがほとんど同じであるためａ＝ａ'
すなわちｋ＝１であり、
の回路負荷ディレイがほとんど同じであるためａ＝ａ'
すなわちｋ＝１であり、
【００３４】
【数７】 となる位置、すなわち配線長の中心の位置に挿入するこ
とが最も効率が良いことが判る。
とが最も効率が良いことが判る。
【００３５】以上のような特性により、図９（ａ）のよ
うにバッファゲ−ト５を挿入することでディレイを下げ
ることが効果のある範囲は図９（ｂ）に示すように素子
間の中心より前段素子寄りの範囲に限定されることが判
る。
うにバッファゲ−ト５を挿入することでディレイを下げ
ることが効果のある範囲は図９（ｂ）に示すように素子
間の中心より前段素子寄りの範囲に限定されることが判
る。
【００３６】また、バッファゲ−ト挿入処理だけではデ
ィレイを下げる効果が不充分である場合は、図１０
（ａ）に示すように、バッファゲ−ト５から後段素子２
までの配線幅を広げて配線してディレイを下げることが
効果のある範囲についても、図７に示す配線幅広化の特
性グラフは図５（ｂ）に示すバッファゲ−ト挿入の特性
グラフと基本的に変わらないため、図１０（ｂ）に示す
ように素子間の中心より前段素子寄りの範囲に限定され
ることが判る。
ィレイを下げる効果が不充分である場合は、図１０
（ａ）に示すように、バッファゲ−ト５から後段素子２
までの配線幅を広げて配線してディレイを下げることが
効果のある範囲についても、図７に示す配線幅広化の特
性グラフは図５（ｂ）に示すバッファゲ−ト挿入の特性
グラフと基本的に変わらないため、図１０（ｂ）に示す
ように素子間の中心より前段素子寄りの範囲に限定され
ることが判る。
【００３７】なお、図８及び図９、図１０では素子間の
距離ｌはバッファゲ−ト挿入後のｌ1＋ｌ2と等しいが、
ディレイを下げるという意味ではｌ1＋ｌ2をｌより短く
してもよい。また、図８のようにバッファゲ−ト５を挿
入した場合、その入力容量の影響で素子１のディレイが
見かけ上大きくなるケ−スもあるが、上記のバッファゲ
−ト挿入に関する効果的な特性は同じである。
距離ｌはバッファゲ−ト挿入後のｌ1＋ｌ2と等しいが、
ディレイを下げるという意味ではｌ1＋ｌ2をｌより短く
してもよい。また、図８のようにバッファゲ−ト５を挿
入した場合、その入力容量の影響で素子１のディレイが
見かけ上大きくなるケ−スもあるが、上記のバッファゲ
−ト挿入に関する効果的な特性は同じである。
【００３８】以上に述べたように、素子間の中心より前
段素子寄りにバッファゲ−トを挿入し、また、該処理だ
けではディレイを下げる効果が不充分である場合は前記
バッファゲ−トから後段素子の間の配線幅を広げて配線
することでディレイを下げることにより、目的に合った
ディレイに調整することが可能である。
段素子寄りにバッファゲ−トを挿入し、また、該処理だ
けではディレイを下げる効果が不充分である場合は前記
バッファゲ−トから後段素子の間の配線幅を広げて配線
することでディレイを下げることにより、目的に合った
ディレイに調整することが可能である。
【００３９】次に、本発明によるディレイ考慮を自動配
置配線処理で行うフロ−の一実施例を図１１に示す。ま
ず、ステップ５０１の初期配置処理を実行し、全てのゲ
−トを配置する。次に１ネット単位に配線ネット情報を
読み込む（ステップ５０２）。続いて読み込んだ配線ネ
ット情報が終了したかを判断する（ステップ５０３）。
置配線処理で行うフロ−の一実施例を図１１に示す。ま
ず、ステップ５０１の初期配置処理を実行し、全てのゲ
−トを配置する。次に１ネット単位に配線ネット情報を
読み込む（ステップ５０２）。続いて読み込んだ配線ネ
ット情報が終了したかを判断する（ステップ５０３）。
【００４０】全ての配線ネットに関する配線ネット情報
の読み込みが全て終了したならば、配線処理（ステップ
５１１）を行う。終了してなければ、読み込んだ配線ネ
ット情報がディレイ考慮を必要とする配線かどうかを判
定する（ステップ５０４）。
の読み込みが全て終了したならば、配線処理（ステップ
５１１）を行う。終了してなければ、読み込んだ配線ネ
ット情報がディレイ考慮を必要とする配線かどうかを判
定する（ステップ５０４）。
【００４１】ディレイ考慮が不要な場合は始めの処理に
戻り、次の配線ネット情報を読み込む（ステップ５０
２）。
戻り、次の配線ネット情報を読み込む（ステップ５０
２）。
【００４２】ディレイ考慮が必要な場合はステップ５０
１の配置結果に基づいて、例えばスタイナツリ−法など
により仮想配線長を計算し（ステップ５０５）、該配線
長により該配線ネットのディレイ計算を行い（ステップ
５０６）、該ディレイが制約違反であるかどうかを判定
する（ステップ５０７）。なお、上記で述べたディレイ
考慮を必要とする配線ネットとは、例えばクロック系の
配線ネットあるいはスキャン系の配線ネットなど厳密な
時間的タイミングを要求されるものが主として挙げられ
る。
１の配置結果に基づいて、例えばスタイナツリ−法など
により仮想配線長を計算し（ステップ５０５）、該配線
長により該配線ネットのディレイ計算を行い（ステップ
５０６）、該ディレイが制約違反であるかどうかを判定
する（ステップ５０７）。なお、上記で述べたディレイ
考慮を必要とする配線ネットとは、例えばクロック系の
配線ネットあるいはスキャン系の配線ネットなど厳密な
時間的タイミングを要求されるものが主として挙げられ
る。
【００４３】該配線ネットの識別は例えば信号名の一部
にユニ−クなグル−プ番号を付加する、あるいは配線ネ
ット単位にフラグを付加するなどして判定すれば可能で
ある。
にユニ−クなグル−プ番号を付加する、あるいは配線ネ
ット単位にフラグを付加するなどして判定すれば可能で
ある。
【００４４】上記の結果、違反している配線ネットにつ
いては論理情報のファイルにバッファゲ−トを追加する
（ステップ５０８）。但し、物理的及び実装的に論理情
報を追加可能な場合のみでの論理追加となる。
いては論理情報のファイルにバッファゲ−トを追加する
（ステップ５０８）。但し、物理的及び実装的に論理情
報を追加可能な場合のみでの論理追加となる。
【００４５】次に、論理追加したバッファゲ−トを実際
に配置する（ステップ５０９）。この時のバッファゲ−
トの数及び場所に関しては前記で述べた特性に従い、デ
ィレイを守れる範囲で論理追加及び配置を行う。最後
に、該バッファゲ−トから後段素子までを幅広の配線で
配線する（ステップ５１０）。
に配置する（ステップ５０９）。この時のバッファゲ−
トの数及び場所に関しては前記で述べた特性に従い、デ
ィレイを守れる範囲で論理追加及び配置を行う。最後
に、該バッファゲ−トから後段素子までを幅広の配線で
配線する（ステップ５１０）。
【００４６】バッファゲ−トの配置方法はいくつか考え
られる。図１２に本発明による一実施例を示す。
られる。図１２に本発明による一実施例を示す。
【００４７】まず始めに、チップ１０上のセル列９上に
論理とは無関係の予備ゲ−トエリアを設定しておき、該
エリアには一般論理ゲ−トは配置禁止としておく。該エ
リアは例えば縦方向電源線の下などチップ上に均等に設
定しておくことが望ましいが、チップの特性上、例えば
ある領域に集中して素子を配置するなどの領域がある場
合、該領域内に特に多く設定しておくとよい。チップ上
で配置を行なった結果、例えば素子１と素子２の配線長
からディレイがＭＡＸ違反していることが判明した場
合、図１３に示すように各々の素子のピンを頂点とする
矩形１３内でピン−ピン間を結ぶ線分の中線１１上、す
なわち素子１からと素子２からのマンハッタン距離が等
しい線分上より前段素子寄りに挿入範囲１２があり、そ
の範囲１２内の予備ゲ−トを探索する。
論理とは無関係の予備ゲ−トエリアを設定しておき、該
エリアには一般論理ゲ−トは配置禁止としておく。該エ
リアは例えば縦方向電源線の下などチップ上に均等に設
定しておくことが望ましいが、チップの特性上、例えば
ある領域に集中して素子を配置するなどの領域がある場
合、該領域内に特に多く設定しておくとよい。チップ上
で配置を行なった結果、例えば素子１と素子２の配線長
からディレイがＭＡＸ違反していることが判明した場
合、図１３に示すように各々の素子のピンを頂点とする
矩形１３内でピン−ピン間を結ぶ線分の中線１１上、す
なわち素子１からと素子２からのマンハッタン距離が等
しい線分上より前段素子寄りに挿入範囲１２があり、そ
の範囲１２内の予備ゲ−トを探索する。
【００４８】図１２では予備ゲ−ト８がこれに該当す
る。そこで、該予備ゲ−ト８にバッファゲ−トを挿入し
た場合の仮想配線長よりディレイを計算してディレイが
制約値を守っていることが確認できた場合、予備ゲ−ト
８を論理情報にフィ−ドバックして予備ゲ−ト８の位置
に実際にゲ−トを配置する。
る。そこで、該予備ゲ−ト８にバッファゲ−トを挿入し
た場合の仮想配線長よりディレイを計算してディレイが
制約値を守っていることが確認できた場合、予備ゲ−ト
８を論理情報にフィ−ドバックして予備ゲ−ト８の位置
に実際にゲ−トを配置する。
【００４９】この配置方法ではバッファゲ−ト挿入のた
めに既にあったセルを移動する必要がないので処理が容
易に行なえる特徴がある。
めに既にあったセルを移動する必要がないので処理が容
易に行なえる特徴がある。
【００５０】図１２ではバッファゲ−トの挿入が１つの
場合であったが、２個以上のバッファゲ−トを挿入した
場合でも、仮想配線長よりディレイを計算し、ディレイ
が最も小さくなるものを選ぶのが望ましい。更にディレ
イ違反ネットが多数あった場合には、既に使用している
予備ゲ−トでも許される範囲で他の予備ゲ−トと置き換
えるなどしてそこを使用するなどの最適化を行なうよう
にしてもよい。
場合であったが、２個以上のバッファゲ−トを挿入した
場合でも、仮想配線長よりディレイを計算し、ディレイ
が最も小さくなるものを選ぶのが望ましい。更にディレ
イ違反ネットが多数あった場合には、既に使用している
予備ゲ−トでも許される範囲で他の予備ゲ−トと置き換
えるなどしてそこを使用するなどの最適化を行なうよう
にしてもよい。
【００５１】また、バッファゲ−トを挿入する処理だけ
ではディレイを下げる効果が不充分である場合は、配線
幅を図１４（ｂ）に示すように通常の配線幅の３倍幅配
線１５、図１４（ｃ）に示すように通常の配線幅の５倍
幅配線１６などの奇数倍に広げて配線する。既存の自動
配線プログラムは図１４（ａ）に示すように通常の配線
幅すなわち１倍幅配線１４で配線するように作成されて
いるため、奇数倍の配線幅だけであればまず中心線を配
線し、続いて幅を片側に１DA格子、２DA格子などと追加
考慮するだけで幅広配線を行なうことができる。
ではディレイを下げる効果が不充分である場合は、配線
幅を図１４（ｂ）に示すように通常の配線幅の３倍幅配
線１５、図１４（ｃ）に示すように通常の配線幅の５倍
幅配線１６などの奇数倍に広げて配線する。既存の自動
配線プログラムは図１４（ａ）に示すように通常の配線
幅すなわち１倍幅配線１４で配線するように作成されて
いるため、奇数倍の配線幅だけであればまず中心線を配
線し、続いて幅を片側に１DA格子、２DA格子などと追加
考慮するだけで幅広配線を行なうことができる。
【００５２】このように通常の奇数倍である配線幅のみ
を用いれば、既存の自動配線プログラムを大幅に変更す
ることなく使用することが可能である。
を用いれば、既存の自動配線プログラムを大幅に変更す
ることなく使用することが可能である。
【００５３】以上で述べた処理を自動配置プログラムの
中で行うことにより、論理設計者はディレイを考慮した
論理設計を行わなくても自動で論理へのフィ−ドバック
実装を行うことが可能となる。
中で行うことにより、論理設計者はディレイを考慮した
論理設計を行わなくても自動で論理へのフィ−ドバック
実装を行うことが可能となる。
【００５４】
【発明の効果】以上のように本発明は、前段素子よりも
駆動能力の高いバッファゲートを前段素子の位置と前段
素子から後段素子までの配線長の中心位置との間に挿入
するようにしたので、配線長によるディレイ違反に対し
て素子の配置位置を変えることなくディレイ調整が可能
である。よって、これらディレイ考慮を行う配置配線が
可能となることにより、高速動作可能なＬＳＩを作成す
ることが可能となる。
駆動能力の高いバッファゲートを前段素子の位置と前段
素子から後段素子までの配線長の中心位置との間に挿入
するようにしたので、配線長によるディレイ違反に対し
て素子の配置位置を変えることなくディレイ調整が可能
である。よって、これらディレイ考慮を行う配置配線が
可能となることにより、高速動作可能なＬＳＩを作成す
ることが可能となる。
【図１】素子間のディレイモデル図である。
【図２】配線ディレイと配線長の関係図である。
【図３】バッファゲ−ト及び配線ディレイと配線長の関
係図である。
係図である。
【図４】バッファゲ−ト及び配線ディレイと配線長の関
係図である。
係図である。
【図５】バッファゲ−ト及び配線ディレイと配線長の関
係図である。
係図である。
【図６】幅広化配線ディレイ効果を説明する説明図であ
る。
る。
【図７】幅広化によるディレイと配線長の関係図であ
る。
る。
【図８】バッファゲ−ト挿入による配線ディレイと配線
長の関係図である。
長の関係図である。
【図９】バッファゲ−ト挿入の有効範囲を示す説明図で
ある。
ある。
【図１０】配線幅広化の有効範囲図を示す説明図であ
る。
る。
【図１１】バッファゲ−ト挿入処理手順を示すフローチ
ャートである。
ャートである。
【図１２】予備ゲ−トを持ったチップのモデル図であ
る。
る。
【図１３】バッファゲ−ト挿入位置を決定するための条
件を説明する説明図である。
件を説明する説明図である。
【図１４】幅広配線の配線幅の例を示す平面図である。
１，２…素子、３，４…ゲ−ト、５，６，７…バッファ
ゲ−ト、８…予備ゲ−ト、９…セル列、１０…チップ、
１１…中線、１２…挿入範囲、１３…矩形、１４…１倍
幅配線の配線パタ−ン、１５…３倍幅配線の配線パタ−
ン、１６…５倍幅配線の配線パタ−ン
ゲ−ト、８…予備ゲ−ト、９…セル列、１０…チップ、
１１…中線、１２…挿入範囲、１３…矩形、１４…１倍
幅配線の配線パタ−ン、１５…３倍幅配線の配線パタ−
ン、１６…５倍幅配線の配線パタ−ン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 哲雄 神奈川県秦野市堀山下１番地 株式会社 日立製作所 汎用コンピュータ事業部内 (56)参考文献 特開 平４−23347（ＪＰ，Ａ) 特開 平４−165647（ＪＰ，Ａ) 特開 平１−184937（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82
Claims (6)
- 【請求項１】 素子間の信号遅延時間が基準値を超える
素子間にバッファゲートを挿入して信号遅延時間を調整
する半導体集積回路の素子配置配線方法において、前記
バッファゲートとして前段素子よりも駆動能力の高いバ
ッファゲートを挿入する場合は、前段素子の位置と前段
素子から後段素子までの配線長の中心位置との間に挿入
することを特徴とする半導体集積回路の素子配置配線方
法。 - 【請求項２】 前記前段素子と後段素子との間に挿入し
たバッファゲートから後段素子までの配線幅を前段素子
と後段素子との間の配線幅より広げて配線することを特
徴とする請求項１記載の半導体集積回路の素子配置配線
方法。 - 【請求項３】 広げる配線幅は通常配線幅の奇数倍にす
ることを特徴とする請求項２記載の半導体集積回路の素
子配置配線方法。 - 【請求項４】 素子間の信号遅延時間が基準値を超える
素子間に信号遅延時間を調整するバッファゲートを挿入
して成る半導体集積回路において、前段素子よりも駆動
能力の高いバッファゲートは前段素子の位置と前段素子
から後段素子までの配線長の中心位置との間に挿入した
ことを特徴とする半導体集積回路。 - 【請求項５】 前記前段素子と後段素子との間に挿入し
たバッファゲートから後段素子までの配線幅は前段素子
と後段素子との間の配線幅より広いことを特徴とする請
求項４記載の半導体集積回路。 - 【請求項６】 広げる配線幅は通常配線幅の奇数倍にな
っていることを特徴とする請求項５記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03098593A JP3243033B2 (ja) | 1993-02-19 | 1993-02-19 | 半導体集積回路及びその素子配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03098593A JP3243033B2 (ja) | 1993-02-19 | 1993-02-19 | 半導体集積回路及びその素子配置配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06243199A JPH06243199A (ja) | 1994-09-02 |
| JP3243033B2 true JP3243033B2 (ja) | 2002-01-07 |
Family
ID=12318927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03098593A Expired - Lifetime JP3243033B2 (ja) | 1993-02-19 | 1993-02-19 | 半導体集積回路及びその素子配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243033B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163330A (ja) * | 1996-12-03 | 1998-06-19 | Nec Corp | レイアウト考慮遅延最適化装置および方法 |
| JP4515544B2 (ja) * | 1998-09-25 | 2010-08-04 | 株式会社日立製作所 | 半導体集積回路の配線条件処理方法 |
-
1993
- 1993-02-19 JP JP03098593A patent/JP3243033B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06243199A (ja) | 1994-09-02 |
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