JP3033763B1 - 半導体集積回路の遅延低減配置処理装置および遅延低減配置処理方法 - Google Patents
半導体集積回路の遅延低減配置処理装置および遅延低減配置処理方法Info
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- JP3033763B1 JP3033763B1 JP11054793A JP5479399A JP3033763B1 JP 3033763 B1 JP3033763 B1 JP 3033763B1 JP 11054793 A JP11054793 A JP 11054793A JP 5479399 A JP5479399 A JP 5479399A JP 3033763 B1 JP3033763 B1 JP 3033763B1
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Abstract
【要約】
【課題】 半導体集積回路の配置処理で論理の変更なし
では遅延制約を満たせないパスの影響による処理時間の
増加および配線収容性の悪化を防止可能にする。 【解決手段】 パスの遅延制約を考慮してバッファの挿
入およびゲートサイズの最適化を行った状態で、パスの
遅延制約を考慮した配置位置の改良を行い、さらに挿入
したバッファを削除する。
では遅延制約を満たせないパスの影響による処理時間の
増加および配線収容性の悪化を防止可能にする。 【解決手段】 パスの遅延制約を考慮してバッファの挿
入およびゲートサイズの最適化を行った状態で、パスの
遅延制約を考慮した配置位置の改良を行い、さらに挿入
したバッファを削除する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩなどのレ
イアウト設計における半導体集積回路の遅延低減配置処
理装置および遅延低減配置処理方法に関する。
イアウト設計における半導体集積回路の遅延低減配置処
理装置および遅延低減配置処理方法に関する。
【０００２】
【従来の技術】従来のＬＳＩのレイアウト設計における
遅延低減配置処理方法の一例が、１９９６年７月、情報
処理学会発行、ＤＡシンポジウム’９６論文集、２５７
頁〜２６２頁の「ディープサブミクロン高速ＬＳＩ設計
のためのタイミングドリブンレイアウト機能の開発と適
用事例」と題する論文、および１９９７年７月、情報処
理学会発行、ＤＡシンポジウム’９７論文集、１７３頁
〜１７８頁の「レイアウト設計におけるバッファ挿入・
ゲートサイズ同時最適化の一手法」と題する論文に記載
されている。そして、このＬＳＩのレイアウト設計にお
ける遅延低減配置処理方法では、まず、パスの遅延制約
を考慮した配置処理を行い、次に、バッファの挿入およ
びゲートサイズの最適化を行い、さらに、バッファの挿
入およびサイズの大きい高駆動のゲートへの変更で発生
したゲートどうしの重なりなどの配置エラーの修正を行
っている。
遅延低減配置処理方法の一例が、１９９６年７月、情報
処理学会発行、ＤＡシンポジウム’９６論文集、２５７
頁〜２６２頁の「ディープサブミクロン高速ＬＳＩ設計
のためのタイミングドリブンレイアウト機能の開発と適
用事例」と題する論文、および１９９７年７月、情報処
理学会発行、ＤＡシンポジウム’９７論文集、１７３頁
〜１７８頁の「レイアウト設計におけるバッファ挿入・
ゲートサイズ同時最適化の一手法」と題する論文に記載
されている。そして、このＬＳＩのレイアウト設計にお
ける遅延低減配置処理方法では、まず、パスの遅延制約
を考慮した配置処理を行い、次に、バッファの挿入およ
びゲートサイズの最適化を行い、さらに、バッファの挿
入およびサイズの大きい高駆動のゲートへの変更で発生
したゲートどうしの重なりなどの配置エラーの修正を行
っている。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
従来のＬＳＩのレイアウト設計における遅延低減配置処
理方法にあっては、パスの遅延制約を考慮した改良配置
では、後続のバッファの挿入、ゲートサイズの最適化の
前でパスの遅延制約を満たそうとするため、必要以上に
パスの遅延改善のための配置改良が繰り返され、その結
果として、処理時間の増加および配線収容性の悪化を招
くという課題があった。また、配置後に配置密度の高い
箇所へのバッファ挿入およびサイズの大きい高駆動のゲ
ートへの変更が行われると、発生した配置エラーの修正
量が多くなり、遅延改善効果の損失および配線収容性の
悪化を招くという課題があった。
従来のＬＳＩのレイアウト設計における遅延低減配置処
理方法にあっては、パスの遅延制約を考慮した改良配置
では、後続のバッファの挿入、ゲートサイズの最適化の
前でパスの遅延制約を満たそうとするため、必要以上に
パスの遅延改善のための配置改良が繰り返され、その結
果として、処理時間の増加および配線収容性の悪化を招
くという課題があった。また、配置後に配置密度の高い
箇所へのバッファ挿入およびサイズの大きい高駆動のゲ
ートへの変更が行われると、発生した配置エラーの修正
量が多くなり、遅延改善効果の損失および配線収容性の
悪化を招くという課題があった。
【０００４】この発明は前記課題を解決するものであ
り、パスの遅延制約を考慮したバッファ挿入、ゲートサ
イズの最適化および配置改良を同時に実行し、最適な遅
延低減を実現可能にする半導体集積回路の遅延低減配置
処理装置および遅延低減配置処理方法を提供することを
目的とする。
り、パスの遅延制約を考慮したバッファ挿入、ゲートサ
イズの最適化および配置改良を同時に実行し、最適な遅
延低減を実現可能にする半導体集積回路の遅延低減配置
処理装置および遅延低減配置処理方法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかる半導体集積回路の遅延低減配置処
理装置は、パスの遅延制約に関する情報を記憶している
パス情報記憶部と、該パス情報記憶部が記憶しているパ
スの遅延制約に関する情報を基にパスの遅延解析を行う
パス遅延解析手段と、該パス遅延解析手段によりパスの
遅延制約を考慮してパス上のネットにバッファを挿入す
るバッファ挿入手段と、前記パス遅延解析手段によりパ
スの遅延制約を考慮してゲートサイズを最適値に変更す
るゲートサイズ最適化手段とを有し、前記バッファ挿入
手段およびゲートサイズ最適化手段による遅延の改善を
含めた状態で、前記パス遅延解析手段によりパスの遅延
制約を考慮した配置位置の改良を配置改良手段に行わ
せ、配置処理を継続する場合に前記バッファ挿入手段が
挿入したバッファをバッファ削除手段に削除させるよう
にしたものである。
求項１の発明にかかる半導体集積回路の遅延低減配置処
理装置は、パスの遅延制約に関する情報を記憶している
パス情報記憶部と、該パス情報記憶部が記憶しているパ
スの遅延制約に関する情報を基にパスの遅延解析を行う
パス遅延解析手段と、該パス遅延解析手段によりパスの
遅延制約を考慮してパス上のネットにバッファを挿入す
るバッファ挿入手段と、前記パス遅延解析手段によりパ
スの遅延制約を考慮してゲートサイズを最適値に変更す
るゲートサイズ最適化手段とを有し、前記バッファ挿入
手段およびゲートサイズ最適化手段による遅延の改善を
含めた状態で、前記パス遅延解析手段によりパスの遅延
制約を考慮した配置位置の改良を配置改良手段に行わ
せ、配置処理を継続する場合に前記バッファ挿入手段が
挿入したバッファをバッファ削除手段に削除させるよう
にしたものである。
【０００６】また、請求項２の発明にかかる半導体集積
回路の遅延低減配置処理装置は、前記パスの遅延制約に
関する情報を、その遅延制約のあるパスの構成および制
約値としたものである。
回路の遅延低減配置処理装置は、前記パスの遅延制約に
関する情報を、その遅延制約のあるパスの構成および制
約値としたものである。
【０００７】また、請求項３の発明にかかる半導体集積
回路の遅延低減配置処理装置は、前記パス遅延解析手段
が、前記パス情報記憶部内の遅延制約のあるパスの構成
および制約値を参照し、その全てのパスについて始点ま
たは終点から辿りながら予測配線長を基に、ゲートおよ
びネットの遅延時間を求め、各端子での制約時間を算出
し、この制約時間と到達時間との差として得られるパス
の遅延違反度をネットのゲートおよび配線長を基にネッ
トの遅延違反度として割り振るようにしたものである。
回路の遅延低減配置処理装置は、前記パス遅延解析手段
が、前記パス情報記憶部内の遅延制約のあるパスの構成
および制約値を参照し、その全てのパスについて始点ま
たは終点から辿りながら予測配線長を基に、ゲートおよ
びネットの遅延時間を求め、各端子での制約時間を算出
し、この制約時間と到達時間との差として得られるパス
の遅延違反度をネットのゲートおよび配線長を基にネッ
トの遅延違反度として割り振るようにしたものである。
【０００８】また、請求項４の発明にかかる半導体集積
回路の遅延低減配置処理装置は、前記ゲートサイズ最適
化手段が、ネットの遅延違反度を参照して、遅延制約に
違反している場合に、そのネットの出力側のゲートを高
駆動のゲートに変更して遅延を改善し、一方、遅延制約
に違反していない場合に、低駆動のゲートに変更して面
積を改善するようにしたものである。
回路の遅延低減配置処理装置は、前記ゲートサイズ最適
化手段が、ネットの遅延違反度を参照して、遅延制約に
違反している場合に、そのネットの出力側のゲートを高
駆動のゲートに変更して遅延を改善し、一方、遅延制約
に違反していない場合に、低駆動のゲートに変更して面
積を改善するようにしたものである。
【０００９】また、請求項５の発明にかかる半導体集積
回路の遅延低減配置処理装置は、前記バッファ挿入手段
が、前記ネットの遅延違反度を参照して、遅延制約に違
反している前記ネットにバッファを挿入するようにした
ものである。
回路の遅延低減配置処理装置は、前記バッファ挿入手段
が、前記ネットの遅延違反度を参照して、遅延制約に違
反している前記ネットにバッファを挿入するようにした
ものである。
【００１０】また、請求項６の発明にかかる半導体集積
回路の遅延低減配置処理装置は、配置情報記憶部に記憶
されているゲートの配置位置を基にネットの出力，入力
を考慮したスタイナ木を構成して予測配線経路および前
記予測配線長を算出する予測配線経路算出手段を設けた
ものである。
回路の遅延低減配置処理装置は、配置情報記憶部に記憶
されているゲートの配置位置を基にネットの出力，入力
を考慮したスタイナ木を構成して予測配線経路および前
記予測配線長を算出する予測配線経路算出手段を設けた
ものである。
【００１１】また、請求項７の発明にかかる半導体集積
回路の遅延低減配置処理方法は、パスの遅延制約を考慮
してバッファの挿入およびゲートサイズの最適化を行っ
た状態で、パスの遅延制約を考慮した配置位置の改良を
行い、さらに配置処理を継続する場合に挿入したバッフ
ァを削除することを特徴とする半導体集積回路の遅延低
減配置処理方法。
回路の遅延低減配置処理方法は、パスの遅延制約を考慮
してバッファの挿入およびゲートサイズの最適化を行っ
た状態で、パスの遅延制約を考慮した配置位置の改良を
行い、さらに配置処理を継続する場合に挿入したバッフ
ァを削除することを特徴とする半導体集積回路の遅延低
減配置処理方法。
【００１２】
【発明の実施の形態】以下に、この発明の実施の一形態
を図について詳細に説明する。図１はこの発明の半導体
集積回路の遅延低減配置処理装置を示すブロック図であ
り、同図において、１は配置処理装置、２は配置処理装
置１による制御で動作する遅延低減装置、３は情報を記
憶する記憶装置３であり、これらのうち記憶装置３は、
全てのゲートの現在の配置位置を記憶している配置情報
記憶部３１と、遅延制約のある全てのパスについて、そ
の構成および制約値をあらかじめ記憶しているパス情報
記憶部３２とを備えている。また、前記遅延低減装置２
は、バッファ挿入手段２１と、ゲートサイズ最適化手段
２２と、配置改良手段２３と、バッファ削除手段２４
と、予測配線経路算出手段２５と、パス遅延解析手段２
６とを備えている。
を図について詳細に説明する。図１はこの発明の半導体
集積回路の遅延低減配置処理装置を示すブロック図であ
り、同図において、１は配置処理装置、２は配置処理装
置１による制御で動作する遅延低減装置、３は情報を記
憶する記憶装置３であり、これらのうち記憶装置３は、
全てのゲートの現在の配置位置を記憶している配置情報
記憶部３１と、遅延制約のある全てのパスについて、そ
の構成および制約値をあらかじめ記憶しているパス情報
記憶部３２とを備えている。また、前記遅延低減装置２
は、バッファ挿入手段２１と、ゲートサイズ最適化手段
２２と、配置改良手段２３と、バッファ削除手段２４
と、予測配線経路算出手段２５と、パス遅延解析手段２
６とを備えている。
【００１３】そして、前記遅延低減装置２における予測
配線経路算出手段２５は、前記配置情報記憶部３１に記
憶されているゲートの配置位置を基にネットの出力，入
力を考慮したスタイナ木を構成し、予測配線経路および
予測配線長を算出する。また、前記パス遅延解析手段２
６は、前記パス情報記憶部３２に記憶されている遅延制
約のあるパスの構成および制約値を参照し、全ての遅延
制約のあるパスについて始点（終点）から辿りながら、
予測配線経路算出手段２５を介して得られる予測配線長
を基に、ゲートおよびネットの遅延時間を計算し、各端
子における信号到達時間（制約時間）を算出する。ま
た、パスの遅延違反度（制約時間−到達時間）をネット
の構成（接続するゲートおよび配線長）を基にネットの
遅延違反度として割り振る。なお、ここで得られた情報
はパス情報記憶部３２に記憶される。
配線経路算出手段２５は、前記配置情報記憶部３１に記
憶されているゲートの配置位置を基にネットの出力，入
力を考慮したスタイナ木を構成し、予測配線経路および
予測配線長を算出する。また、前記パス遅延解析手段２
６は、前記パス情報記憶部３２に記憶されている遅延制
約のあるパスの構成および制約値を参照し、全ての遅延
制約のあるパスについて始点（終点）から辿りながら、
予測配線経路算出手段２５を介して得られる予測配線長
を基に、ゲートおよびネットの遅延時間を計算し、各端
子における信号到達時間（制約時間）を算出する。ま
た、パスの遅延違反度（制約時間−到達時間）をネット
の構成（接続するゲートおよび配線長）を基にネットの
遅延違反度として割り振る。なお、ここで得られた情報
はパス情報記憶部３２に記憶される。
【００１４】さらに、前記バッファ挿入手段２１は、パ
ス情報記憶部３２に格納されているネットの遅延違反度
を参照し、遅延制約に違反しているネットにバッファを
挿入する。なお、バッファはパス情報記憶部３２に記憶
されている予測配線経路上に挿入され、その数，種類，
位置はパス遅延解析手段２６で調べながら最適な遅延改
善が行われる。
ス情報記憶部３２に格納されているネットの遅延違反度
を参照し、遅延制約に違反しているネットにバッファを
挿入する。なお、バッファはパス情報記憶部３２に記憶
されている予測配線経路上に挿入され、その数，種類，
位置はパス遅延解析手段２６で調べながら最適な遅延改
善が行われる。
【００１５】また、前記ゲートサイズ最適化手段２２
は、パス情報記憶部３２に格納されているネットの遅延
違反度を参照し、制約に違反している場合はそのネット
の出力側のゲートを高駆動のゲートに変更して遅延を改
善し、一方、制約を十分に満たしている場合は、低駆動
のゲートに変更して面積を改善する。さらに、前記配置
改良手段２３は、配置改良すなわち移動によるパスの遅
延改善効果を考慮しながらゲートの配置位置を改良し、
前記バッファ削除手段２４は、バッファ挿入手段２１が
挿入した全てのバッファを削除する。
は、パス情報記憶部３２に格納されているネットの遅延
違反度を参照し、制約に違反している場合はそのネット
の出力側のゲートを高駆動のゲートに変更して遅延を改
善し、一方、制約を十分に満たしている場合は、低駆動
のゲートに変更して面積を改善する。さらに、前記配置
改良手段２３は、配置改良すなわち移動によるパスの遅
延改善効果を考慮しながらゲートの配置位置を改良し、
前記バッファ削除手段２４は、バッファ挿入手段２１が
挿入した全てのバッファを削除する。
【００１６】次に、図２のフローチャートを参照しなが
ら動作について詳細に説明する。この発明の実施の形態
は、配置処理装置１から図２のフローチャートの流れで
制御され、配置を詳細化していく過程で繰り返し動作す
る。まず、パス遅延解析手段２６は、パス情報記憶部３
２に記憶されている遅延制約のあるパスの構成および制
約値を参照し、全ての遅延制約パスについて始点から終
点までを辿りながら、経由するゲートおよびネットにつ
いて遅延時間を計算し、この計算結果をパス情報記憶部
３２に記憶する。遅延時間は、予測配線経路算出手段２
５により算出された予測配線長を基に計算される。求め
た遅延時間は累積加算され、パス上の各端子における信
号到達時間としてパス情報記憶部３２に記憶される。ま
た、終点から始点までを辿りながら、終点における制約
時間（パスの遅延制約値）から経由するゲートおよびネ
ットの遅延時間が減算され、各端子における制約時間と
してパス情報記憶部３２に記憶される（ステップＡ
１）。
ら動作について詳細に説明する。この発明の実施の形態
は、配置処理装置１から図２のフローチャートの流れで
制御され、配置を詳細化していく過程で繰り返し動作す
る。まず、パス遅延解析手段２６は、パス情報記憶部３
２に記憶されている遅延制約のあるパスの構成および制
約値を参照し、全ての遅延制約パスについて始点から終
点までを辿りながら、経由するゲートおよびネットにつ
いて遅延時間を計算し、この計算結果をパス情報記憶部
３２に記憶する。遅延時間は、予測配線経路算出手段２
５により算出された予測配線長を基に計算される。求め
た遅延時間は累積加算され、パス上の各端子における信
号到達時間としてパス情報記憶部３２に記憶される。ま
た、終点から始点までを辿りながら、終点における制約
時間（パスの遅延制約値）から経由するゲートおよびネ
ットの遅延時間が減算され、各端子における制約時間と
してパス情報記憶部３２に記憶される（ステップＡ
１）。
【００１７】次に、全てのパスの遅延制約の違反度（パ
ス情報記憶部３２に記憶している遅延制約時間−到達時
間）を、パス上のネットの構成（接続するゲートおよび
予測配線長）を基にネットの遅延違反度として割り振
る。バッファ挿入手段２１およびゲートサイズ最適化手
段２２は、全てのパス上のネットについて遅延違反度を
調べながら、違反しているネットへのバッファの挿入お
よびゲートサイズの最適化を行う。すなわち、制約に違
反しているネットの出力側ゲートは高駆動のゲートへ変
更し、制約を十分に満たしているネットの出力側ゲート
は低駆動のゲートへ変更する（ステップＡ２）。
ス情報記憶部３２に記憶している遅延制約時間−到達時
間）を、パス上のネットの構成（接続するゲートおよび
予測配線長）を基にネットの遅延違反度として割り振
る。バッファ挿入手段２１およびゲートサイズ最適化手
段２２は、全てのパス上のネットについて遅延違反度を
調べながら、違反しているネットへのバッファの挿入お
よびゲートサイズの最適化を行う。すなわち、制約に違
反しているネットの出力側ゲートは高駆動のゲートへ変
更し、制約を十分に満たしているネットの出力側ゲート
は低駆動のゲートへ変更する（ステップＡ２）。
【００１８】続いて、バッファが挿入されて分割された
ネットおよびゲートサイズ変更が行われたゲートに接続
するネットの予測配線長を更新し、それらを含むパス上
の各端子における遅延到達時間および制約時間を更新す
る（ステップＡ３）。配置改良手段２３は、バッファの
前記挿入およびゲートサイズの前記最適化が行われた状
態で動作し、配置改良、すなわちゲートの移動による遅
延増減について調べ、パスの遅延制約への影響を評価し
ながらゲートの配置位置を改良する。実際に改良を行っ
た場合は、移動したゲートの配置位置の情報を更新し、
パス遅延解析手段２６を介して、移動したゲートに接続
するネットの予測配線経路、配線長、遅延時間、および
影響する信号到達時間、制約時間を更新する（ステップ
Ａ４）。最後に、配置処理を継続（詳細化）する場合は
（ステップＳ５）、ステップＡ２で挿入されたバッファ
を削除する（ステップＡ６）。
ネットおよびゲートサイズ変更が行われたゲートに接続
するネットの予測配線長を更新し、それらを含むパス上
の各端子における遅延到達時間および制約時間を更新す
る（ステップＡ３）。配置改良手段２３は、バッファの
前記挿入およびゲートサイズの前記最適化が行われた状
態で動作し、配置改良、すなわちゲートの移動による遅
延増減について調べ、パスの遅延制約への影響を評価し
ながらゲートの配置位置を改良する。実際に改良を行っ
た場合は、移動したゲートの配置位置の情報を更新し、
パス遅延解析手段２６を介して、移動したゲートに接続
するネットの予測配線経路、配線長、遅延時間、および
影響する信号到達時間、制約時間を更新する（ステップ
Ａ４）。最後に、配置処理を継続（詳細化）する場合は
（ステップＳ５）、ステップＡ２で挿入されたバッファ
を削除する（ステップＡ６）。
【００１９】このように、この実施の形態では、パスの
遅延制約を考慮したバッファの挿入およびゲートサイズ
が最適化された状態で、パス遅延制約を考慮した配置改
良を行うので、配置改良のみでは遅延制約を満たせない
パスは大幅に減少し、遅延改善のための必要以上の配置
改良の繰り返しによる処理時間の増加を回避できる。ま
た、配置処理の中でバッファの挿入およびゲートサイズ
の最適化を行うので、その面積増加により必要以上に配
置密度が高くなった部分は配置改良時に配線収容性やパ
スの遅延制約を考慮した上で緩和し、配置処理の途中過
程では、配置改良後に挿入したバッファを削除するた
め、次にバッファの挿入が予想される箇所の配置スペー
スを確保することができる。
遅延制約を考慮したバッファの挿入およびゲートサイズ
が最適化された状態で、パス遅延制約を考慮した配置改
良を行うので、配置改良のみでは遅延制約を満たせない
パスは大幅に減少し、遅延改善のための必要以上の配置
改良の繰り返しによる処理時間の増加を回避できる。ま
た、配置処理の中でバッファの挿入およびゲートサイズ
の最適化を行うので、その面積増加により必要以上に配
置密度が高くなった部分は配置改良時に配線収容性やパ
スの遅延制約を考慮した上で緩和し、配置処理の途中過
程では、配置改良後に挿入したバッファを削除するた
め、次にバッファの挿入が予想される箇所の配置スペー
スを確保することができる。
【００２０】
【発明の効果】以上のように、この発明によれば、パス
の遅延制約を考慮してバッファの挿入およびゲートサイ
ズの最適化を行った状態で、パスの遅延制約を考慮した
配置位置の改良を行い、さらに配置処理を継続する場合
に挿入したバッファを削除するようにしたので、バッフ
ァの挿入および高駆動のゲートへの変更なしでは遅延制
約を満たせないパスについて、必要以上にパスの遅延改
善のための改良が繰り返され、処理時間の増加および配
線収容性の悪化といった問題を回避できるという効果が
得られる。また、配置処理後に配置密度の高い箇所への
バッファ挿入やゲートサイズの大きな高駆動のゲートへ
の変更が行われて、過剰な配置エラーが発生し、その配
置エラーの修正により遅延改善効果の損失および配線収
容性の悪化といった問題を回避できる。その理由は、バ
ッファの挿入およびゲートサイズの最適化を実行した状
態で配線収容性やパスの遅延制約を考慮しながら配置改
良を行うことで配置密度が平準化され、さらに、配置処
理の途中過程では、配置改良後にバッファを削除するた
め、次にバッファの挿入が予想される箇所の配置スペー
スを確保することができるためである。
の遅延制約を考慮してバッファの挿入およびゲートサイ
ズの最適化を行った状態で、パスの遅延制約を考慮した
配置位置の改良を行い、さらに配置処理を継続する場合
に挿入したバッファを削除するようにしたので、バッフ
ァの挿入および高駆動のゲートへの変更なしでは遅延制
約を満たせないパスについて、必要以上にパスの遅延改
善のための改良が繰り返され、処理時間の増加および配
線収容性の悪化といった問題を回避できるという効果が
得られる。また、配置処理後に配置密度の高い箇所への
バッファ挿入やゲートサイズの大きな高駆動のゲートへ
の変更が行われて、過剰な配置エラーが発生し、その配
置エラーの修正により遅延改善効果の損失および配線収
容性の悪化といった問題を回避できる。その理由は、バ
ッファの挿入およびゲートサイズの最適化を実行した状
態で配線収容性やパスの遅延制約を考慮しながら配置改
良を行うことで配置密度が平準化され、さらに、配置処
理の途中過程では、配置改良後にバッファを削除するた
め、次にバッファの挿入が予想される箇所の配置スペー
スを確保することができるためである。
【図１】 この発明の実施の一形態による半導体集積回
路の遅延低減配置処理装置を示すブロック図である。
路の遅延低減配置処理装置を示すブロック図である。
【図２】 この発明の実施の一形態による半導体集積回
路の遅延低減配置処理手順を示すフローチャートであ
る。
路の遅延低減配置処理手順を示すフローチャートであ
る。
２１ バッファ挿入手段 ２２ ゲートサイズ最適化手段 ２３ 配置改良手段 ２４ バッファ削除手段 ２５ 予測配線経路算出手段 ２６ パス遅延解析手段 ３１ 配置情報記憶部 ３２ パス情報記憶部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82
Claims (7)
- 【請求項１】 パスの遅延制約に関する情報を記憶して
いるパス情報記憶部と、 該パス情報記憶部が記憶しているパスの遅延制約に関す
る情報を基にパスの遅延解析を行うパス遅延解析手段
と、 該パス遅延解析手段によりパスの遅延制約を考慮してパ
ス上のネットにバッファを挿入するバッファ挿入手段
と、 前記パス遅延解析手段によりパスの遅延制約を考慮して
ゲートサイズを最適値に変更するゲートサイズ最適化手
段と、 前記バッファ挿入手段およびゲートサイズ最適化手段に
よる遅延の改善を含めた状態で、前記パス遅延解析手段
によりパスの遅延制約を考慮した配置位置の改良を行う
配置改良手段と、配置処理を継続する場合に 前記バッファ挿入手段が挿入
したバッファを削除するバッファ削除手段とを備えたこ
とを特徴とする半導体集積回路の遅延低減配置処理装
置。 - 【請求項２】 前記パスの遅延制約に関する情報が、そ
の遅延制約のあるパスの構成および制約値であることを
特徴とする請求項１に記載の半導体集積回路の遅延低減
配置処理装置。 - 【請求項３】 前記パス遅延解析手段が、前記パス情報
記憶部内の遅延制約のあるパスの構成および制約値を参
照し、その全てのパスについて始点または終点から辿り
ながら予測配線長を基に、ゲートおよびネットの遅延時
間を求め、各端子での制約時間を算出し、この制約時間
と到達時間との差として得られるパスの遅延違反度をネ
ットのゲートおよび配線長を基にネットの遅延違反度と
して割り振ることを特徴とする請求項１に記載の半導体
集積回路の遅延低減配置処理装置。 - 【請求項４】 前記ゲートサイズ最適化手段が、ネット
の遅延違反度を参照して、遅延制約に違反している場合
に、そのネットの出力側のゲートを高駆動のゲートに変
更して遅延を改善し、一方、遅延制約に違反していない
場合に、低駆動のゲートに変更して面積を改善すること
を特徴とする請求項１に記載の半導体集積回路の遅延低
減配置処理装置。 - 【請求項５】 前記バッファ挿入手段が、前記ネットの
遅延違反度を参照して、遅延制約に違反している前記ネ
ットにバッファを挿入することを特徴とする請求項３に
記載の半導体集積回路の遅延低減配置処理装置。 - 【請求項６】 配置情報記憶部に記憶されているゲート
の配置位置を基にネットの出力，入力を考慮したスタイ
ナ木を構成して予測配線経路および前記予測配線長を算
出する予測配線経路算出手段を設けたことを特徴とする
請求項３に記載の半導体集積回路の遅延低減配置処理装
置。 - 【請求項７】 パスの遅延制約を考慮してバッファの挿
入およびゲートサイズの最適化を行った状態で、パスの
遅延制約を考慮した配置位置の改良を行い、さらに配置
処理を継続する場合に挿入したバッファを削除すること
を特徴とする半導体集積回路の遅延低減配置処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11054793A JP3033763B1 (ja) | 1999-03-02 | 1999-03-02 | 半導体集積回路の遅延低減配置処理装置および遅延低減配置処理方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11054793A JP3033763B1 (ja) | 1999-03-02 | 1999-03-02 | 半導体集積回路の遅延低減配置処理装置および遅延低減配置処理方法 |
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| Publication Number | Publication Date |
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| JP3033763B1 true JP3033763B1 (ja) | 2000-04-17 |
| JP2000250962A JP2000250962A (ja) | 2000-09-14 |
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Family Applications (1)
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| JP (1) | JP3033763B1 (ja) |
-
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| JP2000250962A (ja) | 2000-09-14 |
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