JP2002163314A - タイミングドリブンレイアウト手法 - Google Patents
タイミングドリブンレイアウト手法Info
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 ＬＳＩを構成する機能ブロックのファンアウ
ト容量制限値を設け、高速化動作をしていない箇所を特
定して、回路の高速化を最大限まで最適化し、タイミン
グエラーを収束させるタイミングドリブンレイアウト手
法を提供する。 【解決手段】 本発明のタイミングドリブンレイアウト
手法は、ＬＳＩを構成する各機能ブロック毎の最高速化
となるファンアウト容量制限値をライブラリーとしてメ
モリに格納し、配置配線された各ブロック毎の配線容量
値をレイアウト図より抽出し、各ブロック毎の配線容量
値と各ブロックに対応するファンアウト容量制限値とを
照合し、ファンアウト容量制限値を満足しないブロック
をタイミングエラー発生原因回路箇所と判断し、タイミ
ングエラー発生原因回路箇所をファンアウト容量制限値
により回路変更して高速化させてタイミングエラーを収
束させることを特徴とする。
ト容量制限値を設け、高速化動作をしていない箇所を特
定して、回路の高速化を最大限まで最適化し、タイミン
グエラーを収束させるタイミングドリブンレイアウト手
法を提供する。 【解決手段】 本発明のタイミングドリブンレイアウト
手法は、ＬＳＩを構成する各機能ブロック毎の最高速化
となるファンアウト容量制限値をライブラリーとしてメ
モリに格納し、配置配線された各ブロック毎の配線容量
値をレイアウト図より抽出し、各ブロック毎の配線容量
値と各ブロックに対応するファンアウト容量制限値とを
照合し、ファンアウト容量制限値を満足しないブロック
をタイミングエラー発生原因回路箇所と判断し、タイミ
ングエラー発生原因回路箇所をファンアウト容量制限値
により回路変更して高速化させてタイミングエラーを収
束させることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の自
動レイアウト手法に関し、特にファンアウト容量制限値
を設けたタイミングドリブンレイアウト手法に関する。
動レイアウト手法に関し、特にファンアウト容量制限値
を設けたタイミングドリブンレイアウト手法に関する。
【０００２】
【従来の技術】現在の半導体集積回路は、大規模化及び
高速化が急激に進み、配置配線されたレイアウトによる
タイミングエラーを人手によって限りなくゼロにタイミ
ング収束することが非常に困難になりつつある。その解
決策として、タイミングドリブンレイアウトと呼ばれる
タイミング収束の自動化が図られるようになってきた。
高速化が急激に進み、配置配線されたレイアウトによる
タイミングエラーを人手によって限りなくゼロにタイミ
ング収束することが非常に困難になりつつある。その解
決策として、タイミングドリブンレイアウトと呼ばれる
タイミング収束の自動化が図られるようになってきた。
【０００３】しかしながら、従来のタイミングドリブン
レイアウト手法では、図７に示すように、タイミング制
約ファイルといったタイミングエラー収束用改善箇所を
特定するのに用いるデータが必要であり、従来のタイミ
ングドリブンレイアウト手法は、そのデータの記述如何
によって回路最適化箇所の特定及び最適化内容が大幅に
影響されてしまうという問題があった。
レイアウト手法では、図７に示すように、タイミング制
約ファイルといったタイミングエラー収束用改善箇所を
特定するのに用いるデータが必要であり、従来のタイミ
ングドリブンレイアウト手法は、そのデータの記述如何
によって回路最適化箇所の特定及び最適化内容が大幅に
影響されてしまうという問題があった。
【０００４】更に、従来技術ではタイミングドリブンレ
イアウトツール内で配線長を予測し、予測遅延値を算出
して回路最適化箇所の特定及び最適化内容を決定してい
たため、従来技術は、実際の実配線遅延値と予測遅延値
との誤差が生じ、正確に最適化できない状況であった。
イアウトツール内で配線長を予測し、予測遅延値を算出
して回路最適化箇所の特定及び最適化内容を決定してい
たため、従来技術は、実際の実配線遅延値と予測遅延値
との誤差が生じ、正確に最適化できない状況であった。
【０００５】そのため、従来技術は、配置配線終了後に
配線修正をしてしまうので、予測した配線長が実際の実
配線とで異なってしまい、結果的にタイミングエラーが
収束されない事態に陥る可能性があった。
配線修正をしてしまうので、予測した配線長が実際の実
配線とで異なってしまい、結果的にタイミングエラーが
収束されない事態に陥る可能性があった。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ＬＳ
Ｉを構成する機能ブロックのファンアウト容量制限値を
設け、高速化動作をしていない箇所を特定して、回路の
高速化を最大限まで最適化し、回路面積の縮小化と配線
性効率化の向上が得られるタイミングドリブンレイアウ
ト手法を提供することである。
Ｉを構成する機能ブロックのファンアウト容量制限値を
設け、高速化動作をしていない箇所を特定して、回路の
高速化を最大限まで最適化し、回路面積の縮小化と配線
性効率化の向上が得られるタイミングドリブンレイアウ
ト手法を提供することである。
【０００７】本発明の他の目的は、回路変更箇所を極限
して、クリティカルな箇所のみの回路変更とし、タイミ
ング収束効果の向上が得られるタイミングドリブンレイ
アウト手法を提供することである。
して、クリティカルな箇所のみの回路変更とし、タイミ
ング収束効果の向上が得られるタイミングドリブンレイ
アウト手法を提供することである。
【０００８】また、本発明の他の目的は、実配線での配
線容量値によりファンアウト容量制限確認をして、正確
に配線容量値大の箇所を特定し、正確な回路の最適化が
得られるタイミングドリブンレイアウト手法を提供する
ことである。
線容量値によりファンアウト容量制限確認をして、正確
に配線容量値大の箇所を特定し、正確な回路の最適化が
得られるタイミングドリブンレイアウト手法を提供する
ことである。
【０００９】
【課題を解決するための手段】本発明は、タイミングド
リブンレイアウト手法におけるタイミングエラー発生原
因をタイミング制約ファイルを必要とせずにタイミング
エラーを限りなくゼロに収束可能とし、かつ、自動レイ
アウトツール内部で概略配線遅延値を計算するという概
念を無くしたことで、実配線遅延値との遅延値誤差を無
くすということを特徴としている。
リブンレイアウト手法におけるタイミングエラー発生原
因をタイミング制約ファイルを必要とせずにタイミング
エラーを限りなくゼロに収束可能とし、かつ、自動レイ
アウトツール内部で概略配線遅延値を計算するという概
念を無くしたことで、実配線遅延値との遅延値誤差を無
くすということを特徴としている。
【００１０】本発明のタイミングドリブンレイアウト手
法は、ＬＳＩを構成する各機能ブロック毎の最高速化と
なるファンアウト容量制限値を、高速化用ファンアウト
容量制限値ライブラリーとしてメモリに格納し、配置配
線されたレイアウト結果を使用して前記各ブロック毎の
配線容量値を抽出し、各ブロック毎の配線容量値と各ブ
ロックに対応するファンアウト容量制限値とを照合し、
ファンアウト容量制限値を満足しないブロックをタイミ
ングエラー発生原因回路箇所と判断し、タイミングエラ
ー発生原因回路箇所をファンアウト容量制限値により回
路変更して高速化させてブロックと配線によるタイミン
グエラーをほぼゼロに収束させることを特徴とする。
法は、ＬＳＩを構成する各機能ブロック毎の最高速化と
なるファンアウト容量制限値を、高速化用ファンアウト
容量制限値ライブラリーとしてメモリに格納し、配置配
線されたレイアウト結果を使用して前記各ブロック毎の
配線容量値を抽出し、各ブロック毎の配線容量値と各ブ
ロックに対応するファンアウト容量制限値とを照合し、
ファンアウト容量制限値を満足しないブロックをタイミ
ングエラー発生原因回路箇所と判断し、タイミングエラ
ー発生原因回路箇所をファンアウト容量制限値により回
路変更して高速化させてブロックと配線によるタイミン
グエラーをほぼゼロに収束させることを特徴とする。
【００１１】また、高速化用ファンアウト容量制限値ラ
イブラリーは、ブロックを高速化させる際に適用する回
路素子の最適化構成をブロックタイプとしてあらかじめ
遅延の小さい順となる回路素子の組み合せをライブラリ
ーとする。
イブラリーは、ブロックを高速化させる際に適用する回
路素子の最適化構成をブロックタイプとしてあらかじめ
遅延の小さい順となる回路素子の組み合せをライブラリ
ーとする。
【００１２】また、高速化用ファンアウト容量制限値ラ
イブラリーは、低駆動能力タイプにブロックタイプ変更
されたとしても、近傍配置挿入される高駆動能力ブロッ
クのファンイン容量値を高速動作維持できる状態で駆動
することを特徴とする。
イブラリーは、低駆動能力タイプにブロックタイプ変更
されたとしても、近傍配置挿入される高駆動能力ブロッ
クのファンイン容量値を高速動作維持できる状態で駆動
することを特徴とする。
【００１３】さらに、ファンアウト容量制限値による回
路変更は、ライブラリーの高速化用ファンアウト容量制
限値を満足する構成の中で最小遅延値となる回路素子の
最適化構成を選択する。
路変更は、ライブラリーの高速化用ファンアウト容量制
限値を満足する構成の中で最小遅延値となる回路素子の
最適化構成を選択する。
【００１４】また、ファンアウト容量制限値による回路
変更は、ブロックタイプを最適化構成として、ブロック
タイプを高駆動能力タイプに変更するか、ブロックタイ
プを低駆動能力化させ、近傍配置位置に高駆動能力ブロ
ックを挿入するかを選択する。
変更は、ブロックタイプを最適化構成として、ブロック
タイプを高駆動能力タイプに変更するか、ブロックタイ
プを低駆動能力化させ、近傍配置位置に高駆動能力ブロ
ックを挿入するかを選択する。
【００１５】また、ファンアウト容量制限値による回路
変更は、ファンアウト容量制限値を過剰に満たしている
場合は、過剰に高駆動能力なブロックを使用していると
見なし、最小遅延値となる回路素子の最適化構成を選択
する。
変更は、ファンアウト容量制限値を過剰に満たしている
場合は、過剰に高駆動能力なブロックを使用していると
見なし、最小遅延値となる回路素子の最適化構成を選択
する。
【００１６】また、ファンアウト容量制限値による回路
変更は、最適化構成として、複数個の高駆動能力ブロッ
クを挿入する。
変更は、最適化構成として、複数個の高駆動能力ブロッ
クを挿入する。
【００１７】さらに、ファンアウト容量制限値による回
路変更は、最小遅延値となる回路素子の最適化構成を配
置する。
路変更は、最小遅延値となる回路素子の最適化構成を配
置する。
【００１８】また、最小遅延値となる回路素子の最適化
構成の配置は、複数の挿入ブロックで構成される場合、
２段目以降の挿入ブロックを均等距離に配置する。
構成の配置は、複数の挿入ブロックで構成される場合、
２段目以降の挿入ブロックを均等距離に配置する。
【００１９】また、最小遅延値となる回路素子の最適化
構成の配置は、低駆動能力ブロックの後段に接続されて
いる高駆動能力ブロックが、低駆動能力ブロックの近傍
位置に配置する。
構成の配置は、低駆動能力ブロックの後段に接続されて
いる高駆動能力ブロックが、低駆動能力ブロックの近傍
位置に配置する。
【００２０】また、ファンアウト容量制限値による回路
変更は、最高速化の回路変更をする際に、高速化させる
度合を調整することで過剰に高速化させることによる面
積増加を防ぐことを特徴とする。
変更は、最高速化の回路変更をする際に、高速化させる
度合を調整することで過剰に高速化させることによる面
積増加を防ぐことを特徴とする。
【００２１】さらに、最高速化の回路変更は、高周波数
の回路箇所であれば最高速化し、低周波数の回路箇所で
あれば高速化用ファンアウト容量制限値ライブラリーを
緩い値に置換えて回路変更を施す。
の回路箇所であれば最高速化し、低周波数の回路箇所で
あれば高速化用ファンアウト容量制限値ライブラリーを
緩い値に置換えて回路変更を施す。
【００２２】また、ファンアウト容量制限値による回路
変更は、最高速化の回路変更をする際に、目標とする遅
延値が決っていた場合、タイミングエラーとなっている
パス内の各ブロックを過剰に最高速化させるのではな
く、目標とする遅延値を満足した段階で該当するタイミ
ングエラーのパス内の最適化を中止することを特徴とす
る。
変更は、最高速化の回路変更をする際に、目標とする遅
延値が決っていた場合、タイミングエラーとなっている
パス内の各ブロックを過剰に最高速化させるのではな
く、目標とする遅延値を満足した段階で該当するタイミ
ングエラーのパス内の最適化を中止することを特徴とす
る。
【００２３】また、本発明のタイミングドリブンレイア
ウト手法は、さらに、初期レイアウト結果でのタイミン
グエラーリストが存在するか否かを判定し、タイミング
エラーリストが存在する場合、ファンアウト容量制限値
違反箇所とタイミングエラーリストとを照合し、合致し
た箇所のみファンアウト容量制限値違反箇所と見なす。
ウト手法は、さらに、初期レイアウト結果でのタイミン
グエラーリストが存在するか否かを判定し、タイミング
エラーリストが存在する場合、ファンアウト容量制限値
違反箇所とタイミングエラーリストとを照合し、合致し
た箇所のみファンアウト容量制限値違反箇所と見なす。
【００２４】また、タイミングエラーリスト内にホール
ドタイミングエラーが含まれていた場合、不足している
ホールドエラー遅延分を満たすようにディレイブロック
を追加する。
ドタイミングエラーが含まれていた場合、不足している
ホールドエラー遅延分を満たすようにディレイブロック
を追加する。
【００２５】また、本発明のタイミングドリブンレイア
ウト手法は、さらに、タイミングエラーリストとの照合
を実施する際に、タイミングエラーリスト以外の回路箇
所であっても通常のファンアウト容量制限値を満足させ
るようタイミングエラーリスト以外の回路箇所の最高速
化となるファンアウト容量制限値を最高速化とは異なる
通常のファンアウト容量制限値に置換えることで緩い制
限値として最適化させる。
ウト手法は、さらに、タイミングエラーリストとの照合
を実施する際に、タイミングエラーリスト以外の回路箇
所であっても通常のファンアウト容量制限値を満足させ
るようタイミングエラーリスト以外の回路箇所の最高速
化となるファンアウト容量制限値を最高速化とは異なる
通常のファンアウト容量制限値に置換えることで緩い制
限値として最適化させる。
【００２６】また、本発明のタイミングドリブンレイア
ウト手法は、さらに、最適化を施した回路変更後に回路
接続情報としてネットリストを作成し、ネットリストの
回路接続情報により初期レイアウトのレイアウト変更を
実施するか、もしくは、最適化を施した回路変更後の回
路接続情報に直接レイアウト上で変更を実施する。
ウト手法は、さらに、最適化を施した回路変更後に回路
接続情報としてネットリストを作成し、ネットリストの
回路接続情報により初期レイアウトのレイアウト変更を
実施するか、もしくは、最適化を施した回路変更後の回
路接続情報に直接レイアウト上で変更を実施する。
【００２７】また、初期レイアウトのレイアウト変更
は、ブロックタイプが変更されたブロックを元の配置位
置に配置し、挿入されたブロックの１段目を前段の近傍
に配置する。
は、ブロックタイプが変更されたブロックを元の配置位
置に配置し、挿入されたブロックの１段目を前段の近傍
に配置する。
【００２８】また、本発明のタイミングドリブンレイア
ウト手法は、さらに、配線が終了した段階で、遅延値デ
ータファイルを作成し、前記遅延値データファイルを用
いてタイミング検証し、タイミング検証結果タイミング
エラーが収束しなかった場合には、ファンアウト容量制
限値により回路変更して高速化を繰り返すことを特徴と
する。
ウト手法は、さらに、配線が終了した段階で、遅延値デ
ータファイルを作成し、前記遅延値データファイルを用
いてタイミング検証し、タイミング検証結果タイミング
エラーが収束しなかった場合には、ファンアウト容量制
限値により回路変更して高速化を繰り返すことを特徴と
する。
【００２９】さらに、配置配線された前記各ブロック毎
の配線容量値は、各ブロック毎の予測配線容量値であっ
ても良く、各ブロック毎の遅延値を用いて最高速化を判
定する各ブロック毎の配線容量値であってもよく、さら
に、エラー発生回路箇所が記述されているエラーリスト
を含む各ブロック毎の配線容量値であっても良い。
の配線容量値は、各ブロック毎の予測配線容量値であっ
ても良く、各ブロック毎の遅延値を用いて最高速化を判
定する各ブロック毎の配線容量値であってもよく、さら
に、エラー発生回路箇所が記述されているエラーリスト
を含む各ブロック毎の配線容量値であっても良い。
【００３０】図１は本発明のフローチャートであり、図
２は更に詳細に説明した本発明のフローチャートであ
る。
２は更に詳細に説明した本発明のフローチャートであ
る。
【００３１】図１に示すフローのように、本発明のタイ
ミングドリブンレイアウト手法は、最高速化となるＬＳ
Ｉを構成する機能ブロックのファンアウト容量制限値を
各ブロックのライブラリーとしてメモリに格納し、高速
化ファンアウト容量制限値を満足しなかった回路箇所を
タイミングエラー発生原因回路箇所と判断する。つま
り、本発明のタイミングドリブンレイアウト手法は、こ
の高速化用ファンアウト容量制限値のエラー発生箇所を
高速化させることでタイミングエラーを限りなくゼロに
収束させる機能を有する。これは、まだ高速化可能であ
る可能性を持っている回路箇所を最大限まで高速化させ
るこをによって本発明の目的を達成するためである。
ミングドリブンレイアウト手法は、最高速化となるＬＳ
Ｉを構成する機能ブロックのファンアウト容量制限値を
各ブロックのライブラリーとしてメモリに格納し、高速
化ファンアウト容量制限値を満足しなかった回路箇所を
タイミングエラー発生原因回路箇所と判断する。つま
り、本発明のタイミングドリブンレイアウト手法は、こ
の高速化用ファンアウト容量制限値のエラー発生箇所を
高速化させることでタイミングエラーを限りなくゼロに
収束させる機能を有する。これは、まだ高速化可能であ
る可能性を持っている回路箇所を最大限まで高速化させ
るこをによって本発明の目的を達成するためである。
【００３２】また、高速化させる際に適用されるブロッ
クの最適化構成は、図３に示すように、あらかじめ遅延
の小さい順となるような回路素子の組み合せをライブラ
リー化しておき、高速化に際し高速化用ファンアウト容
量制限値を満足する構成の中で最小遅延値となる最適化
構成を選択する。
クの最適化構成は、図３に示すように、あらかじめ遅延
の小さい順となるような回路素子の組み合せをライブラ
リー化しておき、高速化に際し高速化用ファンアウト容
量制限値を満足する構成の中で最小遅延値となる最適化
構成を選択する。
【００３３】図３は、遅延値の小さい順にテーブル化さ
れたライブラリーの最適化構成の例である。図３の例で
説明すると、例えば、配線容量値＋ファンイン容量値が
０．８ｐＦであった場合、選択される組み合せは図３の
（３）の論理逆転タイプとなる。なお、図３の（３）ま
たは（４）の例のように１つのブロックを挿入したとし
ても、高速化用ファンアウト容量制限値を満足できない
場合、本手法は、最も早い組み合せに対して、複数個の
ブロック挿入を実施する。
れたライブラリーの最適化構成の例である。図３の例で
説明すると、例えば、配線容量値＋ファンイン容量値が
０．８ｐＦであった場合、選択される組み合せは図３の
（３）の論理逆転タイプとなる。なお、図３の（３）ま
たは（４）の例のように１つのブロックを挿入したとし
ても、高速化用ファンアウト容量制限値を満足できない
場合、本手法は、最も早い組み合せに対して、複数個の
ブロック挿入を実施する。
【００３４】図３の例で説明すると、本手法は、遅延値
の小さい図３の（３）に対して、続けてブロックを挿入
していくこととなる。なお、この場合、挿入される２個
目以降のブロックは均等距離に配置される前提で、最も
高速化となる組み合せを探索し、挿入必要個数及び挿入
ブロックタイプを選択する。
の小さい図３の（３）に対して、続けてブロックを挿入
していくこととなる。なお、この場合、挿入される２個
目以降のブロックは均等距離に配置される前提で、最も
高速化となる組み合せを探索し、挿入必要個数及び挿入
ブロックタイプを選択する。
【００３５】また、本手法は、タイミングエラーパスに
含まれるブロック名とインスタンス名が記述されている
タイミングエラーリストが存在すれば、このタイミング
エラーリストと高速化用ファンアウト容量制限値違反箇
所とで照合し、合致する箇所のみ最適化対象とすること
で、クリティカルな箇所のみ限定した最適化が可能とな
る。
含まれるブロック名とインスタンス名が記述されている
タイミングエラーリストが存在すれば、このタイミング
エラーリストと高速化用ファンアウト容量制限値違反箇
所とで照合し、合致する箇所のみ最適化対象とすること
で、クリティカルな箇所のみ限定した最適化が可能とな
る。
【００３６】また、本手法は、図６に示すように、低駆
動能力ブロックの後段に高駆動能力ブロックが接続され
る場合で、かつ、これらの配置位置間隔が離れている箇
所が存在した場合、高駆動能力ブロックを前段の低駆動
能力ブロックの直後の配置位置に移動する処置も施す。
これは、低駆動能力ブロックで賄いきれない配線容量値
を後段の高駆動能力ブロックに任せることで無駄に高駆
動能力ブロックの追加を防ぐことができ、配線効率を向
上させるという効果が得られるためである。
動能力ブロックの後段に高駆動能力ブロックが接続され
る場合で、かつ、これらの配置位置間隔が離れている箇
所が存在した場合、高駆動能力ブロックを前段の低駆動
能力ブロックの直後の配置位置に移動する処置も施す。
これは、低駆動能力ブロックで賄いきれない配線容量値
を後段の高駆動能力ブロックに任せることで無駄に高駆
動能力ブロックの追加を防ぐことができ、配線効率を向
上させるという効果が得られるためである。
【００３７】
【発明の実施の形態】次に本発明の実施例について図面
を参照して詳細に説明する。図１は本実施例のフローチ
ャートであり、図２は本実施例の更に詳細に説明したフ
ローチャートである。図３はＬＳＩを構成する機能ブロ
ックの最高速化という定義でのファンアウト容量制限値
を遅延値の小さい順にテーブル化されたライブラリーの
最適化構成の例である。なお、本動作は配置配線が完了
した後に行うものである。
を参照して詳細に説明する。図１は本実施例のフローチ
ャートであり、図２は本実施例の更に詳細に説明したフ
ローチャートである。図３はＬＳＩを構成する機能ブロ
ックの最高速化という定義でのファンアウト容量制限値
を遅延値の小さい順にテーブル化されたライブラリーの
最適化構成の例である。なお、本動作は配置配線が完了
した後に行うものである。
【００３８】ファンアウト容量制限値は、ファンアウト
エラー制限値が１／３程度までの中でブロックと配線の
遅延値とブロック単体遅延値の差がほぼ最小となるファ
ンアウト容量値のことである。図４にアンド回路とバッ
ファ回路を例にファンアウト容量制限値を示す。
エラー制限値が１／３程度までの中でブロックと配線の
遅延値とブロック単体遅延値の差がほぼ最小となるファ
ンアウト容量値のことである。図４にアンド回路とバッ
ファ回路を例にファンアウト容量制限値を示す。
【００３９】図４によれば、機能ブロックがアンド回路
の場合、ブロックの配線容量値と接続先のファンイン容
量値はファンアウトエラー制限値１００％に相当する１
ｐＦからファンアウトエラー制限値３０％に相当する
０．３ｐＦであり、ブロックと配線による遅延値も１ｎ
Ｓから０．５ｎＳに分布している。 ブロック単体遅延
値（Ｔｐｄ０値）を０．４ｎＳとするとブロックと配線
による遅延値とＴｐｄ０値の差０．１ｎｓが最大のファ
ンアウトエラー％値となり、ファンアウト容量制限値は
０．４ｐＦとなる。同じように、機能ブロックがバッフ
ァ回路の場合、Ｔｐｄ０値を０．３ｎＳとするとブロッ
クと配線による遅延値とＴｐｄ０値の差０．１ｎｓが最
大のファンアウトエラー％値となり、ファンアウト容量
制限値は２ｐＦとなる。
の場合、ブロックの配線容量値と接続先のファンイン容
量値はファンアウトエラー制限値１００％に相当する１
ｐＦからファンアウトエラー制限値３０％に相当する
０．３ｐＦであり、ブロックと配線による遅延値も１ｎ
Ｓから０．５ｎＳに分布している。 ブロック単体遅延
値（Ｔｐｄ０値）を０．４ｎＳとするとブロックと配線
による遅延値とＴｐｄ０値の差０．１ｎｓが最大のファ
ンアウトエラー％値となり、ファンアウト容量制限値は
０．４ｐＦとなる。同じように、機能ブロックがバッフ
ァ回路の場合、Ｔｐｄ０値を０．３ｎＳとするとブロッ
クと配線による遅延値とＴｐｄ０値の差０．１ｎｓが最
大のファンアウトエラー％値となり、ファンアウト容量
制限値は２ｐＦとなる。
【００４０】本実施例による手法の動作フローは、ま
ず、完了した配置配線結果からＬＳＩを構成する機能ブ
ロックの出力端における配線容量値を配置配線が完了し
たレイアウト結果を使用して出力させる（図１の１)。
次に各ブロックの出力端子毎に決められた最も高速化と
なる高速化用ファンアウト容量制限値を各ブロック毎に
ライブラリーとしてメモリに記憶しておき、ＬＳＩを構
成する機能ブロックの出力端における配線容量値が各ブ
ロックの出力端子毎に決められた最も高速化となる高速
化用ファンアウト容量制限値を満たしているか否かの確
認を実施する（図１の２）。このファンアウト容量制限
値とは、高速動作を維持できる限界の配線容量値を本値
と設定する。
ず、完了した配置配線結果からＬＳＩを構成する機能ブ
ロックの出力端における配線容量値を配置配線が完了し
たレイアウト結果を使用して出力させる（図１の１)。
次に各ブロックの出力端子毎に決められた最も高速化と
なる高速化用ファンアウト容量制限値を各ブロック毎に
ライブラリーとしてメモリに記憶しておき、ＬＳＩを構
成する機能ブロックの出力端における配線容量値が各ブ
ロックの出力端子毎に決められた最も高速化となる高速
化用ファンアウト容量制限値を満たしているか否かの確
認を実施する（図１の２）。このファンアウト容量制限
値とは、高速動作を維持できる限界の配線容量値を本値
と設定する。
【００４１】次に高速化用ファンアウト容量制限値を満
たさなかった回路箇所の対処について説明する。ファン
アウト容量制限値を満たさなかった回路箇所は、ファン
アウト容量制限値を満たすように回路変更を施す（図１
の３）。その手法の詳細は、図３に示すように、まず
対象ブロックと同等機能になる構成を遅延値が小さい順
にテーブル化された高速化用ファンアウト容量制限値か
ら最も高速化となる高速化用ファンアウト容量制限値か
らファンアウト容量制限値を満たす最小遅延構成になる
ように回路変更を行うというものである。
たさなかった回路箇所の対処について説明する。ファン
アウト容量制限値を満たさなかった回路箇所は、ファン
アウト容量制限値を満たすように回路変更を施す（図１
の３）。その手法の詳細は、図３に示すように、まず
対象ブロックと同等機能になる構成を遅延値が小さい順
にテーブル化された高速化用ファンアウト容量制限値か
ら最も高速化となる高速化用ファンアウト容量制限値か
らファンアウト容量制限値を満たす最小遅延構成になる
ように回路変更を行うというものである。
【００４２】本手法は、最適化構成として、ブロックタ
イプを高駆動能力タイプへの変更もしくは、ブロックタ
イプを低駆動能力化させ、近傍配置位置に高駆動能力ブ
ロックを挿入するといった方法で最適化構成を選択して
行う。なお、本手法は、高駆動能力ブロック１つを挿入
しても高速化用ファンアウト容量制限値を満足できない
場合、挿入する高駆動能力ブロックの高速化用ファンア
ウト容量制限値を満たす条件で、複数個の高駆動能力ブ
ロックを挿入する。その場合で、本手法は、最も高速遅
延値となる高駆動能力ブロックタイプ構成を選択する。
イプを高駆動能力タイプへの変更もしくは、ブロックタ
イプを低駆動能力化させ、近傍配置位置に高駆動能力ブ
ロックを挿入するといった方法で最適化構成を選択して
行う。なお、本手法は、高駆動能力ブロック１つを挿入
しても高速化用ファンアウト容量制限値を満足できない
場合、挿入する高駆動能力ブロックの高速化用ファンア
ウト容量制限値を満たす条件で、複数個の高駆動能力ブ
ロックを挿入する。その場合で、本手法は、最も高速遅
延値となる高駆動能力ブロックタイプ構成を選択する。
【００４３】また、過剰に高駆動能力なブロックを使用
している回路箇所は、ブロックの削除 及びブロックタ
イプの面積最小化変更を実施し、ブロック総面積の縮小
化も合せて行う。
している回路箇所は、ブロックの削除 及びブロックタ
イプの面積最小化変更を実施し、ブロック総面積の縮小
化も合せて行う。
【００４４】この場合の過剰な高駆動能力と判断するの
は、ファンアウト容量制限値を満たしている箇所で か
つ ブロックタイプの面積を縮小化 または ブロック削
除してもファンアウト容量制限値を満たしている場合を
指す。なお、低駆動能力タイプにブロックタイプ変更さ
れたとしても、近傍配置挿入される高駆動能力ブロック
のファンイン容量値を高速動作維持できる状態で駆動で
きることを前提に最適化順序のテーブル化が行なわれて
いるものとする。
は、ファンアウト容量制限値を満たしている箇所で か
つ ブロックタイプの面積を縮小化 または ブロック削
除してもファンアウト容量制限値を満たしている場合を
指す。なお、低駆動能力タイプにブロックタイプ変更さ
れたとしても、近傍配置挿入される高駆動能力ブロック
のファンイン容量値を高速動作維持できる状態で駆動で
きることを前提に最適化順序のテーブル化が行なわれて
いるものとする。
【００４５】また、本手法は、既に初期レイアウト結果
でのタイミングエラーリストが存在する場合、ファンア
ウト容量制限値違反箇所とタイミングエラーリストとを
照合し、合致した箇所のみファンアウト容量制限値違反
箇所と見なす（図１の０）。
でのタイミングエラーリストが存在する場合、ファンア
ウト容量制限値違反箇所とタイミングエラーリストとを
照合し、合致した箇所のみファンアウト容量制限値違反
箇所と見なす（図１の０）。
【００４６】なお、本手法は、タイミングエラーリスト
内にホールドタイミングエラーが含まれていた場合は、
逆にその箇所は高速化させずに不足しているホールドエ
ラー遅延分を満たすようにディレイブロックを追加させ
る。
内にホールドタイミングエラーが含まれていた場合は、
逆にその箇所は高速化させずに不足しているホールドエ
ラー遅延分を満たすようにディレイブロックを追加させ
る。
【００４７】次に本手法は、最適化を施した回路変更後
ネットリストにて初期レイアウトのレイアウト変更を実
施するか、もしくは、最適化を施した回路変更後の回路
接続情報に直接レイアウト上で変更実施する（図１の
４）。図５に示すように、前記、ブロックタイプ変更さ
れたブロックは元の配置位置に配置し、挿入されたブロ
ックの１段目は前段に近傍配置させる。
ネットリストにて初期レイアウトのレイアウト変更を実
施するか、もしくは、最適化を施した回路変更後の回路
接続情報に直接レイアウト上で変更実施する（図１の
４）。図５に示すように、前記、ブロックタイプ変更さ
れたブロックは元の配置位置に配置し、挿入されたブロ
ックの１段目は前段に近傍配置させる。
【００４８】複数の挿入ブロックが存在した場合、残り
の２段目以降の挿入ブロックは、図５に示すように、均
等距離に配置させる。更に、低駆動能力ブロックの後段
に接続されている高駆動能力ブロックは、図６に示すよ
うに、必ず低駆動能力ブロックの近傍位置に配置される
よう配置位置を移動させる。この場合、近傍位置に配置
移動されたブロックは元々自身が負担していた配線容量
値に前段の低駆動能力ブロックが負担していた配線容量
値を加えた容量値を負担している。そのため、本手法
は、この近傍配置位置変更後の容量値で再度ファンアウ
ト容量制限値を満足しているか否かを確認し、満足しな
かった場合は前記と同様の処置で配置移動したブロック
も最適化回路変更を施す。全ての配置が終了した時点
で、本実施例の最適化手法は終了する。
の２段目以降の挿入ブロックは、図５に示すように、均
等距離に配置させる。更に、低駆動能力ブロックの後段
に接続されている高駆動能力ブロックは、図６に示すよ
うに、必ず低駆動能力ブロックの近傍位置に配置される
よう配置位置を移動させる。この場合、近傍位置に配置
移動されたブロックは元々自身が負担していた配線容量
値に前段の低駆動能力ブロックが負担していた配線容量
値を加えた容量値を負担している。そのため、本手法
は、この近傍配置位置変更後の容量値で再度ファンアウ
ト容量制限値を満足しているか否かを確認し、満足しな
かった場合は前記と同様の処置で配置移動したブロック
も最適化回路変更を施す。全ての配置が終了した時点
で、本実施例の最適化手法は終了する。
【００４９】なお、本手法は、配線が終了し、作成され
た遅延値データファイルを用いたタイミング検証でもタ
イミングエラーが収束しなかった場合、図１の１の項目
に戻り図１の２から図１の４と同様の処置を繰返す。
た遅延値データファイルを用いたタイミング検証でもタ
イミングエラーが収束しなかった場合、図１の１の項目
に戻り図１の２から図１の４と同様の処置を繰返す。
【００５０】次に、実施例の詳しい動作につき図２を用
いて説明する。まず、本手法は、初期の配置配線を完了
させ、実配線での各ブロックの配線容量値として配線容
量値データファイルを配置配線が完了したレイアウト結
果を使用して出力させる（図２の１）。
いて説明する。まず、本手法は、初期の配置配線を完了
させ、実配線での各ブロックの配線容量値として配線容
量値データファイルを配置配線が完了したレイアウト結
果を使用して出力させる（図２の１）。
【００５１】次に、本手法は、あらかじめ、ＬＳＩを構
成する各機能ブロックの出力端子毎に定義した最高速化
となるファンアウト容量の制限値をライブラリーとして
設けておき、本制限値を満たしているか否かの判定を、
実配線でのブロックの配線容量値とそのブロックに対応
する機能ブロックの最高速化となるファンアウト容量の
制限値とを照合して、実施する。なお、通常のファンア
ウトの制限とは配線なまり等の影響によりブロックが正
常に動作しなくなる制限値を指すものであり、今回の最
高速となる制限値とは意を異にする。
成する各機能ブロックの出力端子毎に定義した最高速化
となるファンアウト容量の制限値をライブラリーとして
設けておき、本制限値を満たしているか否かの判定を、
実配線でのブロックの配線容量値とそのブロックに対応
する機能ブロックの最高速化となるファンアウト容量の
制限値とを照合して、実施する。なお、通常のファンア
ウトの制限とは配線なまり等の影響によりブロックが正
常に動作しなくなる制限値を指すものであり、今回の最
高速となる制限値とは意を異にする。
【００５２】具体的な数値例として、最高速化となるフ
ァンアウト容量制限値は、通常ファンアウト容量制限が
０.１ｐＦで１００％だと仮定した場合、最高速となる
ファンアウト容量制限値が０.０４ｐＦだったとした場
合、通常ファンアウト容量の制限で例えると通常ファン
アウト制限値エラーでの４０％値が最高速となる(図２
の２)。
ァンアウト容量制限値は、通常ファンアウト容量制限が
０.１ｐＦで１００％だと仮定した場合、最高速となる
ファンアウト容量制限値が０.０４ｐＦだったとした場
合、通常ファンアウト容量の制限で例えると通常ファン
アウト制限値エラーでの４０％値が最高速となる(図２
の２)。
【００５３】次に、本手法は、最高速化となるファンア
ウト容量制限値を違反したブロックを制限値を満たすよ
うにブロックタイプ変更、ブロック挿入、ブロック削除
といった回路変更を施す（図２の３）。更に、本手法
は、初期レイアウト結果におけるタイミングエラーのリ
ストが存在していた場合には、本タイミングエラーリス
ト箇所と高速化用ファンアウト容量制限値違反箇所とで
照合を行い、合致箇所のみ最適化回路変更を施す（図２
の４）。
ウト容量制限値を違反したブロックを制限値を満たすよ
うにブロックタイプ変更、ブロック挿入、ブロック削除
といった回路変更を施す（図２の３）。更に、本手法
は、初期レイアウト結果におけるタイミングエラーのリ
ストが存在していた場合には、本タイミングエラーリス
ト箇所と高速化用ファンアウト容量制限値違反箇所とで
照合を行い、合致箇所のみ最適化回路変更を施す（図２
の４）。
【００５４】なぜならば、本手法は、タイミングエラー
箇所のみ回路変更を施すことで最小限のレイアウト変更
にとどめることができ、レイアウト変更後による配線性
効率を上げることが可能になるからである。また、低駆
動能力の後段に接続されてある高駆動能力ブロックは、
低駆動能力ブロックの出力側に近傍移動させたという認
識で最高速化用ファンアウト容量制限値を満足するか確
認し、満足しなかった場合は前記と同様処置で最適化と
なる回路変更を施す。
箇所のみ回路変更を施すことで最小限のレイアウト変更
にとどめることができ、レイアウト変更後による配線性
効率を上げることが可能になるからである。また、低駆
動能力の後段に接続されてある高駆動能力ブロックは、
低駆動能力ブロックの出力側に近傍移動させたという認
識で最高速化用ファンアウト容量制限値を満足するか確
認し、満足しなかった場合は前記と同様処置で最適化と
なる回路変更を施す。
【００５５】次に本手法は、最適化回路変更が必要と判
断された箇所の回路変更を施したネットリストを作成す
るか もしくは、直接レイアウト上の回路接続情報を最
適化後の回路変更後のものに変更する(図２の５）。こ
の時点では、本手法は、まだネットリスト上 もしくは
レイアウト上での回路変更が完了しただけの状態であ
る。次に最適化配置を実施する（図２の６）。図４に示
すように挿入された初段の高駆動能力ブロックは前段に
近傍配置させ、２段目以降の挿入高駆動能力ブロックは
均等距離に配置させていく。更に、低駆動能力ブロック
の後段に接続されている高駆動能力ブロックは低駆動能
力の出力に近傍配置位置移動させる。全ての配置が完了
した後、本手法は、配線を実施し、その後、最適化後の
遅延値データを用いてタイミング検証を実施する。本手
法は、上記ステップ（図２の２）から ステップ(図２の
７)までをタイミングエラーが限りなくゼロに収束する
まで繰り返し、本動作が完了する。
断された箇所の回路変更を施したネットリストを作成す
るか もしくは、直接レイアウト上の回路接続情報を最
適化後の回路変更後のものに変更する(図２の５）。こ
の時点では、本手法は、まだネットリスト上 もしくは
レイアウト上での回路変更が完了しただけの状態であ
る。次に最適化配置を実施する（図２の６）。図４に示
すように挿入された初段の高駆動能力ブロックは前段に
近傍配置させ、２段目以降の挿入高駆動能力ブロックは
均等距離に配置させていく。更に、低駆動能力ブロック
の後段に接続されている高駆動能力ブロックは低駆動能
力の出力に近傍配置位置移動させる。全ての配置が完了
した後、本手法は、配線を実施し、その後、最適化後の
遅延値データを用いてタイミング検証を実施する。本手
法は、上記ステップ（図２の２）から ステップ(図２の
７)までをタイミングエラーが限りなくゼロに収束する
まで繰り返し、本動作が完了する。
【００５６】次に、本発明の他の実施例として、その基
本的構成は上記の通りであるが、初期の配置配線を実施
せずとも予測配線容量値を用いての本発明の実施か可能
である。本実施例の手法は、単に予測配線容量値を用い
て、高速化用ファンアウト容量制限値確認を実施し、違
反している箇所を上記の通り最適化回路変更 及び 最適
化配置を施す構成で最適化が可能である。なお、本手法
の場合、あくまでも予測配線容量であるため、その効果
は予測配線容量値の予測精度に依存する。
本的構成は上記の通りであるが、初期の配置配線を実施
せずとも予測配線容量値を用いての本発明の実施か可能
である。本実施例の手法は、単に予測配線容量値を用い
て、高速化用ファンアウト容量制限値確認を実施し、違
反している箇所を上記の通り最適化回路変更 及び 最適
化配置を施す構成で最適化が可能である。なお、本手法
の場合、あくまでも予測配線容量であるため、その効果
は予測配線容量値の予測精度に依存する。
【００５７】また、本発明では配線容量値を用いて最高
速化の判定が行われているが、他の手法として、配線容
量値を遅延値といった他の単位での値を用いて最高速化
の判定を行っても良い。この手法は、遅延値を用いるこ
とで直接どの程度の早さにすべきかという具体的な調整
が可能となる。例えば、１ｐＦが１ｎｓという単位に置
換え可能であれば、ｎｓ単位に換算しても最適化が可能
である。
速化の判定が行われているが、他の手法として、配線容
量値を遅延値といった他の単位での値を用いて最高速化
の判定を行っても良い。この手法は、遅延値を用いるこ
とで直接どの程度の早さにすべきかという具体的な調整
が可能となる。例えば、１ｐＦが１ｎｓという単位に置
換え可能であれば、ｎｓ単位に換算しても最適化が可能
である。
【００５８】また、本手法は、最高速化の回路変更をす
る際に、高速化させる度合を調整することで過剰に高速
化させたことによる面積増加を防ぐことが可能である。
例えば、高周波数の回路箇所であれば最高速化する必要
があるが、低周波数の回路箇所までも最高速化させる必
要がないため、その箇所は高速化用ファンアウト容量制
限値ライブラリーを緩い値に置換えて回路変更を施す。
る際に、高速化させる度合を調整することで過剰に高速
化させたことによる面積増加を防ぐことが可能である。
例えば、高周波数の回路箇所であれば最高速化する必要
があるが、低周波数の回路箇所までも最高速化させる必
要がないため、その箇所は高速化用ファンアウト容量制
限値ライブラリーを緩い値に置換えて回路変更を施す。
【００５９】さらに、本手法は、タイミングエラーリス
トとの照合を実施した際、タイミングエラーリスト以外
の回路箇所であっても通常のファンアウト容量制限値を
満足させるようにすることが可能である。例えば、その
手法は、通常のファンアウト容量制限値を満足させたい
場合は、タイミングエラーリスト以外の回路箇所の最高
速化となるファンアウト容量制限値を最高速化とは異な
る通常のファンアウト容量制限値に置換えることで緩い
制限値として最適化させるものである。
トとの照合を実施した際、タイミングエラーリスト以外
の回路箇所であっても通常のファンアウト容量制限値を
満足させるようにすることが可能である。例えば、その
手法は、通常のファンアウト容量制限値を満足させたい
場合は、タイミングエラーリスト以外の回路箇所の最高
速化となるファンアウト容量制限値を最高速化とは異な
る通常のファンアウト容量制限値に置換えることで緩い
制限値として最適化させるものである。
【００６０】また、最高速化の回路変更をする際に、目
標とする遅延値が決っていた場合、タイミングエラーと
なっているパス内の各ブロックを過剰に最高速化させる
のではなく、目標とする遅延値を満足した段階で該当す
るタイミングエラーのパス内の最適化を止めるというこ
とも可能である。その場合、最適化された回路変更後の
回路接続情報にて新たに遅延値を算出する必要がある
が、その効果は算出する遅延値計算精度に依存する。
標とする遅延値が決っていた場合、タイミングエラーと
なっているパス内の各ブロックを過剰に最高速化させる
のではなく、目標とする遅延値を満足した段階で該当す
るタイミングエラーのパス内の最適化を止めるというこ
とも可能である。その場合、最適化された回路変更後の
回路接続情報にて新たに遅延値を算出する必要がある
が、その効果は算出する遅延値計算精度に依存する。
【００６１】更に、本発明は、エレクロトロンマイグレ
ーション(electron migration:ＥＭ)やクロストークと
言ったシグナルインティグリティエラー（signal integ
rityerror：ＳＩエラー）発生回路箇所が記述されてい
るエラーリストを読みこませることで、高速化ファンア
ウト容量制限値違反箇所に含ませ、 ＳＩエラーを収束
することも可能となる。また、ＥＭエラー箇所は、配線
長大とならないように、ブロックタイプ変更よりは、ブ
ロック挿入手法を主として最高速化の最適化を施す。例
えば、最高駆動ブロック１個の挿入ではなく、中駆動ブ
ロック２個の挿入といった処置で最適化を施す。なお、
既に最高速化されてあった場合は、バッファを最低でも
１つ追加するようにさせる。これは、ＥＭエラー収束手
法としては、高速化手法とは異なり、配線長の短縮化と
いう手法の方が効果的であるからである。
ーション(electron migration:ＥＭ)やクロストークと
言ったシグナルインティグリティエラー（signal integ
rityerror：ＳＩエラー）発生回路箇所が記述されてい
るエラーリストを読みこませることで、高速化ファンア
ウト容量制限値違反箇所に含ませ、 ＳＩエラーを収束
することも可能となる。また、ＥＭエラー箇所は、配線
長大とならないように、ブロックタイプ変更よりは、ブ
ロック挿入手法を主として最高速化の最適化を施す。例
えば、最高駆動ブロック１個の挿入ではなく、中駆動ブ
ロック２個の挿入といった処置で最適化を施す。なお、
既に最高速化されてあった場合は、バッファを最低でも
１つ追加するようにさせる。これは、ＥＭエラー収束手
法としては、高速化手法とは異なり、配線長の短縮化と
いう手法の方が効果的であるからである。
【００６２】また、クロストークエラー箇所に関して
は、最高速化させるのはもとより、更にＳＩエラーが発
生している回路箇所の配線を隣接配線禁止させるように
する。これは、いくら回路を最高速化させても隣接して
いる配線の影響によりクロストークエラーが発生してし
まうことによる。なお、その場合、新たにブロック挿入
したネットに関しても、同様に隣接配線禁止処置を施
す。
は、最高速化させるのはもとより、更にＳＩエラーが発
生している回路箇所の配線を隣接配線禁止させるように
する。これは、いくら回路を最高速化させても隣接して
いる配線の影響によりクロストークエラーが発生してし
まうことによる。なお、その場合、新たにブロック挿入
したネットに関しても、同様に隣接配線禁止処置を施
す。
【００６３】
【発明の効果】本発明によれば、ＬＳＩを構成する機能
ブロックの最高速化という定義でのファンアウト容量制
限値をライブラリーとして設けることで、本来の高速化
動作をしていない回路箇所の特定ができ、更に無駄に高
駆動能力ブロックを使用している回路箇所の特定までも
可能となる効果がある。回路の高速化を最大限まで最適
化するのは勿論、回路面積の縮小化までも可能となり、
配線性効率化の向上にもなる効果がある。よって、本発
明によれば、タイミング制約ファイルに依存していた回
路の最適化必要箇所の特定が、タイミング制約ファイル
を必要とせずに容易に特定が可能という効果が得られ
る。
ブロックの最高速化という定義でのファンアウト容量制
限値をライブラリーとして設けることで、本来の高速化
動作をしていない回路箇所の特定ができ、更に無駄に高
駆動能力ブロックを使用している回路箇所の特定までも
可能となる効果がある。回路の高速化を最大限まで最適
化するのは勿論、回路面積の縮小化までも可能となり、
配線性効率化の向上にもなる効果がある。よって、本発
明によれば、タイミング制約ファイルに依存していた回
路の最適化必要箇所の特定が、タイミング制約ファイル
を必要とせずに容易に特定が可能という効果が得られ
る。
【００６４】更に、本発明によれば、初期レイアウトで
のタイミングエラーリストとの照合により回路変更箇所
を縮小することができ、クリティカルな箇所のみの回路
変更となるため、タイミング収束にも効果が得られる。
のタイミングエラーリストとの照合により回路変更箇所
を縮小することができ、クリティカルな箇所のみの回路
変更となるため、タイミング収束にも効果が得られる。
【００６５】また、本発明によれば、実配線での配線容
量値によってファンアウト容量制限確認をしていること
により、配線遅延計算誤差を生じることなく、正確に配
線容量値大の箇所の特定ができ、正確に回路の最適化が
可能となる効果が得られる。
量値によってファンアウト容量制限確認をしていること
により、配線遅延計算誤差を生じることなく、正確に配
線容量値大の箇所の特定ができ、正確に回路の最適化が
可能となる効果が得られる。
【図１】本発明のタイミングドリブンレイアウト手法に
おける一実施例のフローチャートである。
おける一実施例のフローチャートである。
【図２】図１の一実施例を更に詳細に説明したフローチ
ャートである。
ャートである。
【図３】ＬＳＩを構成する機能ブロックの最高速化とい
う定義でのファンアウト容量制限値を遅延値の小さい順
にテーブル化されたライブラリーの最適化構成の例であ
る。
う定義でのファンアウト容量制限値を遅延値の小さい順
にテーブル化されたライブラリーの最適化構成の例であ
る。
【図４】アンド回路とバッファ回路におけるファンアウ
ト容量制限値を示す図である。
ト容量制限値を示す図である。
【図５】複数の挿入ブロックが存在した場合、残りの２
段目以降の挿入ブロックを均等距離に配置させた図であ
る。
段目以降の挿入ブロックを均等距離に配置させた図であ
る。
【図６】低駆動能力ブロックの後段に接続されている高
駆動能力ブロックを必ず低駆動能力ブロックの近傍位置
に配置されるように配置位置を移動させた図である。
駆動能力ブロックを必ず低駆動能力ブロックの近傍位置
に配置されるように配置位置を移動させた図である。
【図７】従来のタイミングドリブンレイアウト手法にお
ける一実施例のフローチャートである。
ける一実施例のフローチャートである。
Claims (22)
- 【請求項１】 ＬＳＩを構成する各機能ブロック毎の最
高速化となるファンアウト容量制限値を、高速化用ファ
ンアウト容量制限値ライブラリーとしてメモリに格納
し、 配置配線されたレイアウト結果を使用して前記各ブロッ
ク毎の配線容量値を抽出し、 前記各ブロック毎の配線容量値と各ブロックに対応する
前記ファンアウト容量制限値とを照合し、 前記ファンアウト容量制限値を満足しないブロックをタ
イミングエラー発生原因回路箇所と判断し、 前記タイミングエラー発生原因回路箇所を前記ファンア
ウト容量制限値により回路変更して高速化させ、前記ブ
ロックと配線によるタイミングエラーをほぼゼロに収束
させるタイミングドリブンレイアウト手法。 - 【請求項２】 前記高速化用ファンアウト容量制限値ラ
イブラリーが、 前記ブロックを高速化させる際に適用する回路素子の最
適化構成をブロックタイプとしてあらかじめ遅延の小さ
い順となる回路素子の組み合せをライブラリーとする請
求項１記載のタイミングドリブンレイアウト手法。 - 【請求項３】 前記高速化用ファンアウト容量制限値ラ
イブラリーが、 低駆動能力タイプにブロックタイプ変更されたとして
も、近傍配置挿入される高駆動能力ブロックのファンイ
ン容量値を高速動作維持できる状態で駆動することを特
徴とする請求項１記載のタイミングドリブンレイアウト
手法。 - 【請求項４】 前記ファンアウト容量制限値による回路
変更が、 前記ライブラリーの高速化用ファンアウト容量制限値を
満足する構成の中で最小遅延値となる回路素子の最適化
構成を選択する請求項１乃至３の何れかに記載のタイミ
ングドリブンレイアウト手法。 - 【請求項５】 前記ファンアウト容量制限値による回路
変更が、 前記ブロックタイプを最適化構成として、ブロックタイ
プを高駆動能力タイプに変更するか、ブロックタイプを
低駆動能力化させ、近傍配置位置に高駆動能力ブロック
を挿入するかを選択して最適化構成を選択する請求項１
乃至３の何れかに記載のタイミングドリブンレイアウト
手法。 - 【請求項６】 前記ファンアウト容量制限値による回路
変更が、 ファンアウト容量制限値を過剰に満たしている場合は、
過剰に高駆動能力なブロックを使用していると見なし、
最小遅延値となる回路素子の最適化構成を選択する請求
項１乃至３の何れかに記載のタイミングドリブンレイア
ウト手法。 - 【請求項７】 前記ファンアウト容量制限値による回路
変更が、 最適化構成として、複数個の高駆動能力ブロックを挿入
する最小遅延値となる回路素子の最適化構成を選択する
請求項１乃至３の何れかに記載のタイミングドリブンレ
イアウト手法。 - 【請求項８】 前記ファンアウト容量制限値による回路
変更が、 最小遅延値となる回路素子の最適化構成を配置する請求
項１乃至３の何れかに記載のタイミングドリブンレイア
ウト手法。 - 【請求項９】 前記最小遅延値となる回路素子の最適化
構成の配置が、 複数の挿入ブロックで構成される場合、２段目以降の挿
入ブロックを均等距離に配置する請求項８記載のタイミ
ングドリブンレイアウト手法。 - 【請求項１０】 前記最小遅延値となる回路素子の最適
化構成の配置が、 低駆動能力ブロックの後段に接続されている高駆動能力
ブロックが、低駆動能力ブロックの近傍位置に配置する
請求項８記載のタイミングドリブンレイアウト手法。 - 【請求項１１】 前記ファンアウト容量制限値による回
路変更が、 最高速化の回路変更をする際に、高速化させる度合を調
整することで過剰に高速化させることによる面積増加を
防ぐことを特徴とする請求項１乃至３の何れかに記載の
タイミングドリブンレイアウト手法。 - 【請求項１２】 前記最高速化の回路変更が、 高周波数の回路箇所であれば最高速化し、低周波数の回
路箇所であれば高速化用ファンアウト容量制限値ライブ
ラリーを緩い値に置換えて回路変更を施す請求項１１記
載のタイミングドリブンレイアウト手法。 - 【請求項１３】 前記ファンアウト容量制限値による回
路変更が、 最高速化の回路変更をする際に、目標とする遅延値が決
っていた場合、タイミングエラーとなっているパス内の
各ブロックを過剰に最高速化させるのではなく、目標と
する遅延値を満足した段階で該当するタイミングエラー
のパス内の最適化を中止することを特徴とする請求項１
乃至３の何れかに記載のタイミングドリブンレイアウト
手法。 - 【請求項１４】 さらに、初期レイアウト結果でのタイ
ミングエラーリストが存在するか否かを判定し、 前記タイミングエラーリストが存在する場合、ファンア
ウト容量制限値違反箇所とタイミングエラーリストとを
照合し、 合致した箇所のみファンアウト容量制限値違反箇所と見
なす請求項１記載のタイミングドリブンレイアウト手
法。 - 【請求項１５】 前記タイミングエラーリスト内にホー
ルドタイミングエラーが含まれていた場合、不足してい
るホールドエラー遅延分を満たすようにディレイブロッ
クを追加する請求項１４記載のタイミングドリブンレイ
アウト手法。 - 【請求項１６】 さらに、タイミングエラーリストとの
照合を実施する際にタイミングエラーリスト以外の回路
箇所であっても通常のファンアウト容量制限値を満足さ
せるようタイミングエラーリスト以外の回路箇所の最高
速化となるファンアウト容量制限値を最高速化とは異な
る通常のファンアウト容量制限値に置換えることで緩い
制限値として最適化させる請求項１記載のタイミングド
リブンレイアウト手法。 - 【請求項１７】 さらに、最適化を施した回路変更後に
回路接続情報としてネットリストを作成し、 前記ネットリストの回路接続情報により初期レイアウト
のレイアウト変更を実施するか、もしくは、最適化を施
した回路変更後の回路接続情報に直接レイアウト上で変
更を実施する請求項１記載のタイミングドリブンレイア
ウト手法。 - 【請求項１８】 前記初期レイアウトのレイアウト変更
が、 ブロックタイプが変更されたブロックを元の配置位置に
配置し、挿入されたブロックの１段目を前段の近傍に配
置する請求項１７記載のタイミングドリブンレイアウト
手法。 - 【請求項１９】 さらに、配線が終了した段階で、遅延
値データファイルを作成し、前記遅延値データファイル
を用いてタイミング検証し、タイミング検証結果タイミ
ングエラーが収束しなかった場合には、前記ファンアウ
ト容量制限値により回路変更して高速化を繰り返すこと
を特徴とする請求項１記載のタイミングドリブンレイア
ウト手法。 - 【請求項２０】 前記配置配線された前記各ブロック毎
の配線容量値が、 前記各ブロック毎の予測配線容量値である請求項１記載
のタイミングドリブンレイアウト手法。 - 【請求項２１】 前記配置配線された前記各ブロック毎
の配線容量値が、 前記各ブロック毎の遅延値を用いて最高速化を判定する
前記各ブロック毎の配線容量値である請求項１記載のタ
イミングドリブンレイアウト手法。 - 【請求項２２】 前記配置配線された前記各ブロック毎
の配線容量値が、 さらに、エラー発生回路箇所が記述されているエラーリ
ストを含む前記各ブロック毎の配線容量値である請求項
１記載のタイミングドリブンレイアウト手法。
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