JP3116915B2 - クロックネットのレイアウト設計変更方式 - Google Patents

クロックネットのレイアウト設計変更方式

Info

Publication number
JP3116915B2
JP3116915B2 JP10228757A JP22875798A JP3116915B2 JP 3116915 B2 JP3116915 B2 JP 3116915B2 JP 10228757 A JP10228757 A JP 10228757A JP 22875798 A JP22875798 A JP 22875798A JP 3116915 B2 JP3116915 B2 JP 3116915B2
Authority
JP
Japan
Prior art keywords
clock
design change
wiring
clock tree
net
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10228757A
Other languages
English (en)
Other versions
JP2000057197A (ja
Inventor
博義 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10228757A priority Critical patent/JP3116915B2/ja
Publication of JP2000057197A publication Critical patent/JP2000057197A/ja
Application granted granted Critical
Publication of JP3116915B2 publication Critical patent/JP3116915B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はクロックネットのレ
イアウト設計変更方式に係り、特にクロック信号を供給
するためにクロックツリー構造を採用した大規模半導体
集積回路(LSI)のレイアウト設計を変更するクロッ
クネットのレイアウト設計変更方式に関する。
【0002】
【従来の技術】図5はクロックツリー構造の一例の説明
図を示す。同図に(a)に示すように、LSIチップ5
1のクロック信号入力部52から、内部に複数存在する
各フリップフロップ等(フリップフロップをはじめとす
る、クロック信号を入力する機能セル。以下、FFと略
記する。)53に、クロックネットによってクロック信
号を分配する場合を例にとって説明する。なお、図示の
便宜上符号はすべてに付していないが、図5及び後述の
図2〜図4中、矩形は機能セル(FF)を示している。
また、クロック信号をチップ外部から入力しているが、
PLL(Phase Locked Loop )回路を使用しているなら
ばPLL回路の出力端子をクロック信号入力部と考える
こともできる。
【0003】同図(a)に示すLSIチップ51に対し
クロックツリーを生成するには、同図(b)のようにク
ロック信号入力部52から、同時動作させる各FF53
までの配線経路54をバッファ55を経由したツリー
(木)構造とする。このとき、信号伝搬遅延を考慮して
バッファ55の配置位置と配線経路54を同時に適切に
決定することにより、各FF53に到達するクロック信
号の位相差、すなわちクロックスキューを小さくするこ
とができる。
【0004】このクロックツリー構造を自動生成する方
法が従来より知られている(特開平5−54100号公
報)。今日の高速動作を実現するレイアウト設計では、
スキューの低減が重要であるため、よく利用されてい
る。クロックツリーを生成するために挿入されたバッフ
ァ55を以下ではクロックバッファという。上記の公開
公報では、クロックバッファの配置と同時に、クロック
配線も行って、より厳密なスキュー調整を行っている
が、配線処理までは行われない方法も実用されている。
【0005】いずれの場合も、クロックツリー生成処理
は、レイアウト設計において、機能セルの配置処理が完
了した後、配線処理の前に行われる。このクロックツリ
ー生成処理によって、ネットリスト中のクロックリスト
は、当初単一であったものが、クロックバッファを境に
分割される。
【0006】次に、従来の設計変更方式を説明する。レ
イアウト設計においては、配置処理や配線処理が一旦終
わってから、回路設計者によってネットリストが当初の
ものから変更される場合がある。このような場合、既に
完了した配置配線結果を破棄して、最初からレイアウト
設計をやり直すこともできるが、変更箇所が僅かであれ
ば、既に完了した配置配線結果をできるだけ再利用し
て、変更のあった部分のは位置配線だけを行う方式が一
般化している(例えば、特開平4−247579号公
報、特開平2−94543号公報)。この方式には、最
初から配置配線処理をやり直すよりTAT(Turn Aroun
d Time)が短いなどの利点がある。
【0007】図6は上記の特開平4−247579号公
報記載の従来方式を、本発明と比較し易いように書き改
めた図を示す。同図において、設計変更装置57内の設
計情報入力手段60は、既にある設計変更前のネットリ
スト及びレイアウト情報と、設計変更後のネットリスト
を入力し、記憶装置56内の設計情報記憶部67に記憶
する。設計変更情報抽出手段61は、設計変更前と設計
変更後のネットリストを比較し、機能セルの追加や置
換、ネットの繋ぎ替えなどの幾つかの変更点を検出し、
その検出結果を、記憶装置56内の設計変更情報記憶部
68に記憶する。
【0008】設計変更装置57内の配置削除手段62と
配線削除手段63は、設計変更により利用できなくなっ
た機能セルや、それに繋がる配線を引き剥がす。設計変
更装置57内の設計変更モード配置手段64は、ネット
リスト変更処理後にまだ配置されていない機能セルを配
置する。既に配置されている機能セルはなるべく動かさ
ないように処理する。この処理技術としては、特開平2
−94543号公報に記載されているような、追加すべ
きセルの位置をそのセルと既配置セルとの接続関係から
決まる評価関数が最大又は最小となる位置又はその近傍
にセルを追加する方法などを適用できる。
【0009】設計変更装置57内の設計変更モード配線
手段65は、まだ結線が完成していないネットを接続す
る。既に存在する配線結果はなるべく再利用する。この
設計変更モード配線手段65としては、特開昭63−3
10135号公報に開示されているような配線処理方法
を適用できる。設計変更に必要な処理が終了すると、設
計変更結果出力手段66によりレイアウト結果情報を出
力する。なお、記憶装置58はデータ入力装置56から
のデータを記憶でき、また、データ出力装置59へ記憶
データを出力できる。
【0010】この従来のクロックネットのレイアウト設
計変更方式では、設計変更前の配置配線済みのネットリ
ストはクロックツリー生成後のもの、設計変更後として
入力されるネットリストは、クロックツリー生成前のも
のであるから、何も考慮しなければ設計変更情報抽出手
段61において変更点として検出され、クロックツリー
部分の配置配線全体が引き剥されてしまう。しかし、実
際にはクロックネットそのものに設計変更が加わってい
なければ、前のツリー構造を再利用可能なはずである。
このため、実際のCADツールは、クロックネットの生
成結果を保存できるような仕組みを持っており、支障な
く設計変更を実行できるようになっている。
【0011】
【発明が解決しようとする課題】ところが、上記の従来
のクロックネットのレイアウト設計変更方式では、クロ
ックネットに設計変更が生じた場合に問題がある。すな
わち、LSI開発の現場では、動作速度を満たしていな
い回路にFFを追加して、動作速度仕様を満たすように
する設計変更を行う場合があり、このような場合に以下
の問題がある。
【0012】第一の問題点は、クロックネットに関する
設計変更が生じると、処理時間のかかるクロックツリー
生成、配線処理のやり直しが発生し、設計TATが増加
することである。つまり、図6に示した従来方式では、
最初に行う自動配線手段に対して設計変更時に行う設計
変更モード配置手段64、最初に行う自動配線手段に対
する設計変更モード配線手段65を備えているが、クロ
ックツリーの僅かな設計変更について何ら考慮していな
いため、最初に行うクロックツリー生成手段に対する、
設計変更モードクロックツリー生成手段までは有してい
ない。
【0013】つまり、FFの数の増減などによって、ク
ロックツリーに関する設計変更が生じてしまうと、クロ
ックツリー生成は最初からやり直さねばならない。クロ
ックツリー生成は自動配線の前に行う必要があるので、
既にあった配線結果も再利用できない。よって、従来方
式では、クロックネットに設計変更があった場合、クロ
ックツリー生成と配線処理は最初からやり直す必要があ
る。また、従来のクロックツリー生成方法も、いずれも
ツリーが無い状態から生成する方法であって、既存のツ
リーを再利用することはできない。
【0014】従来方式の第二の問題点は、設計変更後の
配置配線が済んでからタイミング検証を行うと、変更の
あったネットとは関わりの無いところに新たなタイミン
グエラーが生じ、この修正のためのTAT増加が発生す
る場合があることである。その理由は、既存の配線結果
を利用できないので、どのネットも配線経路、配線長が
変わってしまう可能性があるためである。
【0015】本発明は以上の点に鑑みなされたもので、
設計変更によりFFが追加された場合でも、クロックツ
リーに許容されるスキューを満たしつつ、設計変更時の
TATを短縮し得るクロックネットのレイアウト設計変
更方式を提供することを目的とする。
【0016】また、本発明の他の目的は、設計変更によ
りFFが追加された場合でも、変更のあった個所には関
わりの無いところに新たなタイミングエラーが生じるこ
とを少なくすることができるクロックネットのレイアウ
ト設計変更方式を提供することにある。
【0017】
【課題を解決するための手段】上記の目的を達成するた
め、本発明はクロック信号を供給するためにクロックツ
リー構造を採用した大規模半導体集積回路のレイアウト
設計を変更するクロックネットのレイアウト設計変更方
式において、設計変更前と設計変更後のネットリストを
比較し、機能セルの追加や置換、ネットの繋ぎ替えなど
の幾つかの変更点を検出する設計変更情報抽出手段と、
ネットリスト変更処理後にまだ配置されていない機能セ
ルを配置する設計変更モード配置手段と、既に生成され
ているクロックツリーを保存しつつ、設計変更モード配
置手段により追加で配置された機能セルへのクロック配
線を、既存のクロックツリーの既配線のうち、追加で配
置された機能セルになるべく近いところから枝分かれさ
せて接続する設計変更モードクロックツリー生成手段
と、結線が完成していないネットを配線する設計変更モ
ード配線手段とを少なくとも有することを特徴とする。
【0018】この発明では、既存のクロックツリーの既
配線に僅かな変更を加えるだけで、追加で配置された機
能セルへのクロック配線をクロックツリーに許容される
スキューを満たした状態で接続したレイアウトを完了で
きる。
【0019】また、本発明は、設計変更モードクロック
ツリー生成手段は、追加で配置された機能セルになるべ
く近いところから枝分かれさせて接続するクロック配線
の、既配線を含めたときの密度が設定値よりも高いとき
は、既配線を無視してクロック配線の配線を行い、設計
変更モード配線手段は、設計変更モードクロックツリー
生成手段によるクロック配線終了後に、クロック配線に
対して一般信号配線を避けるように配線し直すことを特
徴とする。
【0020】この発明では、追加で配置された機能セル
へのクロック配線を最優先しているので、遅延の増加や
信号のなまりなどを考慮した、できるだけ短かな配線が
できる。
【0021】また、本発明は、上記の目的を達成するた
め、クロック信号を供給するためにクロックツリー構造
を採用した大規模半導体集積回路のレイアウト設計を変
更するクロックネットのレイアウト設計変更方式におい
て、設計変更前と設計変更後のネットリストを比較し、
機能セルの追加や置換、ネットの繋ぎ替えなどの幾つか
の変更点を検出する設計変更情報抽出手段と、ネットリ
スト変更処理後にまだ配置されていない機能セルを配置
する設計変更モード配置手段と、既に生成されているク
ロックツリーを保存しつつ、設計変更モード配置手段に
より追加で配置された機能セルへのクロック配線を、既
存のクロックツリーのクロックバッファの出力端子近く
から枝分かれさせて接続する設計変更モードクロックツ
リー生成手段と、結線が完成していないネットを配線す
る設計変更モード配線手段とを少なくとも有する構成と
したものである。
【0022】この発明も、既存のクロックツリーの既配
線に僅かな変更を加えるだけで、追加で配置された機能
セルへのクロック配線をクロックツリーに許容されるス
キューを満たした状態で接続したレイアウトを完了でき
る。
【0023】また、本発明は、設計変更モードクロック
ツリー生成手段は、既存のクロックツリーに属するすべ
ての機能セルまでの遅延時間を計算し、計算した最大と
最小の遅延時間の中間の値の遅延時間を有する遅延調整
手段を、クロックバッファの出力端子近くから枝分かれ
させて追加で配置された機能セルに接続するクロック配
線の途中に設けることを特徴とする。
【0024】ここで、上記の発明における遅延調整手段
は、クロックバッファの出力端子近くから枝分かれして
すぐのところに配置された一つの遅延バッファを少なく
とも有する構成が望ましい。枝分かれさせるネットの設
計変更前後での負荷の変化を小さくして、同ネットの配
線遅延の変化を最小限に抑えることができるからであ
る。
【0025】また、本発明は、上記の目的を達成するた
め、設計変更モードクロックツリー生成手段を、既に生
成されているクロックツリーを保存しつつ、設計変更モ
ード配置手段により追加で配置された機能セルへのクロ
ック配線を、既存のクロックツリーの既配線のうち、追
加で配置された機能セルになるべく近いところから枝分
かれさせて接続する第1の接続方法と、追加で配置され
た機能セルへのクロック配線を、既存のクロックツリー
のクロックバッファの出力端子近くから枝分かれさせて
接続する第2の接続方法を使い分けて接続する構成と
し、第1の接続方法で接続したときのクロックツリー全
体のスキューが目標のスキュー値が得られないときにの
み、第2の接続方法で接続を行うことを特徴とする。
【0026】この発明では、配線性や電力消費の面で有
利な第1の接続方法を優先でき、第1の接続方法ではス
キューや遅延の増大が問題になる場合に、スキューや遅
延の増大が少ない第2の接続方法で接続でき、追加で配
置された機能セルの配置位置に対応した最適なレイアウ
ト設計変更ができる。
【0027】また、本発明は、設計変更モードクロック
ツリー生成手段を、追加で配置される機能セルが複数あ
るときは、追加で配置される複数の機能セルのうち互い
に近接して配置される二以上の機能セルをひとまとめと
し、かつ、クロックバッファと配線を用いてスキューが
小さくなるようにサブツリーを生成し、既存のクロック
ツリーのクロックバッファの出力端子近くから枝分かれ
させてサブツリーに配線と遅延バッファを用いて接続
し、追加で配置される複数の機能セルのうち残りの機能
セルは独立して既存のクロック配線に接続することを特
徴とする。
【0028】この発明では、サブツリーを生成すること
で、追加する機能セルが多くなっても、クロックバッフ
ァ近辺の混雑を極力回避でき、ネットの負荷の増加を極
力抑えて、既にあるクロックツリーへの影響を少なくす
ることができる。
【0029】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図1は本発明になるクロックネ
ットのレイアウト設計変更方式の一実施の形態のブロッ
ク図を示す。同図に示すように、この実施の形態は、デ
ータ入力装置1と、設計変更装置2と、記憶装置3と、
データ出力装置4とから構成される。設計変更装置2は
設計情報入力手段5と、設計変更情報抽出手段6と、配
置削除手段7と、配線削除手段8と、設計変更モード配
置手段9と、設計変更モードクロックツリー生成手段1
0と、設計変更モード配線手段11と、設計変更結果出
力手段12とを備えている。記憶装置3は、設計情報記
憶部13と、設計変更情報記憶部14とを備えている。
この実施の形態は、図6の従来方式に比し、設計変更モ
ードクロックツリー生成手段10を設計変更装置2内に
有することを特徴とする。
【0030】次に、この実施の形態の動作について説明
する。設計情報入力手段5は、既にある設計変更前のネ
ットリスト及びレイアウト情報と、設計変更後のネット
リストを入力し、設計情報記憶部13に記憶する。設計
変更情報抽出手段6は、設計変更前と設計変更後のネッ
トリストを比較し、機能セルの追加や置換、ネットの繋
ぎ替えなどの幾つかの変更点を検出する。その結果は、
設計変更情報記憶部14に記憶される。配置削除手段7
と配線削除手段8は、設計変更により利用できなくなっ
た機能セルや、それに繋がる配線を引き剥す。設計変更
モード配置手段9は、ネットリスト変更処理後にまだ配
置されていない機能セルを配置する。
【0031】この実施の形態の要部をなす設計変更モー
ドクロックツリー生成手段10は、既に生成されている
クロックツリー、すなわちクロックバッファ及びクロッ
クバッファとFFを接続する配線を保存しつつ、追加で
配置されたFFがあったならば、既存のクロックツリー
に変更を加える。より具体的には、(a)追加したFF
へのクロック配線を、同クロックネットの既配線のうち
なるべく近くに接続する方法と、(b)追加したFFへ
のクロック配線を、同クロックネットの既配置のクロッ
クバッファの出力端子近くに接続し、必要ならばバッフ
ァを挿入するか迂回配線を生成して遅延を調整する方法
がある。設計変更モード配線手段11は、まだ結線が完
成していないネットを配線する。設計変更に必要な処理
が終了したときは、設計変更結果出力手段12よりレイ
アウト結果情報を出力する。
【0032】この実施の形態では、上記の構成により、
既配置配線に僅かな変更を加えるだけで、クロックツリ
ーに許容されるスキューを満たしたレイアウトを完了で
きるので、クロックネットに関する設計変更が生じて
も、処理時間のかかるクロックツリー生成、配線処理を
一部だけ行うだけで済む。また、既存の配線結果をでき
るだけ再利用しているので、設計変更後の配線結果を大
きく変わらないようにできる。
【0033】なお、この実施の形態は、限りなく0に近
いスキューを得ることは目的としていない。これは以下
の理由による。第一に、仮に理論的に極めて0に近いス
キューを持つレイアウト設計ができたとしても、実際の
シリコンウェハ上では場所によって特性にバラツキがあ
るため、スキューを0にすることは事実上不可能である
からである。第二に、スキューが小さ過ぎると、回路の
同時動作による電力消費といった別の問題が生じるから
である。よって、今日のクロック設計においては、ある
許容範囲内の実用的なスキューに収まるようにレイアウ
ト設計を行うことが求められており、以下説明する各実
施例でも許容範囲を考慮するようになっている。
【0034】
【実施例】以下、本発明の要部の設計変更モードクロッ
クツリー生成手段10の各実施例について説明する。
【0035】(第1実施例)図2は本発明の第1実施例
のレイアウト図を示す。この実施例は、追加したFFへ
のクロック配線を、同クロックネットの既配線のうち、
追加されたFFになるべく近いところから枝分かれさせ
て接続する例を示す。図5(b)に示したように、クロ
ック信号入力部52から、同時動作させる各FF53ま
での配線経路54をクロックバッファ55を経由したツ
リー構造が完成したLSIチップ51に対して、設計変
更によりFFが増え、図1の設計変更モード配置手段9
により図2に示す位置にFF15が配置されたとする。
【0036】図1の設計変更モードクロックツリー生成
手段10は、上記のFF15から最も近いクロックネッ
ト16を探し出し、なるべく短い配線17でこれらを接
続する。追加されたFF15と配線17の負荷の影響に
より、これまでネット16でクロック信号を受けていた
すべてのFFに対するクロック信号の遅延時間はそれぞ
れ僅かに増加することに注意されたい。
【0037】クロック配線の追加分の配線17の接続
は、配線の密度が低ければ、既にある配線を避けて行っ
てもよいが、配線の密度が高い場合は、既にある配線を
原則として無視してクロック配線をしてから、後で一般
信号配線との間に生じたショートなどのエラーが無くな
るよう、一般信号配線の方を僅かに避けさせるとよい。
遅延の増加や信号のなまりなどを考慮すると、クロック
配線はより短く配線された方がよいからである。一般信
号配線を避けさせることは、設計変更モード配線手段1
1において実現可能である。
【0038】(第2実施例)図3は本発明の第2実施例
及び後述の第3実施例のレイアウト図を示す。この第2
実施例は、追加されたFFへのクロック配線を、同クロ
ックネットの既配置のクロックバッファの出力端子近く
から枝分かれさせて接続し、必要ならば更にバッファを
使用するか、又は配線を迂回させることで遅延を調整す
る例である。
【0039】すなわち、図5(b)に示したように、ク
ロックツリー構造が完成したLSIチップ51に対し
て、設計変更によりFFが増え、図1の設計変更モード
配置手段9により図3に示す位置にFF18が配置され
たとする。図1の設計変更モードクロックツリー生成手
段10は、まず既存のクロックツリーに属するすべての
FFまでの遅延時間を計算し、最大と最小の値を得る。
これによって、追加されたFF18までの遅延時間がど
の程度までになれば、ツリー全体のスキューが悪化しな
いかが分かるので、これを目安に遅延バッファ挿入や配
線経路の調整を行う。
【0040】例えば、遅延時間の最大と最小の中間の値
を目標とする。この図3の例では、初段のクロックバッ
ファ19の出力端子近くから配線を枝分かれさせること
とする。そして、遅延バッファ20及び21の種類と位
置を調整することによって、クロックツリー全体のスキ
ューが仕様を満たすようにする。なお、遅延バッファを
挿入する代わりに、迂回配線によって配線長を調整して
もよい。
【0041】上記の枝分かれは、なるべくクロックバッ
ファの出力端子の近くにし、かつ、少なくとも一つの遅
延バッファを枝分かれしてすぐのところに置くとよい。
枝分かれさせるネットの設計変更前後での負荷の変化を
小さくすることにより、同ネットの配線遅延の変化を最
小限に抑えることができ、また、追加するFFまでの経
路を生成するにあたって実現すべき遅延の見積もりがよ
り簡単、正確にできるからである。
【0042】そこで、図3の例では、クロックバッファ
19の出力端子近くから配線を枝分かれさせ、枝分かれ
してすぐのところに遅延バッファ20を置いている。こ
の遅延バッファ20と、これに入力するために枝分れし
た僅かな配線の影響により、これまでネット22でクロ
ック信号を受けていたすべてのFFに対するクロック信
号の遅延時間は、それぞれ僅かに増加することに注意さ
れたい。遅延計算の方法は、クロックツリー生成手段と
同様にすればよい。一般に、機能セルで生じる遅延の計
算には、テーブルルックアップ方式、配線遅延の計算に
はエルモア(Elmore)の遅延モデルがよく使われる。
【0043】(第3実施例)この第3実施例は、追加す
るFFの近くにこのクロックネットの既配線が存在しな
い場合、第1実施例の方法ではスキューや遅延の増大を
招くので、第2実施例の方法が適するが、常に第2実施
例の方法を採用すると、配線性や電力消費の面で不利で
あるので、これらを使い分ける例である。
【0044】上記の使い分けを行うには、設計変更モー
ドクロックツリー生成手段10に対し、目標スキュー値
を与え、第1実施例のやり方を試したら、目標を満たせ
ない場合に第2実施例のやり方を採用すればよい。例え
ば、図3を用いて説明すると、まず、追加するFF18
に第1実施例のやり方を適用すると、近くのネット23
にFF18を接続することになる。試しに接続を行う
か、又は仮に配線経路を見積もっておいて、クロックツ
リー全体のスキューを計算する。この図3の例は、ネッ
ト23とFF18の位置が遠かったために、FF18ま
での遅延時間が大きくなり、目標スキュー値が満たせな
かった例である。その場合は、第1実施例のやり方は取
り消して、第2実施例のやり方で調整する。
【0045】(第4実施例)図4は本発明の第4実施例
のレイアウト図を示す。この実施例は複数のFFを追加
する場合の例である。複数のFFを追加する場合は、
(a)追加されたFFを一つずつ第3実施例のやり方で
追加していく方法、(b)まず追加されたFFのうち近
接するものをまとめてサブツリーを作成してから、第2
実施例のやり方で繋げる方法、(c)それらを組み合わ
せる方法などが考えられる。図4は(c)の例である。
【0046】すなわち、図5(b)に示したように、ク
ロックツリー構造が完成したLSIチップ51に対し
て、設計変更により3つのFFが増え、図1の設計変更
モード配置手段9により図4に示す位置にFF24、2
5及び26が配置されたとする。図1の設計変更モード
クロックツリー生成手段10は、まず近くに配置された
追加FFをひとまとめとする。ここでは、追加されたF
F25とFF26が互いに近くに配置されるので、これ
らをひとまとめとし、クロックバッファ28と配線27
を用いてスキューが小さくなるようにサブツリーを生成
する。この方法には、従来のクロックツリー生成手段を
用いることができる。
【0047】続いて、クロックバッファ31の出力端子
の近くから配線を枝分かれさせ、遅延バッファ29と配
線30を使って新しいツリー全体のスキューが仕様を満
たすように、調整する。追加されたもう一つのFF24
は離れているので、独立に処理する。
【0048】この実施例では、サブツリーを生成してい
るので、次の効果がある。もし、上記の例でFF25と
FF26をそれぞれ第2実施例の方法でネット22に繋
げようとすると、クロックバッファ31の近くに二つの
遅延バッファが配置されてしまう。追加するFFが多く
なると、よりクロックバッファ31の近辺が混雑し、ネ
ット22の負荷も増加してしまう。サブツリーを生成す
ると、追加するFFが多い場合に、既にあったツリーへ
の影響を少なくすることができる。
【0049】なお、本発明は以上の実施の形態及び実施
例に限定されるものではなく、例えばクロックが以上の
実施の形態及び実施例のような1系統のみでなく、複数
系統ある場合でも、系統毎に順に処理することで、本発
明を適用することができる。また、クロックツリーは生
成済みだが、配線はしていないような既存データに対
し、設計変更処理を行う場合、遅延計算は配線経路を見
積もることによって行い、実際の配線は設計変更モード
配線手段11に任せることで適用可能である。ただし、
実際の配線経路が見積もった配線経路と異なってしまう
おそれがある。
【0050】
【発明の効果】以上説明したように、本発明によれば、
既存のクロックツリーの既配線に僅かな変更を加えるだ
けで、追加で配置された機能セルへのクロック配線をク
ロックツリーに許容されるスキューを満たした状態で接
続したレイアウトを完了できるため、クロックネットに
関する設計変更が生じても、処理時間のかかるクロック
ツリー生成、配線処理を短時間で行うことができ、設計
変更TATを短くできる。
【0051】また、本発明によれば、既存の配線結果を
できるだけ再利用することにより、設計変更後の配線結
果が大きく変わらないようにしたため、設計変更のあっ
たネットツリーとは関わりのないところに新たなタイミ
ングエラーが生じにくくすることができる。
【0052】更に、本発明によれば、クロックツリーに
おいて追加で配置する機能セルが複数ある場合、互いに
近接配置される二以上の機能セルについてはサブツリー
を生成することで、追加する機能セルが多くなっても、
クロックバッファ近辺の混雑を極力回避でき、ネットの
負荷の増加を極力抑えて、既にあるクロックツリーへの
影響を少なくすることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の構成を示すブロック図
である。
【図2】本発明の第1実施例のレイアウト図である。
【図3】本発明の第2実施例及び第3実施例のレイアウ
ト図である。
【図4】本発明の第4実施例のレイアウト図である。
【図5】クロックツリー生成例のレイアウト図である。
【図6】従来の一例の構成を示すブロック図である。
【符号の説明】
1 データ入力装置 2 設計変更装置 3 記憶装置 4 データ出力装置 5 設計情報入力手段 6 設計変更情報抽出手段 7 配置削除手段 8 配線削除手段 9 設計変更モード配置手段 10 設計変更モードクロックツリー生成手段 11 設計変更モード記憶手段 12 設計変更結果出力手段 13 設計情報記憶部 14 設計変更情報記憶部 15、18、24〜26 追加FF 16、22、23 クロックネット 17、27、30 配線 19、28、31 クロックバッファ 20、21、29 遅延バッファ

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 クロック信号を供給するためにクロック
    ツリー構造を採用した大規模半導体集積回路のレイアウ
    ト設計を変更するクロックネットのレイアウト設計変更
    方式において、 設計変更前と設計変更後のネットリストを比較し、機能
    セルの追加や置換、ネットの繋ぎ替えなどの幾つかの変
    更点を検出する設計変更情報抽出手段と、 ネットリスト変更処理後にまだ配置されていない機能セ
    ルを配置する設計変更モード配置手段と、 既に生成されているクロックツリーを保存しつつ、前記
    設計変更モード配置手段により追加で配置された機能セ
    ルへのクロック配線を、既存のクロックツリーの既配線
    のうち、該追加で配置された機能セルになるべく近いと
    ころから枝分かれさせて接続する設計変更モードクロッ
    クツリー生成手段と、 結線が完成していないネットを配線する設計変更モード
    配線手段とを少なくとも有することを特徴とするクロッ
    クネットのレイアウト設計変更方式。
  2. 【請求項2】 前記設計変更モードクロックツリー生成
    手段は、前記追加で配置された機能セルになるべく近い
    ところから枝分かれさせて接続するクロック配線の、既
    配線を含めたときの密度が設定値よりも高いときは、既
    配線を無視して該クロック配線の配線を行い、前記設計
    変更モード配線手段は、前記設計変更モードクロックツ
    リー生成手段による前記クロック配線終了後に、該クロ
    ック配線に対して一般信号配線を避けるように配線し直
    すことを特徴とする請求項1記載のクロックネットのレ
    イアウト設計変更方式。
  3. 【請求項3】 クロック信号を供給するためにクロック
    ツリー構造を採用した大規模半導体集積回路のレイアウ
    ト設計を変更するクロックネットのレイアウト設計変更
    方式において、 設計変更前と設計変更後のネットリストを比較し、機能
    セルの追加や置換、ネットの繋ぎ替えなどの幾つかの変
    更点を検出する設計変更情報抽出手段と、 ネットリスト変更処理後にまだ配置されていない機能セ
    ルを配置する設計変更モード配置手段と、 既に生成されているクロックツリーを保存しつつ、前記
    設計変更モード配置手段により追加で配置された機能セ
    ルへのクロック配線を、既存の前記クロックツリーのク
    ロックバッファの出力端子近くから枝分かれさせて接続
    する設計変更モードクロックツリー生成手段と、 結線が完成していないネットを配線する設計変更モード
    配線手段とを少なくとも有することを特徴とするクロッ
    クネットのレイアウト設計変更方式。
  4. 【請求項4】 前記設計変更モードクロックツリー生成
    手段は、前記既存のクロックツリーに属するすべての機
    能セルまでの遅延時間を計算し、計算した最大と最小の
    遅延時間の中間の値の遅延時間を有する遅延調整手段
    を、前記クロックバッファの出力端子近くから枝分かれ
    させて前記追加で配置された機能セルに接続するクロッ
    ク配線の途中に設けることを特徴とする請求項3記載の
    クロックネットのレイアウト設計変更方式。
  5. 【請求項5】 前記遅延調整手段は、前記クロックバッ
    ファの出力端子近くから枝分かれしてすぐのところに配
    置された一つの遅延バッファを少なくとも有することを
    特徴とする請求項4記載のクロックネットのレイアウト
    設計変更方式。
  6. 【請求項6】 クロック信号を供給するためにクロック
    ツリー構造を採用した大規模半導体集積回路のレイアウ
    ト設計を変更するクロックネットのレイアウト設計変更
    方式において、 設計変更前と設計変更後のネットリストを比較し、機能
    セルの追加や置換、ネットの繋ぎ替えなどの幾つかの変
    更点を検出する設計変更情報抽出手段と、 ネットリスト変更処理後にまだ配置されていない機能セ
    ルを配置する設計変更モード配置手段と、 既に生成されているクロックツリーを保存しつつ、前記
    設計変更モード配置手段により追加で配置された機能セ
    ルへのクロック配線を、既存のクロックツリーの既配線
    のうち、該追加で配置された機能セルになるべく近いと
    ころから枝分かれさせて接続する第1の接続方法と、該
    追加で配置された機能セルへのクロック配線を、既存の
    前記クロックツリーのクロックバッファの出力端子近く
    から枝分かれさせて接続する第2の接続方法を使い分け
    て接続する設計変更モードクロックツリー生成手段と、 結線が完成していないネットを配線する設計変更モード
    配線手段とを少なくとも有し、前記設計変更モードクロ
    ックツリー生成手段は、前記第1の接続方法で接続した
    ときのクロックツリー全体のスキューが目標のスキュー
    値が得られないときにのみ、前記第2の接続方法で接続
    を行うことを特徴とするクロックネットのレイアウト設
    計変更方式。
  7. 【請求項7】 前記設計変更モードクロックツリー生成
    手段は、前記追加で配置される機能セルが複数あるとき
    は、該追加で配置される複数の機能セルのうち互いに近
    接して配置される二以上の機能セルをひとまとめとし、
    かつ、クロックバッファと配線を用いてスキューが小さ
    くなるようにサブツリーを生成し、既存の前記クロック
    ツリーのクロックバッファの出力端子近くから枝分かれ
    させて該サブツリーに配線と遅延バッファを用いて接続
    し、該追加で配置される複数の機能セルのうち残りの機
    能セルは独立して既存のクロック配線に接続することを
    特徴とする請求項1、3又は6記載のクロックネットの
    レイアウト設計変更方式。
JP10228757A 1998-08-13 1998-08-13 クロックネットのレイアウト設計変更方式 Expired - Fee Related JP3116915B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10228757A JP3116915B2 (ja) 1998-08-13 1998-08-13 クロックネットのレイアウト設計変更方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10228757A JP3116915B2 (ja) 1998-08-13 1998-08-13 クロックネットのレイアウト設計変更方式

Publications (2)

Publication Number Publication Date
JP2000057197A JP2000057197A (ja) 2000-02-25
JP3116915B2 true JP3116915B2 (ja) 2000-12-11

Family

ID=16881360

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10228757A Expired - Fee Related JP3116915B2 (ja) 1998-08-13 1998-08-13 クロックネットのレイアウト設計変更方式

Country Status (1)

Country Link
JP (1) JP3116915B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636825U (ja) * 1992-10-21 1994-05-17 株式会社名機製作所 射出装置のスクリュヘッド構造

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8887108B1 (en) 2014-05-14 2014-11-11 Fujitsu Limited Support apparatus, design support method, and recording medium

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636825U (ja) * 1992-10-21 1994-05-17 株式会社名機製作所 射出装置のスクリュヘッド構造

Also Published As

Publication number Publication date
JP2000057197A (ja) 2000-02-25

Similar Documents

Publication Publication Date Title
US7017132B2 (en) Methodology to optimize hierarchical clock skew by clock delay compensation
US7222318B2 (en) Circuit optimization for minimum path timing violations
JP2001203273A (ja) 半導体集積回路のレイアウト設計方法及び半導体集積回路
US6763513B1 (en) Clock tree synthesizer for balancing reconvergent and crossover clock trees
JP5193406B2 (ja) クロック分配回路の設計方法,設計装置および設計プログラム並びに同プログラムを記録したコンピュータ読取可能な記録媒体
JP2002245109A (ja) 半導体集積回路の設計方法及び設計システム
JP3116915B2 (ja) クロックネットのレイアウト設計変更方式
JP2002163314A (ja) タイミングドリブンレイアウト手法
JP3869406B2 (ja) クロック位相差検出回路、クロック分配回路、及び大規模集積回路
JP3332020B2 (ja) 半導体集積回路の配線レイアウトシステムおよびクロック配線の設計方法
US7707529B2 (en) Method for the computer-aided ascertainment of a clock tree structure, and integrated semiconductor circuit
JP3139750B2 (ja) タイミング調整方法
JP2001267429A (ja) レイアウト設計装置およびレイアウト設計方法
JP2001308186A (ja) フリップフロップ追加修正が可能なレイアウト方法およびレイアウトプログラムを記録した記録媒体
JP2993488B2 (ja) 集積回路の設計方法、集積回路及び記憶媒体
JP3230234B2 (ja) 半導体集積回路の遅延調整方法、遅延調整用回路ブロックおよび記録媒体。
JP2006054348A (ja) 半導体装置、クロック分配方法及びプログラム
JP2009253756A (ja) クロック分配回路のレイアウト生成方法、および半導体集積回路装置
JP2000267752A (ja) 集積回路のためのクロック生成装置および生成方法
JP2000172367A (ja) クロック信号分配方法及びクロック分配回路
JPH09185645A (ja) 論理回路の設計方法及びそれを用いた半導体集積回路装置
JP2004266034A (ja) 半導体集積回路、および半導体集積回路の設計方法
JP2908447B1 (ja) 半導体集積回路のレイアウト方法
JP2004005126A (ja) 半導体集積回路設計装置およびその設計方法
JP2002157292A (ja) 半導体集積回路の論理合成方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081006

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091006

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091006

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101006

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101006

Year of fee payment: 10

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101006

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111006

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121006

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121006

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131006

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees