JP2001203273A - 半導体集積回路のレイアウト設計方法及び半導体集積回路 - Google Patents

半導体集積回路のレイアウト設計方法及び半導体集積回路

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Abstract

(57)【要約】 【課題】実質的に影響がない程度にクロックスキュー値
を低減させて設計効率を高めた半導体集積回路のレイア
ウト設計方法及びこの設計方法による半導体集積回路を
提供する。 【解決手段】クロックツリー全経路の遅延値を抽出し
（ステップ１５）、その遅延値の平均値を算出し（ステ
ップ１６）、各クロックツリー経路の遅延値と平均値と
を比較し（ステップ１８）、遅延値が前記平均値より小
のクロックツリー経路に接続されるフリップ・フロップ
回路を一括して遅延値の平均値とｍａｘ値との差分を遅
延をもつ遅延付きフリップ・フロップ回路に置換処理す
る（ステップ２０）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト設計方法及び半導体集積回路に係わり、特にク
ロックスキューを低減した半導体集積回路のレイアウト
設計方法及び半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路は、製造技術の進
歩に伴い回路の高集積化、大規模化、動作速度の高速化
が進んでいる。それに伴い、高集積を実現しながら、集
積回路のホールド不良の原因となるクロックスキューを
低減し、信頼性を向上させることが必要となっている。
【０００３】高集積（０．２５μｍルール、０．１８μ
ｍルール、０．１３μｍルール）と進むにつれて、配線
ディレイ（遅延）のｍａｘ値とｍｉｎ値の差が大きくな
り、これによりクロック信号の位相差、すなわちクロッ
クスキューが大きくなる。そしてこの値がフリップ・フ
ロップ回路のホールド値より大きくなると、ホールド不
良が発生する。
【０００４】ホールド不良について図８を参照して説明
する。同図において、クロック信号（ＣＬＫ）の遅延値
Ｎが、遅延値Ｌ＋フリップ・フロップ回路Ｆ／Ｆ１の内
部遅延値＋遅延値Ｍ＋フリップ・フロップ回路Ｆ／Ｆ２
のホールド値以上でないとホールド不良となる。
【０００５】そして、クロック信号の遅延差であるクロ
ックスキュー値は配置配線が完了するまで予測できない
為、自動レイアウト完了後に、クロックスキュー値増加
に起因するホールド不良による回路誤動作が発生するこ
とが判明する。
【０００６】これに対する従来の解決策は、自動レイア
ウト完了後の遅延情報を基に、回路変更、再検討を経験
的に自動レイアウトの再実行をクロックスキュー低減が
実現するまで実施する。
【０００７】図９を参照して従来の設計方法を説明す
る。開始ステップ８１の後、ステップ８２で回路設計を
行い、ネットリストを作成する。
【０００８】次にステップ８３で、ステップ８２による
ネットリストを使用して、レイアウト工程であるセルの
配置配線を実施し、実配線データの作成をする。
【０００９】次にステップ８４で、ステップ８３で作成
した実配線データとあらかじめ用意した遅延ライブラリ
を基に、配置配線後遅延情報及びクロックスキュー値の
作成をする。
【００１０】次にステップ８５で、回路設計動作確認、
タイミング、クロックスキュー値の確認を行う。この結
果より、ステップ８６で回路状態が満足かどうかを判定
し、遅延調整が必要な場合（ＮＧ）、ステップ８２に戻
り回路設計を変更し或いはステップ８３に戻りセル配置
配線を変更し、ステップ８６の判定が満足（ＹＥＳ）す
るまで再自動レイアウトを実行し、ステップ８６の判定
がＹＥＳとなることで完了８７となる。
【００１１】また、特開平１０−３２７０４７号公報に
は次のような技術を開示している。すなわち同公報で
は、フリップ・フロップ回路のデータ入力端または出力
端に遅延素子を持たない通常のフリップ・フロップ回路
による論理セルを使用して決定し、次に、レイアウトの
結果であるレイアウト情報に基づいて論理シミュレーシ
ョンを行い、その論理シミュレーションの結果であるタ
イミング情報をその半導体集積回路の設計仕様に照らし
て、タイミングずれによる誤動作の可能性を検証し、フ
リップ・フロップ回路のデータ入力端またはデータ出力
端に遅延素子が接続している置き換えるものである。
【００１２】一方、共通クロック入力端子から複数のフ
リップ・フロップ回路にクロック信号を供給する場合、
クロックツリー方式にするとそれぞれのフリップ・フロ
ップ回路と共通クロック入力端子間のバッフア回路の数
が同じになる等の理由によりクロックスキュー値が低減
する。
【００１３】しかしながらこの場合も、遅延量の補正が
必要なので、図１０に示すような設計方法が用いられ
る。
【００１４】すなわち、開始ステップ９１の後、ステッ
プ９２で回路設計を行い、ネットリストを作成する。
【００１５】次にステップ９３で、ステップ９２による
ネットリストを使用して、レイアウト工程であるセルの
配置配線を実施し、実配線データの作成をする。
【００１６】次にステップ９４で、ステップ９３で作成
した実配線データとあらかじめ用意した遅延ライブラリ
を基に、配置配線後遅延情報及びクロックスキュー値の
作成をする。
【００１７】次にステップ９５で、ステップ９４で作成
した配置配線後遅延情報とネットリストを基に、クロッ
クツリー全経路の遅延値を抽出する。
【００１８】次にステップ９６で、ステップ９４で抽出
したクロックツリー全経路の遅延値を基に、クロックツ
リー全経路の遅延値とｍａｘ値との差を算出する。
【００１９】次にステップ９７で、ステップ９６による
差に基づいて、クロックツリー全経路の遅延値とｍａｘ
値との差分のディレイ回路を挿入する。挿入するディレ
イ回路は、あらかじめ用意したディレイ回路ライブラリ
より選択する。次にステップ９８で、ステップ９７で作
成したディレイ回路セルの配置配線をし、実配線データ
の作成をする。
【００２０】次にステップ９９で、ステップ９８で作成
した実配線データとあらかじめ用意した遅延ライブラリ
を基に、遅延情報及びクロックスキュー値の再作成をし
て、設計を完了１００する。
【００２１】
【発明が解決しようとする課題】しかしながら上記した
いずれの従来技術も、各々の経路に対して個別の論理セ
ルのライブラリを用意して遅延量を判断し一対一に対応
させているので設計ＴＡＴが長くなり非効率的である。
【００２２】また図１０に示すクロックツリーの場合
も、自動ではあるがクロックツリー全回路の遅延値とｍ
ａｘ値との差を埋めるそれぞれのディレイ回路を挿入す
るので、挿入箇所も多大となりレイアウト修正が出来な
い場合がある。他に、配線長を伸ばすことによって、速
い経路を遅い経路にあわせる方法があるが、レイアウト
で配線が集中している箇所ではレイアウト修正が出来な
い場合がある。
【００２３】したがって本発明の目的は、実質的に影響
がない程度にクロックスキュー値を低減させて設計効率
を高めることである。例えば０．３５μｍルールにおい
て、クロックスキュー値は最大０．４ｎｓでありこれが
誤動作の原因になっているが、これを１／２の０．２ｎ
ｓまで低減すれば誤動作が発生しないから、０にするこ
とを意図するのではなく設計上許容範囲の、例えば０．
２ｎｓまで低減することで効率的でかつ短いＴＡＴの半
導体集積回路のレイアウト設計方法を提供することであ
る。
【００２４】本発明の他の目的は、上記レイアウト設計
方法による半導体集積回路を提供することである。
【００２５】
【課題を解決するための手段】本発明の特徴は、クロッ
クツリー全経路の遅延値を抽出し、その遅延値の平均値
を算出し、各クロックツリー経路の遅延値と前記平均値
とを比較し、前記遅延値が前記平均値より速い、すなわ
ち小のクロックツリー経路に接続されるフリップ・フロ
ップ回路を一括して遅延値の前記平均値とｍａｘ値との
差分の遅延をもつ遅延付きフリップ・フロップ回路に置
換処理する半導体集積回路のレイアウト設計方法にあ
る。ここで、前記遅延付きフリップ・フロップ回路の遅
延は直列接続した複数であり偶数個のインバータで得ら
れていることができる。
【００２６】あるいは本発明の特徴は、クロックツリー
全経路の遅延値を抽出し、その遅延値の平均値を算出
し、各クロックツリー経路の遅延値と前記平均値とを比
較し、前記遅延値が前記平均値より速い、すなわち小の
クロックツリー経路に接続されるフリップ・フロップ回
路の前段に一括して遅延値の前記平均値とｍａｘ値との
差分の遅延量を有するディレイ回路を挿入する半導体集
積回路のレイアウト設計方法にある。ここで、前記ディ
レイ回路は複数であり偶数個のインバータを直列接続し
た構成を有することができる。
【００２７】本発明の他の特徴は、共通のクロック信号
入力端子からクロック信号を入力する複数のフリップ・
フロップ回路を有する半導体集積回路において、前記複
数のフリップ・フロップ回路のうち一群のフリップ・フ
ロップ回路のみが同じ遅延量の遅延付きフリップ・フロ
ップ回路となっており、残りの一群のフリップ・フロッ
プ回路は遅延付きフリップ・フロップ回路となっていな
い半導体集積回路にある。
【００２８】あるいは本発明の他の特徴は、共通のクロ
ック信号入力端子からクロック信号を入力する複数のフ
リップ・フロップ回路を有する半導体集積回路におい
て、前記複数のフリップ・フロップ回路のうち一群のフ
リップ・フロップ回路にみの前段には同じ遅延量のディ
レイ回路が挿入されており、残りの一群のフリップ・フ
ロップ回路にはディレイ回路が挿入されていない半導体
集積回路にある。
【００２９】
【発明の実施の形態】以下図面を参照して本発明を説明
する。図１は本発明の第１の実施の形態の設計方法のフ
ロー図である。図２は、図１に示した本発明の実施の形
態の遅延値が平均値より速いクロックツリー経路を抽出
した図である。図３は、図１に示した本発明の実施の形
態の遅延値が平均値より速いクロックツリー経路に接続
されるフリップ・フロップ回路を遅延付きフリップ・フ
ロップ回路に置換処理したクロックツリー経路である。
図４は、図１に示した本発明の実施の形態のクロックツ
リー経路の遅延値分布図である。図７（Ａ）は第１の実
施の形態の遅延付きフリップ・フロップ回路を例示する
回路図である。
【００３０】図１を参照して本発明の実施の形態の設計
方法を説明する。開始ステップ１１の後、ステップ１２
で回路設計を行い、ネットリストを作成する。
【００３１】次にステップ１３で、ステップ１２による
ネットリストを使用して、レイアウト工程であるセルの
配置配線を実施し、実配線データの作成をする。
【００３２】次にステップ１４で、ステップ１３におい
て作成した実配線データとあらかじめ用意した遅延ライ
ブラリを基に、配置配線後遅延情報及びクロックスキュ
ー値の作成をする。
【００３３】次にステップ１５で、ステップ１４におい
て作成した配置配線後遅延情報とネットリストを基に、
クロックツリー全経路の遅延値を抽出する。
【００３４】次にステップ１６で、ステップ１５におい
て抽出したクロックツリー全経路の遅延値を基に、加算
平均値を算出をする。
【００３５】次にステップ１７で、ステップ１５による
加算平均値である平均値が遅延量のｍａｘ値とｍｉｎ値
の中心（Ｃ）から予め設定してある許容範囲（±ΔＣ）
内であることを確認する。本発明は図４（Ａ）に示すよ
うに、遅延量の平均値に対して対称に分布（増減方向の
分布が対称）、例えば正規分布をしていることが好まし
く、その目安を得るためにステップ１７を行う。もし平
均値が中心から大きくずれていた場合は大きい非対称性
の分布であると判断して後から述べる一括処理を行わず
に個別処理に切り換えることが好ましい。
【００３６】許容範囲内である場合、次のステップ１８
で、ステップ１６において抽出した各々のクロックツリ
ー経路の遅延値と平均値を比較し、ステップ１９で平均
値より速いクロックツリー経路を抽出する。
【００３７】図２に、抽出されたクロックツリー図を示
す。この図において、クロック発生回路からクロック信
号が送られる共通クロック入力端から、複数（図では１
２個）のフリップ・フロップ回路Ｆ／Ｆにバッフア回路
５１〜５７を通してクロック信号が供給される。
【００３８】そして、フリップ・フロップ回路４１，４
２，４３，４４に到る経路６１，６２，６３，６４が平
均値よりも速いクロックツリー経路として抽出される。
図に示すように、経路６１は共通クロック入力端からバ
ッフア回路５１，５２，５４を通ってフリップ・フロッ
プ回路４１に到る経路であり、経路６２は共通クロック
入力端からバッフア回路５１，５２，５５を通ってフリ
ップ・フロップ回路４２に到る経路であり、経路６３は
共通クロック入力端からバッフア回路５１，５３，５６
を通ってフリップ・フロップ回路４３に到る経路であ
り、経路６４は共通クロック入力端からバッフア回路５
１，５３，５７を通ってフリップ・フロップ回路４４に
到る経路である。またここでは平均値よりも速いクロッ
クツリー経路を４つで例示したが、１２個のフリップ・
フロップ回路の場合は確率的には平均値よりも速いクロ
ックツリー経路は６つになる。
【００３９】次にステップ２０で、遅延値が平均値より
速いクロックツリー経路に接続されるフリップ・フロッ
プ回路は、平均値とｍａｘ値との差分の遅延をもつ遅延
付きフリップ・フロップ回路に一括置換処理する。置換
するフリップ・フロップ回路は、あらかじめ用意した遅
延付きフリップ・フロップ回路ライブラリより選択す
る。
【００４０】図３に、一括置換処理されたクロックツリ
ー図を示す。この図３において、経路６１，６２，６
３，６４に接続されるフリップ・フロップ回路４１，４
２，４３，４４が遅延付きフリップ・フロップ回路４１
Ａ，４２Ａ，４３Ａ，４４Ａに置換されている。すなわ
ち、フリップ・フロップ回路４１Ａ，４２Ａ，４３Ａ，
４４Ａは互いに同じ遅延量を有する回路である。
【００４１】この遅延付きフリップ・フロップ回路４１
Ａ，４２Ａ，４３Ａ，４４Ａは、例えば図７（Ａ）に示
すように、一対のインバータをたすき掛け接続した本来
のＦ／Ｆ機能の前に２個のインバータＩの直列接続体と
２個の容量素子Ｃからなる遅延機能を付加した回路であ
る。
【００４２】この結果、遅延付きフリップ・フロップ回
路の遅延機能も加えた経路の遅延量と経路数の分布は図
４（Ｂ）のようになり、１／２に圧縮されたクロックス
キュー値内に分布されることになる。この１／２のクロ
ックスキュー値は誤動作を発生しない許容された範囲で
あるから、許容範囲内では中央よりも両端の数を多くす
ることによりなるべく均一に分布することが全体のバラ
ンスから好ましい回路に本発明を用いるのが好適であ
る。
【００４３】次にステップ２１で、ステップ２０におい
て置換した遅延付きフリップ・フロップ回路セルの配置
配線をし、実配線データの作成をする。
【００４４】次にステップ２２で、ステップ２１におい
て作成した実配線データとあらかじめ用意した遅延ライ
ブラリを基に、遅延情報及びクロックスキュー値の再作
成をして、設計が完了２３する。
【００４５】図５は本発明の第２の実施の形態の設計方
法のフロー図である。図５においてステップ１１〜ステ
ップ１９は図１の第１の実施の形態と同様であるから重
複する説明は省略する。
【００４６】この第２の実施の形態では、ステップ１９
で平均値より速いクロックツリー経路を抽出した後、ス
テップ３０で、遅延値が平均値より速いクロックツリー
経路に接続されるフリップ・フロップ回路の前段に、平
均値とｍａｘ値との差分の遅延のディレイ回路を一括で
挿入する。挿入するディレイ回路は、あらかじめ用意し
たディレイ回路ライブラリより選択する。
【００４７】図６に一括置換処理されたクロックツリー
図を示す。図６において図２と同一もしくは類似の箇所
は同じ符号を付してあるから重複する説明は省略する。
【００４８】この図６において、経路６１，６２，６
３，６４に接続されるフリップ・フロップ回路４１，４
２，４３，４４の前段に同じ遅延量、すなわち平均値と
ｍａｘ値との差分の遅延量を有するディレイ回路４０を
挿入している。
【００４９】このディレイ回路４０は、例えば図７
（Ｂ）に示すように、４個のインバータＩの直列接続体
と４個の容量素子Ｃから構成されている。
【００５０】この場合も、ディレイ回路の遅延量も加え
た経路の遅延量と経路数の分布は図４（Ｂ）のようにな
り、クロックスキュー値は半分となる。
【００５１】次にステップ３１でディレイ回路セルの配
置配線をし、ステップ３２で遅延情報及びスキュー値の
再作成を行い、設計が完了２３する。
【００５２】
【発明の効果】以上説明したように本発明によれば、遅
延値が平均値より速いクロックツリー経路を抽出し、そ
のクロックツリー経路に接続されるフリップ・フロップ
回路を一括して遅延値の平均値とｍａｘ値との差分を遅
延をもつ遅延付きフリップ・フロップ回路に置換する、
若しくはそのクロックツリー経路に接続されるフリップ
・フロップ回路の前段に一括して遅延値の平均値とｍａ
ｘ値との差分の遅延量を有するディレイ回路を挿入する
ことでクロックスキュー値を半減することを可能にす
る。
【００５３】したがって一つ一つの経路に対応して修正
する従来の技術と比較して少ない工数で実質的に支障が
ないクロックスキュー値の設計をすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の設計フローを示す
図である。
【図２】本発明の実施の形態のクロックツリー経路を例
示する図である。
【図３】図２のクロックツリー経路に第１の実施の形態
を適用して、一群のフリップ・フロップ回路を一括して
遅延付きフリップ・フロップ回路に置換処理したクロッ
クツリー経路を示す図である。
【図４】本発明の実施の形態のクロックツリー経路の遅
延分布を示す図である。
【図５】本発明の第２の実施の形態の設計フローを示す
図である。
【図６】図２のクロックツリー経路に第２の実施の形態
を適用して、一群のフリップ・フロップ回路の前段に一
括してディレイ回路を挿入処理したクロックツリー経路
を示す図である。
【図７】第１の実施の形態の遅延付きフリップ・フロッ
プ回路（Ａ）および第２の実施の形態のディレイ回路
（Ｂ）を例示する図である。
【図８】フリップ・フロップ回路間のクロック信号の遅
延を説明する図である。
【図９】従来技術の設計フローを示す図である。
【図１０】他の従来技術の設計フローを示す図である。
【符号の説明】
１１〜２３，３０〜３２，８１〜８７，９９〜１００
設計の各ステップ ４０ ディレイ回路 ４１〜４４ 遅延値が平均値より小のクロックツリー
経路に接続されるフリップ・フロップ回路 ４１Ａ〜４４Ａ 遅延付きフリップ・フロップ回路 ５１〜５７ バッフア回路 ６１〜６４ 遅延値が平均値より小のクロックツリー
経路 Ｉ インバータ回路 Ｃ 容量素子 Ｌ，Ｍ，Ｎ 遅延量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｄ Ｆターム(参考） 5B046 AA08 BA06 JA03 5B079 BA20 BC03 CC02 CC08 CC14 DD06 DD13 DD20 5F038 CA03 CA17 CD06 CD08 EZ20 5F064 BB07 BB19 BB26 CC23 DD04 DD25 EE47 EE54 HH06 HH12

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 クロックツリー全経路の遅延値を抽出
    し、その遅延値の平均値を算出し、各クロックツリー経
    路の遅延値と前記平均値とを比較し、前記遅延値が前記
    平均値より小のクロックツリー経路に接続されるフリッ
    プ・フロップ回路を一括して遅延値の前記平均値とｍａ
    ｘ値との差分の遅延量を有する遅延付きフリップ・フロ
    ップ回路に置換処理することを特徴とする半導体集積回
    路のレイアウト設計方法。
  2. 【請求項２】 前記遅延付きフリップ・フロップ回路の
    遅延量は直列接続した複数のインバータで得られている
    ことを特徴とする請求項１記載の半導体集積回路のレイ
    アウト設計方法。
  3. 【請求項３】 クロックツリー全経路の遅延値を抽出
    し、その遅延値の平均値を算出し、各クロックツリー経
    路の遅延値と前記平均値とを比較し、前記遅延値が前記
    平均値より小のクロックツリー経路に接続されるフリッ
    プ・フロップ回路の前段に、一括して遅延値の前記平均
    値とｍａｘ値との差分の遅延量を有するディレイ回路を
    挿入することを特徴とする半導体集積回路のレイアウト
    設計方法。
  4. 【請求項４】 前記ディレイ回路は直列接続した複数の
    インバータを有して構成されていることを特徴とする請
    求項３記載の半導体集積回路のレイアウト設計方法。
  5. 【請求項５】 共通のクロック信号入力端子からクロッ
    ク信号を入力する複数のフリップ・フロップ回路を有す
    る半導体集積回路において、前記複数のフリップ・フロ
    ップ回路のうちで一群のフリップ・フロップ回路のみが
    同じ遅延量を有する遅延付きフリップ・フロップ回路と
    なっていることを特徴とする半導体集積回路。
  6. 【請求項６】 共通のクロック信号入力端子からクロッ
    ク信号を入力する複数のフリップ・フロップ回路を有す
    る半導体集積回路において、前記複数のフリップ・フロ
    ップ回路のうちで一群のフリップ・フロップ回路のみの
    前段には同じ遅延量のディレイ回路が挿入されているこ
    とを特徴とする半導体集積回路。
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