JP4967534B2 - 半導体装置のレイアウト方法およびレイアウトプログラム - Google Patents
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Description
図1は、第1実施形態にかかる半導体装置のレイアウト方法のフローチャートである。また、図2は、第1実施形態にかかる半導体装置のレイアウト方法による物理的なレイアウトを示す概略図である。以下の説明では図1のフローチャートを中心に説明し、必要に応じて図2を参照して説明する。
ステップS1において、回路接続情報に基づき、半導体装置のI/Oフレームの生成や機能モジュールの概略的な配置が決定されるフロアプランが実行される。
一方、組み合わせ回路セルのデカップリング容量値に不足があると判断される場合には、ステップS10に移行する。
その場合には、ステップS9において、不足なしの判定になり、ステップS10を経由せず終了することができる。
これにより、第1デカップリング容量素子が付加されても、第1デカップリング容量素子を付加する前と同じ論理のセルとして取り扱うことができる。
出力負荷情報に基づき第1および第2のデカップリング容量素子の容量値が決定されるため、実際の動作に即した第1および第2のデカップリング容量素子を付加することができる。
これにより、第1および第2デカップリング容量素子を付加するたびに計算する必要がなく、処理の負荷を軽減することができる。
次いで、第2実施形態について説明する。図4は、第2実施形態にかかる半導体装置のレイアウト方法のフローチャートである。また、図5は、第2実施形態にかかる半導体装置のレイアウト方法による物理的レイアウトを示す概略図である。第2実施形態では、第1実施形態におけるステップS3が、ステップS31,S32に分割され、第1実施形態におけるステップS5が、ステップS51,S52に分割され、ステップS11〜S14が追加されている。従って、以下の説明では異なる処理の部分を詳細に説明し、同一の処理の部分については簡略化あるいは省略して説明する。
例えば、第1および第2実施形態において、クロックツリーレイアウトに先立ち、タイミングドリブンレイアウトを行っているが、タイミングドリブンレイアウトに先立ち、クロックツリーレイアウトを行う場合や、タイミングドリブンレイアウトとクロックツリーレイアウトを並行して行なう場合にも本発明を適用することができる。
(付記1) 第1タイミングで動作をする第1機能回路に、消費電流に見合う第1デカップリング容量素子を付加するステップと、
前記第1デカップリング容量素子を付加するステップの後、前記第1機能回路とは異なる第2タイミングで動作をする第2機能回路を配置するステップと、
前記第2機能回路を配置するステップの後、前記第2機能回路に必要とされるデカップリング容量値が、前記第1デカップリング容量素子で十分であるか否かを検証するステップと、
前記第2機能回路のデカップリング容量値を検証するステップの後、前記第2機能回路のデカップリング容量値が不十分である場合に、前記第2機能回路に第2デカップリング容量素子を付加するステップと、
を備えることを特徴とする半導体装置のレイアウト方法。
(付記2) 付記1に記載の半導体装置のレイアウト方法であって、
前記第1機能回路は、クロックに同期して動作する同期回路または/およびクロックバッファを含む
ことを特徴とする半導体装置のレイアウト方法。
(付記3) 付記2に記載の半導体装置のレイアウト方法であって、
前記第1デカップリング容量素子を付加するステップは、
前記同期回路の配置に先立ち、回路接続情報に基づき前記同期回路に前記第1デカップリング容量素子を付加するステップと、
前記第1デカップリング容量素子が付加された前記同期回路、およびクロックツリーを配置するステップと、
配置された前記クロックツリーに応じて生成された前記クロックバッファの回路接続情報に基づき、前記クロックバッファに前記第1デカップリング容量素子を付加するステップと、
を有する
ことを特徴とする半導体装置のレイアウト方法。
(付記4) 付記1に記載の半導体装置のレイアウト方法であって、
前記第1デカップリング容量素子を付加するステップに先立ち、基幹電源母線下に第3デカップリング容量素子を配置するステップを備え、
前記第1デカップリング容量素子を付加するステップは、前記基幹電源母線に至る経路に他の前記第1機能回路が存在しない場合には、前記第1デカップリング容量素子の容量値から、前記第3デカップリング容量素子の容量値を差し引くステップを有する
ことを特徴とする半導体装置のレイアウト方法。
(付記5) 付記1に記載の半導体装置のレイアウト方法であって、
前記第1機能回路に前記第1デカップリング容量素子を付加する際、前記第1機能回路に前記第1デカップリング容量素子を結合し一つのセルを形成するステップを備える
ことを特徴とする半導体装置のレイアウト方法。
(付記6) 付記1に記載の半導体装置のレイアウト方法であって、
前記第1および第2機能回路に付加される前記第1および第2デカップリング容量素子の容量値は、出力負荷情報に基づき決定される
ことを特徴とする半導体装置のレイアウト方法。
(付記7) 付記6に記載の半導体装置のレイアウト方法であって、
前記出力負荷情報に対する前記第1および第2デカップリング容量素子の容量値が対応付けられたデカップリング容量値テーブルを有する
ことを特徴とする半導体装置のレイアウト方法。
(付記8) 第1タイミングで動作をする第1機能回路に、消費電流に見合う第1デカップリング容量素子を付加するステップと、
前記第1デカップリング容量素子を付加するステップの後、前記第1機能回路とは異なる第2タイミングで動作をする第2機能回路を配置するステップと、
前記第2機能回路を配置するステップの後、前記第2機能回路に必要とされるデカップリング容量値が、前記第1デカップリング容量素子で十分であるか否かを検証するステップと、
前記第2機能回路のデカップリング容量値を検証するステップの後、前記第2機能回路のデカップリング容量値が不十分である場合に、前記第2機能回路に第2デカップリング容量素子を付加するステップと、
を備えることを特徴とする半導体装置のレイアウトプログラム。
(付記9) 付記8に記載の半導体装置のレイアウトプログラムであって、
前記第1機能回路は、クロックに同期して動作する同期回路または/およびクロックバッファを含む
ことを特徴とする半導体装置のレイアウトプログラム。
(付記10) 付記9に記載の半導体装置のレイアウトプログラムであって、
前記第1デカップリング容量素子を付加するステップは、
前記同期回路の配置に先立ち、回路接続情報に基づき前記同期回路に前記第1デカップリング容量素子を付加するステップと、
前記第1デカップリング容量素子が付加された前記同期回路、およびクロックツリーを配置するステップと、
配置された前記クロックツリーに応じて生成された前記クロックバッファの回路接続情報に基づき、前記クロックバッファに前記第1デカップリング容量素子を付加するステップと、
を有する
ことを特徴とする半導体装置のレイアウトプログラム。
(付記11) 付記8に記載の半導体装置のレイアウトプログラムであって、
前記第1デカップリング容量素子を付加するステップに先立ち、基幹電源母線下に第3デカップリング容量素子を配置するステップを備え、
前記第1デカップリング容量素子を付加するステップは、前記基幹電源母線に至る経路に他の前記第1機能回路が存在しない場合には、前記第1デカップリング容量素子の容量値から、前記第3デカップリング容量素子の容量値を差し引くステップを有する
ことを特徴とする半導体装置のレイアウトプログラム。
(付記12) 付記8に記載の半導体装置のレイアウトプログラムであって、
前記第1機能回路に前記第1デカップリング容量素子を付加する際、前記第1機能回路に前記第1デカップリング容量素子を結合し一つのセルを形成するステップを備える
ことを特徴とする半導体装置のレイアウトプログラム。
(付記13) 付記8に記載の半導体装置のレイアウトプログラムであって、
前記第1および第2機能回路に付加される前記第1および第2デカップリング容量素子の容量値は、出力負荷情報に基づき決定される
ことを特徴とする半導体装置のレイアウトプログラム。
(付記14) 付記13に記載の半導体装置のレイアウトプログラムであって、
前記出力負荷情報に対する前記第1および第2デカップリング容量素子の容量値が対応付けられたデカップリング容量値テーブルを有する
ことを特徴とする半導体装置のレイアウトプログラム。
2、2A,5 クロックバッファセル
6、7 組み合わせ回路セル
DC1、DC1A 第1デカップリング容量素子
DC2 第2デカップリング容量素子
DC3 第3デカップリング容量素子
T1 デカップリング容量テーブル
VDD1,VSS1 基幹電源母線
Claims (10)
- 第1タイミングで動作をする第1機能回路に、消費電流に見合う第1デカップリング容量素子を付加するステップと、
前記第1デカップリング容量素子を付加するステップの後、前記第1機能回路とは異なる第2タイミングで動作をする第2機能回路を配置するステップと、
前記第2機能回路を配置するステップの後、前記第2機能回路に必要とされるデカップリング容量値が、前記第1デカップリング容量素子で十分であるか否かを検証するステップと、
前記第2機能回路のデカップリング容量値を検証するステップの後、前記第2機能回路のデカップリング容量値が不十分である場合に、前記第2機能回路に第2デカップリング容量素子を付加するステップと、
を備えることを特徴とする半導体装置のレイアウト方法。 - 請求項1に記載の半導体装置のレイアウト方法であって、
前記第1機能回路は、クロックに同期して動作する同期回路または/およびクロックバッファを含む
ことを特徴とする半導体装置のレイアウト方法。 - 請求項2に記載の半導体装置のレイアウト方法であって、
前記第1デカップリング容量素子を付加するステップは、
前記同期回路の配置に先立ち、回路接続情報に基づき前記同期回路に前記第1デカップリング容量素子を付加するステップと、
前記第1デカップリング容量素子が付加された前記同期回路について、同じ同期タイミングを有する前記同期回路をクロックツリーとして近接して配置するステップと、
配置された前記クロックツリーに応じて生成された前記クロックバッファの回路接続情報に基づき、前記クロックバッファに前記第1デカップリング容量素子を付加するステップと、
を有する
ことを特徴とする半導体装置のレイアウト方法。 - 請求項1に記載の半導体装置のレイアウト方法であって、
前記第1デカップリング容量素子を付加するステップに先立ち、基幹電源母線下に第3デカップリング容量素子を配置するステップを備え、
前記第1デカップリング容量素子を付加するステップは、前記基幹電源母線に至る経路に他の前記第1機能回路が存在しない場合には、前記第1デカップリング容量素子の容量値から、前記第3デカップリング容量素子の容量値を差し引くステップを有する
ことを特徴とする半導体装置のレイアウト方法。 - 請求項1に記載の半導体装置のレイアウト方法であって、
前記第1機能回路に前記第1デカップリング容量素子を付加する際、前記第1機能回路に前記第1デカップリング容量素子を結合し一つのセルを形成するステップを備える
ことを特徴とする半導体装置のレイアウト方法。 - 請求項1に記載の半導体装置のレイアウト方法であって、
前記第1および第2機能回路に付加される前記第1および第2デカップリング容量素子の容量値は、出力負荷情報に基づき決定される
ことを特徴とする半導体装置のレイアウト方法。 - 請求項6に記載の半導体装置のレイアウト方法であって、
前記出力負荷情報に対する前記第1および第2デカップリング容量素子の容量値が対応付けられたデカップリング容量値テーブルを有する
ことを特徴とする半導体装置のレイアウト方法。 - 第1タイミングで動作をする第1機能回路に、消費電流に見合う第1デカップリング容量素子を付加するステップと、
前記第1デカップリング容量素子を付加するステップの後、前記第1機能回路とは異なる第2タイミングで動作をする第2機能回路を配置するステップと、
前記第2機能回路を配置するステップの後、前記第2機能回路に必要とされるデカップリング容量値が、前記第1デカップリング容量素子で十分であるか否かを検証するステップと、
前記第2機能回路のデカップリング容量値を検証するステップの後、前記第2機能回路のデカップリング容量値が不十分である場合に、前記第2機能回路に第2デカップリング容量素子を付加するステップと、
を備えることを特徴とする半導体装置のレイアウトプログラム。 - 請求項8に記載の半導体装置のレイアウトプログラムであって、
前記第1機能回路は、クロックに同期して動作する同期回路または/およびクロックバッファを含む
ことを特徴とする半導体装置のレイアウトプログラム。 - 請求項9に記載の半導体装置のレイアウトプログラムであって、
前記第1デカップリング容量素子を付加するステップは、
前記同期回路の配置に先立ち、回路接続情報に基づき前記同期回路に前記第1デカップリング容量素子を付加するステップと、
前記第1デカップリング容量素子が付加された前記同期回路について、同じ同期タイミングを有する前記同期回路をクロックツリーとして近接して配置するステップと、
配置された前記クロックツリーに応じて生成された前記クロックバッファの回路接続情報に基づき、前記クロックバッファに前記第1デカップリング容量素子を付加するステップと、
を有する
ことを特徴とする半導体装置のレイアウトプログラム。
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