JP3450739B2 - Lsi配置方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は標準セルの自動配置
配線を用いたLSI設計における電源安定化方法に関す
る。
配線を用いたLSI設計における電源安定化方法に関す
る。
【0002】
【従来の技術】近年の、LSIの消費電流の増大に伴
い、LSIの電源ノイズは増大する傾向にある。また、
省電力化に対する市場の要請によってLSIの低電圧化
も進展し、それに伴い、LSI内部回路の電源ノイズに
対する動作マージンも劣化傾向にある。
い、LSIの電源ノイズは増大する傾向にある。また、
省電力化に対する市場の要請によってLSIの低電圧化
も進展し、それに伴い、LSI内部回路の電源ノイズに
対する動作マージンも劣化傾向にある。
【0003】このようなLSIの電源ノイズの増大は、
LSIの内部回路に対して、(1)動作速度の劣化、
(2)回路の誤動作、(3)EMI(Electro Magnetic
Inter-ference)ノイズによるシステムの誤動作といっ
た悪影響を及ぼす懸念がある。
LSIの内部回路に対して、(1)動作速度の劣化、
(2)回路の誤動作、(3)EMI(Electro Magnetic
Inter-ference)ノイズによるシステムの誤動作といっ
た悪影響を及ぼす懸念がある。
【0004】LSIが発生するノイズを抑制する方法と
しては、従来から電源容量をLSI内部に配置する方法
が良く用いられてきた。電源容量を挿入することで、電
源の交流インピーダンスは小さくなり、交流電源が原因
となっていた電源ノイズを抑制することが可能となるか
らである。
しては、従来から電源容量をLSI内部に配置する方法
が良く用いられてきた。電源容量を挿入することで、電
源の交流インピーダンスは小さくなり、交流電源が原因
となっていた電源ノイズを抑制することが可能となるか
らである。
【0005】また、特開平5―21711号公報におい
ては、LSIの機能回路が存在しない部分に電源容量を
配置することで、電源安定化を行う方法が開示されてい
る。さらに、特開平5―283615号公報において
は、LSIの電源アルミ配線間容量を用いて、効果的に
電源容量を付加する方法が開示されている。
ては、LSIの機能回路が存在しない部分に電源容量を
配置することで、電源安定化を行う方法が開示されてい
る。さらに、特開平5―283615号公報において
は、LSIの電源アルミ配線間容量を用いて、効果的に
電源容量を付加する方法が開示されている。
【0006】
【発明が解決しようとする課題】一般に、CMOS(Co
mplementary Metal-Oxide Semiconductor)の集積回路
では、スイッチング時に負荷容量への充放電電流が生ず
る。図9に一般的なCMOS集積回路の回路図を示す。
図9において、91はPMOS(P-channel MOS)トラ
ンジスタ・スイッチを、92はNMOS(N-channel MO
S)トランジスタ・スイッチを、93は接地電極を、9
4は電源容量を、95は負荷容量を、96は電源(Vd
d)パッドを、97は電源(Vss)パッドを、98は
充電電流を、99は寄生インダクタを、それぞれ示す。
mplementary Metal-Oxide Semiconductor)の集積回路
では、スイッチング時に負荷容量への充放電電流が生ず
る。図9に一般的なCMOS集積回路の回路図を示す。
図9において、91はPMOS(P-channel MOS)トラ
ンジスタ・スイッチを、92はNMOS(N-channel MO
S)トランジスタ・スイッチを、93は接地電極を、9
4は電源容量を、95は負荷容量を、96は電源(Vd
d)パッドを、97は電源(Vss)パッドを、98は
充電電流を、99は寄生インダクタを、それぞれ示す。
【0007】図9において、PMOS(P-channel MO
S)トランジスタ・スイッチ91がオンになった場合に
は、電源から負荷容量95への充電電流98(Ivdd)が
流れ、NMOS(N-channel MOS)トランジスタ・スイ
ッチ92がオンになった場合には、接地電極93への放
電電流が発生する。
S)トランジスタ・スイッチ91がオンになった場合に
は、電源から負荷容量95への充電電流98(Ivdd)が
流れ、NMOS(N-channel MOS)トランジスタ・スイ
ッチ92がオンになった場合には、接地電極93への放
電電流が発生する。
【0008】電源容量94は、蓄積された電荷エネルギ
ーを有する。CMOS集積回路内に電源容量94を配置
することで、電源パッド96からの電流供給(Ivdd)以
外に、電源容量94からも電流(Ic)を供給することが
可能となるため、電源(Vdd)パッド96からの電流
供給変化量を抑制することが可能となる。
ーを有する。CMOS集積回路内に電源容量94を配置
することで、電源パッド96からの電流供給(Ivdd)以
外に、電源容量94からも電流(Ic)を供給することが
可能となるため、電源(Vdd)パッド96からの電流
供給変化量を抑制することが可能となる。
【0009】しかし、近年における半導体集積回路の微
細化の進展に伴い、LSI内部のアルミ配線のインダク
タ成分(L)は増大する傾向にある。一般的なCMOS
回路においても、寄生インダクタ99が生じ、これが電
源ノイズの原因となっている。すなわち、電源ノイズ
(ΔV)は以下の式で示すことができる。 (数1) ΔV=L×di/dt ここで、(数1)において、di/dtは電流変化量を
示す。(数1)から、電源ノイズ(ΔV)を低減するた
めには、電流変化量(di/dt)を小さくするか、あ
るいは寄生インダクタ成分Lを小さくすることが効果的
であることがわかる。すなわち、寄生インダクタ成分L
はアルミ配線の長さに比例して大きくなるので、電流変
化が生ずる電源ラインを短くすることが効果的である。
細化の進展に伴い、LSI内部のアルミ配線のインダク
タ成分(L)は増大する傾向にある。一般的なCMOS
回路においても、寄生インダクタ99が生じ、これが電
源ノイズの原因となっている。すなわち、電源ノイズ
(ΔV)は以下の式で示すことができる。 (数1) ΔV=L×di/dt ここで、(数1)において、di/dtは電流変化量を
示す。(数1)から、電源ノイズ(ΔV)を低減するた
めには、電流変化量(di/dt)を小さくするか、あ
るいは寄生インダクタ成分Lを小さくすることが効果的
であることがわかる。すなわち、寄生インダクタ成分L
はアルミ配線の長さに比例して大きくなるので、電流変
化が生ずる電源ラインを短くすることが効果的である。
【0010】しかしながら、従来の方法においては、ス
イッチングしたCMOSゲート回路と電源容量間のアル
ミ配線の長さは相対的に長いため、電源容量からスイッ
チング回路までの電源インダクタ成分が大きくなり、十
分な電源ノイズ低減効果を発揮することは困難であっ
た。
イッチングしたCMOSゲート回路と電源容量間のアル
ミ配線の長さは相対的に長いため、電源容量からスイッ
チング回路までの電源インダクタ成分が大きくなり、十
分な電源ノイズ低減効果を発揮することは困難であっ
た。
【0011】本発明は、上記課題を解決すべく、標準セ
ル方式のLSI設計において、十分な電源ノイズ抑制効
果を有し、十分な電源安定化の実現が可能なLSI配置
方法を提供することを目的とする。
ル方式のLSI設計において、十分な電源ノイズ抑制効
果を有し、十分な電源安定化の実現が可能なLSI配置
方法を提供することを目的とする。
【0012】
【課題を解決するための手段】上記目的を達成するため
に本発明にかかるLSI配置方法は、標準セルの自動配
置配線によるLSI設計において、電源容量セルを標準
セルの一つとして備え、電源容量セルについて、標準セ
ルの一つである各ロジックゲートセルの駆動負荷容量値
に応じて容量値を定め、電源容量セルを各ロジックゲー
トセルの電源とグランド間に接続し、各ロジックゲート
セルの近傍に自動レイアウト配置することを特徴とす
る。
に本発明にかかるLSI配置方法は、標準セルの自動配
置配線によるLSI設計において、電源容量セルを標準
セルの一つとして備え、電源容量セルについて、標準セ
ルの一つである各ロジックゲートセルの駆動負荷容量値
に応じて容量値を定め、電源容量セルを各ロジックゲー
トセルの電源とグランド間に接続し、各ロジックゲート
セルの近傍に自動レイアウト配置することを特徴とす
る。
【0013】かかる構成により、ロジックゲートセルの
負荷容量に応じた最適な容量値を有する電源容量セルを
ロジックゲートセルの近傍に配置することにより、寄生
インダクタによるノイズ増加を防ぐことができ、電源ノ
イズ成分を低減することが可能となる。
負荷容量に応じた最適な容量値を有する電源容量セルを
ロジックゲートセルの近傍に配置することにより、寄生
インダクタによるノイズ増加を防ぐことができ、電源ノ
イズ成分を低減することが可能となる。
【0014】また、本発明にかかるLSI配置方法は、
電源容量セルの容量値を、各ロジックゲートセルにおけ
る駆動負荷容量値の略2倍以上の大きさに設定すること
が好ましい。ロジックゲート標準セルの全負荷容量に対
し、2倍以上に設定しておくと、電源ノイズは電源電圧
の約1/10以下に抑えることができるからである。
電源容量セルの容量値を、各ロジックゲートセルにおけ
る駆動負荷容量値の略2倍以上の大きさに設定すること
が好ましい。ロジックゲート標準セルの全負荷容量に対
し、2倍以上に設定しておくと、電源ノイズは電源電圧
の約1/10以下に抑えることができるからである。
【0015】また、本発明にかかるLSI配置方法は、
電源容量セルが、クロック同期で同時変化する各ロジッ
クゲートセルの近傍に配置されることが好ましい。クロ
ック同期系のロジックゲートの近傍に配置することで、
面積ロスを最小限にし、かつ、電源ノイズを効率的に抑
制することができるからである。
電源容量セルが、クロック同期で同時変化する各ロジッ
クゲートセルの近傍に配置されることが好ましい。クロ
ック同期系のロジックゲートの近傍に配置することで、
面積ロスを最小限にし、かつ、電源ノイズを効率的に抑
制することができるからである。
【0016】
【0017】
【0018】
【発明の実施の形態】(実施の形態1)以下、本発明の
実施の形態1にかかるLSI配置方法について、図面を
参照しながら説明する。図1は一般的なLSIブロック
図、図2はブロックAにおける自動配置配線図、図3は
本発明の実施の形態1にかかるLSI配置方法における
電源容量標準セルを備えた自動配置配線図である。
実施の形態1にかかるLSI配置方法について、図面を
参照しながら説明する。図1は一般的なLSIブロック
図、図2はブロックAにおける自動配置配線図、図3は
本発明の実施の形態1にかかるLSI配置方法における
電源容量標準セルを備えた自動配置配線図である。
【0019】図1において、1はLSIを、11から1
3は標準セルを用いてブロックレイアウトした時の各回
路ブロックを、それぞれ示す。各ブロックは、図2で示
されるように、標準セルによりセル合成がなされ、各ブ
ロックは長方形型にレイアウトされる。本発明において
は、標準セルとして電源容量のみで構成される標準セル
22が予め準備されているところに特徴がある。電源容
量標準セル22は、各ロジックゲート標準セル21の負
荷容量に応じて、図3に示すように、ロジックゲート標
準セル21の近傍に配置される。
3は標準セルを用いてブロックレイアウトした時の各回
路ブロックを、それぞれ示す。各ブロックは、図2で示
されるように、標準セルによりセル合成がなされ、各ブ
ロックは長方形型にレイアウトされる。本発明において
は、標準セルとして電源容量のみで構成される標準セル
22が予め準備されているところに特徴がある。電源容
量標準セル22は、各ロジックゲート標準セル21の負
荷容量に応じて、図3に示すように、ロジックゲート標
準セル21の近傍に配置される。
【0020】ロジックゲート標準セル21の近傍に電源
容量標準セル22を配置することにより、各ロジックゲ
ート標準セルがスイッチングした場合に生じる負荷容量
への充電電流は、近傍に配置された電源容量から、その
多くが供給されるため、電源インダクタ成分Lによる
(数1)で示される電源ノイズは小さくなる。
容量標準セル22を配置することにより、各ロジックゲ
ート標準セルがスイッチングした場合に生じる負荷容量
への充電電流は、近傍に配置された電源容量から、その
多くが供給されるため、電源インダクタ成分Lによる
(数1)で示される電源ノイズは小さくなる。
【0021】一般に電源ノイズ(ΔV)は、ロジックゲ
ート標準セル21の全負荷容量に対し、2倍程度に設定
しておくと、ΔVは、電源電圧(Vdd)の約1/10
以下に抑えられることが知られている。(P.Larsson,
“di/dt Noise in CMOS Integrated Circuits.”, Anal
og Integrated Circuits and Processing, An Internat
ional Journal Vol.14, pp.113-129, 1997.) また、ノイズが電源電圧の1/10以下であるというこ
とは、別の見方をすれば、CMOSしきい値電圧の約1
/2の電圧値に相当する。したがって、電源ノイズをし
きい値電圧の1/2に抑えることが、LSI動作の信頼
性を保証する上で特に重要な要素となる。
ート標準セル21の全負荷容量に対し、2倍程度に設定
しておくと、ΔVは、電源電圧(Vdd)の約1/10
以下に抑えられることが知られている。(P.Larsson,
“di/dt Noise in CMOS Integrated Circuits.”, Anal
og Integrated Circuits and Processing, An Internat
ional Journal Vol.14, pp.113-129, 1997.) また、ノイズが電源電圧の1/10以下であるというこ
とは、別の見方をすれば、CMOSしきい値電圧の約1
/2の電圧値に相当する。したがって、電源ノイズをし
きい値電圧の1/2に抑えることが、LSI動作の信頼
性を保証する上で特に重要な要素となる。
【0022】すなわち、図4に示すように、標準セル方
式のセル合成において、自動レイアウト配置を行う際
に、各ロジックゲートの駆動負荷容量(C1+C2)を
見積もり、各ロジックゲートに対し、駆動負荷容量の約
2倍以上となる電源容量Cdを有する電源容量標準セル
21を、各ロジックゲートの近傍に配置する。すなわ
ち、Cd>2(C1+C2)を満たすように電源容量標
準セル21を配置する。かかる配置とすることで、個々
のロジックゲート回路において、電源ノイズ(ΔV)を
電源電圧の1/10以下に抑えることが保証できるの
で、LSI全体での電源ノイズの最大値を保証すること
が可能となる。
式のセル合成において、自動レイアウト配置を行う際
に、各ロジックゲートの駆動負荷容量(C1+C2)を
見積もり、各ロジックゲートに対し、駆動負荷容量の約
2倍以上となる電源容量Cdを有する電源容量標準セル
21を、各ロジックゲートの近傍に配置する。すなわ
ち、Cd>2(C1+C2)を満たすように電源容量標
準セル21を配置する。かかる配置とすることで、個々
のロジックゲート回路において、電源ノイズ(ΔV)を
電源電圧の1/10以下に抑えることが保証できるの
で、LSI全体での電源ノイズの最大値を保証すること
が可能となる。
【0023】また、電源容量の構成として、CMOS半
導体集積回路では、図5の構成が最適である。すなわ
ち、p−subウエハでは、n−wellをVssに固
定し、ポリシリコンゲート電極をVddに固定する。ゲ
ート電極電位は、n−wellに対し順バイアスとなっ
ているため、空亡層容量が生成されないので、小面積で
あるにもかかわらず、大きな容量値を有する電源容量を
実現することができる。
導体集積回路では、図5の構成が最適である。すなわ
ち、p−subウエハでは、n−wellをVssに固
定し、ポリシリコンゲート電極をVddに固定する。ゲ
ート電極電位は、n−wellに対し順バイアスとなっ
ているため、空亡層容量が生成されないので、小面積で
あるにもかかわらず、大きな容量値を有する電源容量を
実現することができる。
【0024】一方、電源容量標準セル22を全てのロジ
ックゲートに対して配置することは、大きな面積ロスを
生む。さらに、電源ノイズが最も大きくなるのは、複数
のロジックゲートが同時にスイッチングする時である。
一般に、完全クロック同期型で動作するLSIでは、ク
ロックの立ち上がりにおいて、多くのロジックゲートが
スイッチングする。これは、DFF(D Flip-Flop )
が、クロックの立ち上がりで全て動作するように設計さ
れるからである。また、近年におけるLSIの高速化に
伴い、クロックスキューの削減が望まれている。
ックゲートに対して配置することは、大きな面積ロスを
生む。さらに、電源ノイズが最も大きくなるのは、複数
のロジックゲートが同時にスイッチングする時である。
一般に、完全クロック同期型で動作するLSIでは、ク
ロックの立ち上がりにおいて、多くのロジックゲートが
スイッチングする。これは、DFF(D Flip-Flop )
が、クロックの立ち上がりで全て動作するように設計さ
れるからである。また、近年におけるLSIの高速化に
伴い、クロックスキューの削減が望まれている。
【0025】このような背景の中で、CTS(Clock tr
ee Synthesis)と呼ばれる設計手法が標準化されつつあ
る。この方法は、全てのDFF動作の位相が等しくなる
ように、タイミング調整することができる方法の一つで
ある。当該タイミング調整は、配線遅延を考慮したイン
バータ遅延によって行うことができる。図6にCTSを
用いたLSI設計の典型的な例を示す。図6において、
23はDFF標準セル、24はインバータ標準セルであ
る。インバータのサイズ等を負荷容量に応じて変更した
り、また、インバータの遅延段数を調整すること等によ
って、全てのDFFのクロック位相が等しくなるように
調整することができる。
ee Synthesis)と呼ばれる設計手法が標準化されつつあ
る。この方法は、全てのDFF動作の位相が等しくなる
ように、タイミング調整することができる方法の一つで
ある。当該タイミング調整は、配線遅延を考慮したイン
バータ遅延によって行うことができる。図6にCTSを
用いたLSI設計の典型的な例を示す。図6において、
23はDFF標準セル、24はインバータ標準セルであ
る。インバータのサイズ等を負荷容量に応じて変更した
り、また、インバータの遅延段数を調整すること等によ
って、全てのDFFのクロック位相が等しくなるように
調整することができる。
【0026】CTSによる高精度化により、全てのDF
Fは同時にスイッチングを行うようになる。電源ノイズ
問題が最も厳しいのは、このような場合である。したが
って、同期系のロジックゲート(DFFゲートやCTS
用のインバータゲート等)にのみ、上記CTSを用いて
電源容量標準セル22を配置するという方法が、LSI
全体の面積削減とノイズ抑制効果とのバランスを考えた
場合に、最も効果的な方法となる。
Fは同時にスイッチングを行うようになる。電源ノイズ
問題が最も厳しいのは、このような場合である。したが
って、同期系のロジックゲート(DFFゲートやCTS
用のインバータゲート等)にのみ、上記CTSを用いて
電源容量標準セル22を配置するという方法が、LSI
全体の面積削減とノイズ抑制効果とのバランスを考えた
場合に、最も効果的な方法となる。
【0027】以上のように本実施の形態1によれば、従
来の標準セルを用いたLSI配置方法において、新規な
電源容量セルを用意し、ロジックゲートセルの負荷容量
に応じた最適なサイズの電源容量セルをロジックゲート
セルの近傍に配置することにより、寄生インダクタによ
る電源ノイズの増加を防ぐことができ、電源ノイズ成分
を低減することが可能となる。また、クロック同期系の
ロジックゲートにのみ上記方法を採用することで、面積
ロスを最小限にとどめ、かつ、電源ノイズを効率的に抑
制することができる。
来の標準セルを用いたLSI配置方法において、新規な
電源容量セルを用意し、ロジックゲートセルの負荷容量
に応じた最適なサイズの電源容量セルをロジックゲート
セルの近傍に配置することにより、寄生インダクタによ
る電源ノイズの増加を防ぐことができ、電源ノイズ成分
を低減することが可能となる。また、クロック同期系の
ロジックゲートにのみ上記方法を採用することで、面積
ロスを最小限にとどめ、かつ、電源ノイズを効率的に抑
制することができる。
【0028】(実施の形態2)次に本発明の実施の形態
2にかかるLSI配置方法について、図面を参照しなが
ら説明する。図7は従来の標準セルを用いて自動配置配
線された、ブロックである。図7に示されるように、従
来構成においては、ブロックを構成する各電源ラインの
標準セルによるブロック幅が、各々のブロックによって
相異するため、ブロック内に標準セルを配置していない
領域であるデッドスペース71が存在する。そこで、本
実施の形態2においては、図8に示すように、当該デッ
ドスペース71に電源容量標準セル22を配置した。か
かる配置とすることで、従来構成のブロック11とブロ
ック全体の面積を変えることなく、効果的に電源容量セ
ルを配置させることができる。
2にかかるLSI配置方法について、図面を参照しなが
ら説明する。図7は従来の標準セルを用いて自動配置配
線された、ブロックである。図7に示されるように、従
来構成においては、ブロックを構成する各電源ラインの
標準セルによるブロック幅が、各々のブロックによって
相異するため、ブロック内に標準セルを配置していない
領域であるデッドスペース71が存在する。そこで、本
実施の形態2においては、図8に示すように、当該デッ
ドスペース71に電源容量標準セル22を配置した。か
かる配置とすることで、従来構成のブロック11とブロ
ック全体の面積を変えることなく、効果的に電源容量セ
ルを配置させることができる。
【0029】一般に、電源容量が大きければ大きい程、
電源インピーダンスが小さくなるため、電源ノイズを効
果的に抑制するためには可能な限り電源容量セルを配置
させた方が効果的である。しかし、一方ではブロック面
積には物理的な限界がある。本実施の形態2において
は、ブロック全体の面積を増やすことなく、電源容量セ
ルを追加することが可能となる。これは、電源容量標準
セル22という標準セルを準備し、電源のデッドスペー
スの幅と電源容量標準セル22の幅に基づいて配置可能
な電源容量標準セル22の個数を計算し、可能な限り配
置することで、簡単に実現することができる。
電源インピーダンスが小さくなるため、電源ノイズを効
果的に抑制するためには可能な限り電源容量セルを配置
させた方が効果的である。しかし、一方ではブロック面
積には物理的な限界がある。本実施の形態2において
は、ブロック全体の面積を増やすことなく、電源容量セ
ルを追加することが可能となる。これは、電源容量標準
セル22という標準セルを準備し、電源のデッドスペー
スの幅と電源容量標準セル22の幅に基づいて配置可能
な電源容量標準セル22の個数を計算し、可能な限り配
置することで、簡単に実現することができる。
【0030】以上のように本実施の形態2によれば、新
規な電源容量標準セル22を用意し、従来の方法により
自動配置配線を行う場合に必ず存在した各回路ブロック
のデッドスペース71に電源容量標準セル22を可能な
限り配置することで、ブロック全体の面積を増やすこと
なく電源インピーダンスを下げることができ、電源ノイ
ズを効果的に低減することが可能となる。
規な電源容量標準セル22を用意し、従来の方法により
自動配置配線を行う場合に必ず存在した各回路ブロック
のデッドスペース71に電源容量標準セル22を可能な
限り配置することで、ブロック全体の面積を増やすこと
なく電源インピーダンスを下げることができ、電源ノイ
ズを効果的に低減することが可能となる。
【0031】さらに、かかる方法を用いて設計された半
導体集積回路においては、電源ノイズが少なく、回路の
誤動作等が生じにくいことから、当該半導体集積回路を
種々のシステムや装置に適用することで、品質の高いシ
ステムや装置を提供することが可能となる。
導体集積回路においては、電源ノイズが少なく、回路の
誤動作等が生じにくいことから、当該半導体集積回路を
種々のシステムや装置に適用することで、品質の高いシ
ステムや装置を提供することが可能となる。
【0032】なお、上述した実施の形態は本発明を例示
するものであって、本発明をこれに限定するものではな
い。また本発明の内容は、請求の範囲によってのみ限定
される。
するものであって、本発明をこれに限定するものではな
い。また本発明の内容は、請求の範囲によってのみ限定
される。
【0033】
【発明の効果】以上のように、本発明にかかるLSI配
置方法によれば、従来の標準セルを用いたLSI設計に
おいて、ロジックゲートセルの負荷容量に応じた最適な
サイズの電源容量セルをロジックゲートセルの近傍に配
置することで、従来のLSI配置方法と比較して電源配
線のL成分を小さくすることができ、電源ノイズを効果
的に抑制することが可能となる。
置方法によれば、従来の標準セルを用いたLSI設計に
おいて、ロジックゲートセルの負荷容量に応じた最適な
サイズの電源容量セルをロジックゲートセルの近傍に配
置することで、従来のLSI配置方法と比較して電源配
線のL成分を小さくすることができ、電源ノイズを効果
的に抑制することが可能となる。
【0034】また、本発明にかかるLSI配置方法によ
れば、クロック同期系のロジックゲートにのみ上記方法
を採用することで、面積ロスを最小限にすることがで
き、かつ、電源ノイズを効率的に抑制することが可能と
なる。
れば、クロック同期系のロジックゲートにのみ上記方法
を採用することで、面積ロスを最小限にすることがで
き、かつ、電源ノイズを効率的に抑制することが可能と
なる。
【0035】さらに、本発明にかかるLSI配置方法に
よれば、従来存在した各回路ブロックのデッドスペース
に電源容量セルを配置することで、ブロック全体の面積
を増やすことなく電源インピーダンスを下げることがで
き、電源ノイズを低減することが可能となる。
よれば、従来存在した各回路ブロックのデッドスペース
に電源容量セルを配置することで、ブロック全体の面積
を増やすことなく電源インピーダンスを下げることがで
き、電源ノイズを低減することが可能となる。
【図1】 LSIブロック図
【図2】 ブロックの自動配置配線図
【図3】 本発明の実施の形態1にかかるLSI配置方
法における電源容量標準セルを備えた自動配置配線図
法における電源容量標準セルを備えた自動配置配線図
【図4】 本発明の実施の形態1にかかるLSI配置方
法における最適電源容量決定の説明図
法における最適電源容量決定の説明図
【図5】 CMOS半導体集積回路における電源容量の
構成の例示図
構成の例示図
【図6】 CTS設計された回路の例示図
【図7】 従来の標準セルを用いた自動配置配線による
ブロックレイアウトの例示図
ブロックレイアウトの例示図
【図8】 本発明の実施の形態2にかかるLSI配置方
法における標準セルを用いた自動配置配線によるブロッ
クレイアウトの例示図
法における標準セルを用いた自動配置配線によるブロッ
クレイアウトの例示図
【図9】 従来のCMOS集積回路の回路図
1 LSI
11、12、13 回路ブロック
2 標準セル
21 ロジックゲート標準セル
22 電源容量標準セル
23 DFF標準セル
24 インバータ標準セル
41 負荷容量C1
42 負荷容量C2
43 電源容量Cd
71 デッドスペース
91 PMOSトランジスタ・スイッチ
92 NMOSトランジスタ・スイッチ
93 接地電極
94 電源容量
95 負荷容量
96 電源(Vdd)パッド
97 電源(Vss)パッド
98 充電電流
99 寄生インダクタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山本 裕雄
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 里見 勝治
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平7−106521(JP,A)
特開 平7−130951(JP,A)
特開 昭63−61374(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/82
G06F 17/50
H01L 21/822
H01L 27/04
Claims (3)
- 【請求項1】 標準セルの自動配置配線によるLSI設
計において、 電源容量セルを前記標準セルの一つとして備え、 前記電源容量セルについて、前記標準セルの一つである
各ロジックゲートセルの駆動負荷容量値に応じて容量値
を定め、 前記電源容量セルを前記各ロジックゲートセルの電源と
グランド間に接続し、 前記各ロジックゲートセルの近傍に自動レイアウト配置
することを特徴としたLSI配置方法。 - 【請求項2】 前記電源容量セルの前記容量値を、前記
各ロジックゲートセルにおける前記駆動負荷容量値の略
2倍以上の大きさに設定する請求項1記載のLSI配置
方法。 - 【請求項3】 前記電源容量セルが、クロック同期で同
時変化する前記各ロジックゲートセルの近傍に配置され
る請求項1記載のLSI配置方法。
Priority Applications (5)
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CNB008009791A CN1149657C (zh) | 1999-03-24 | 2000-03-23 | 大规模集成电路的配置方法 |
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PCT/JP2000/001794 WO2000057470A1 (fr) | 1999-03-24 | 2000-03-23 | Procede pour disposer un circuit lsi |
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JP2004055954A (ja) * | 2002-07-23 | 2004-02-19 | Nec Micro Systems Ltd | 半導体集積回路およびそのレイアウト方法 |
CN1294642C (zh) * | 2002-08-21 | 2007-01-10 | 矽统科技股份有限公司 | 电源杂讯的分析方法及降低方法 |
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JPH10284605A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路 |
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- 1999-03-24 JP JP07992799A patent/JP3450739B2/ja not_active Expired - Fee Related
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2000
- 2000-03-23 WO PCT/JP2000/001794 patent/WO2000057470A1/ja active Application Filing
- 2000-03-23 CN CNB008009791A patent/CN1149657C/zh not_active Expired - Fee Related
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