JP2001358567A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路の複雑化や消費電流の増加を招くことな
く、後段に接続されスイッチング制御の対象となる回路
の誤動作を防止することが可能な半導体集積回路を提供
する。 【解決手段】 トランジスタＭ１が入力信号ＩＮの立ち
上がりに同期してオンすると、カレントミラー回路ＣＭ
Ｃ１のトランジスタＱ１から寄生容量Ｃ１を充電する電
流が流れるが、これと略同一電流がトランジスタＱ２か
ら容量Ｃ３に流れて充電する。トランジスタＭ２の寄生
容量Ｃ２を充電する際にも同様にカレントミラー回路Ｃ
ＭＣ２が容量Ｃ４を充電する。これにより、寄生容量Ｃ
１、Ｃ２が出力信号ＯＵＴの電圧に与える影響が相殺さ
れ、この信号を与えられてスイッチング制御される後段
の回路が誤動作することが防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に係
わり、特に誘電体分離構造を用いたスイッチングＩＣ回
路に適用されるものに関する。

【０００２】

【従来の技術】三相交流モータの制御等において、高圧
で高速に動作するスイッチング素子が必要であり、誘電
体分離構造を用いたスイッチングＩＣが用いられてい
る。

【０００３】誘電体分離構造による装置は、図５に示さ
れるような縦断面構造を有している。半導体基板２１の
表面部分において、シリコン酸化膜から成る分離層２５
によって電気的に分離された状態で複数の活性層２２〜
２４が設けられている。各々の活性層２２〜２４と半導
体基板２１との間には、寄生容量Ｃが存在する。

【０００４】ｐｎ接合でなくシリコン酸化膜から成る分
離層２５によって活性層２２〜２４を相互に分離するこ
とにより、高電圧が印加された場合にもブレークダウン
を防止することができる。

【０００５】このような誘電体分離構造を用いた従来の
スイッチングＩＣの回路構成を図６に示し、各信号の動
作波形を図７のタイムチャートに示す。この回路は、ブ
ートストラップ方式のＩＧＢＴ（Insulated Gate Bipol
ar Transistor）ドライブ回路に相当する。

【０００６】エッジ検出回路１１に入力信号ＩＮが入力
される。エッジ検出回路１１は、この入力信号ＩＮの立
ち上がりと立ち下がりのエッジをそれぞれ検出する。そ
して、ハイサイド出力トランジスタＴ１を駆動するた
め、立ち上がりのエッジに同期したパルス状の信号Ｓ１
をトランジスタＭ１のゲートに出力し、立ち下がりのエ
ッジに同期したパルス状の信号Ｓ２をトランジスタＭ２
のゲートに出力する。さらにエッジ検出回路１１は、ロ
ーサイド出力トランジスタＴ２を駆動するため、入力信
号ＩＮを反転したローサイド駆動信号Ｓ１４をローサイ
ド出力トランジスタＴ２のゲートに出力する。

【０００７】トランジスタＭ１のゲートに信号Ｓ１が入
力されてオンすると、抵抗Ｒ１の両端に電圧が発生す
る。この電圧を有する信号Ｓ１１は、トランジスタＴ１
の寄生容量Ｃ１、トランジスタＴ２の寄生容量Ｃ２の存
在を無視した場合、図７において実線で示されたように
信号Ｓ１を反転したものに相当する。

【０００８】また、トランジスタＭ２のゲートに信号Ｓ
２が入力されてオンすると、抵抗Ｒ２の両端に電圧が発
生する。この電圧を有する信号Ｓ１２は、寄生容量Ｃ
１、Ｃ２の存在を無視した場合、図７において実線で示
されたように信号Ｓ２を反転したものに相当する。

【０００９】信号Ｓ１１、Ｓ１２は、ハイサイド駆動回
路１２に入力され、合成されたハイサイド駆動信号Ｓ１
３がハイサイド出力トランジスタＴ１のゲートに出力さ
れる。またローサイド出力トランジスタＴ２のゲートに
は、上述したようにエッジ検出回路１１から出力された
ローサイド駆動信号Ｓ１４が入力される。

【００１０】信号Ｓ１３、Ｓ１４及び出力端子ＯＵＴの
出力信号ＯＵＴの波形は、寄生容量Ｃ１、Ｃ２を無視し
た場合、図７における実線で示されたものとなる。

【００１１】ここで、入力信号ＩＮと同波形の信号をト
ランジスタＴ１のゲートに入力するために、入力信号Ｉ
Ｎの立ち上がり及び立ち下がりのエッジのみを検出した
パルス信号Ｓ１、Ｓ２を用いてトランジスタＭ１、Ｍ２
のゲートに入力しているが、これはハイサイド出力トラ
ンジスタＴ１をブートストラップ方式で駆動しており、
消費電流を極力低減しなければならないことに起因して
いる。

【００１２】即ち、出力端子ＯＵＴが低電源電圧端子Ｌ
ＶＴ（例えば、接地端子ＧＮＤ）と略同一のローレベル
を出力している間、容量Ｃ７は充電状態にある。これに
より、出力端子ＯＵＴが高電源電圧端子ＨＶＴと略同一
のハイレベルを出力するときの立ち上がり速度を速くす
ることができる。

【００１３】しかし、ハイレベルを出力するときには容
量Ｃ７から抵抗Ｒ１、Ｒ２へ電流が流れる。入力信号Ｉ
Ｎを直接用いてハイレベルの出力を行おうとすると、ハ
イレベルの出力期間中容量Ｃ７から抵抗Ｒ１、Ｒ２へ電
流が流れて消費電流が増大する。そこで、ハイレベルの
出力期間の立ち上がりと立ち下がりのエッジを示すパル
ス信号Ｓ１、Ｓ２を用いて、このパルス幅のみにおいて
容量Ｃ７から抵抗Ｒ１、Ｒ２へ電流が流れるようにする
ことで、消費電流を低減することができる。

【００１４】

【発明が解決しようとする課題】しかし、誘電体分離構
造を有する装置では、図５に示されるようにトランジス
タＭ１、Ｍ２を形成している活性層２２〜２４と半導体
基板２１との間に寄生容量Ｃが存在することにより、図
７に示されたタイムチャートにおいて信号波形が点線で
示されるように変化することにより、以下のような問題
が存在した。

【００１５】時点ａ１において、ハイサイド出力トラン
ジスタＴ１のベースにハイレベルの信号Ｓ１３が入力さ
れると、出力端子ＯＵＴが高電源電圧端子ＨＶＴの印加
電圧近傍まで上昇する。この電圧上昇過程において、ト
ランジスタＭ１、Ｍ２のそれぞれの寄生容量Ｃ１、Ｃ２
に電流が流れ込んで充電される。これにより、抵抗Ｒ
１、Ｒ２に発生する電圧を有する信号Ｓ１１、Ｓ１２
は、図７において点線で示されたように変化する。

【００１６】信号Ｓ１２の電圧が点線で示されたように
降下することで、ハイサイド駆動回路１２からは点線で
示されたように早いタイミングでローレベルに降下す
る。このため、入力信号ＩＮが正規にローレベルに立ち
下がった場合と同様な現象が発生することとなり、出力
端子ＯＵＴから出力される信号は点線で示されたよう
に、正規の期間より短い間しかハイレベルを出力するこ
とができずにオフする。従って、出力端子ＯＵＴに接続
された図示されていない後段の回路をスイッチング制御
する際に、誤動作を招いていた。

【００１７】また、出力端子ＯＵＴに接続された回路の
容量等の外的要因により、出力端子ＯＵＴの電圧が図７
における時点ａ２以降においてつり上げられるような現
象が発生した場合、寄生容量Ｃ１、Ｃ２が存在すると抵
抗Ｒ１、Ｒ２において電位差が発生する。これにより、
出力端子ＯＵＴの電位が点線で示されたようにつり上げ
られるように変動してしまい、やはり後段の回路の誤動
作を招くこととなる。

【００１８】抵抗Ｒ１、Ｒ２のインピーダンスを低く設
定することにより、寄生容量Ｃ１、Ｃ２の持つ影響を低
減する手法も考えられる。しかし、この場合は消費電流
が増加するという新たな問題を発生させることとなり、
低消費電力が要求されるブートストラップ方式による装
置では好ましくない。

【００１９】あるいは、寄生容量Ｃ１、Ｃ２を充電する
ことによる影響を抑制するため、トランジスタＴ１の閾
値を高く設定したり、新たな回路を付加する等の手法も
存在する。しかし、この場合はスイッチングロスが増大
したり、回路の複雑化やチップ面積の増大等の問題が発
生する。

【００２０】本発明は上記事情に鑑みてなされたもので
あり、簡易な回路構成により、回路の複雑化や消費電流
の増加を招くことなく、後段に接続されスイッチング制
御の対象となる回路の誤動作を防止することが可能な半
導体集積回路を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明の半導体集積回路
は、誘電体分離構造を用いた半導体集積回路において、
高電源電圧端子と出力端子との間に接続された第１の容
量と、入力信号を与えられて立ち上がり及び立ち下がり
のエッジをそれぞれ検出し、立ち上がり検出信号及び立
ち下がり検出信号を出力するエッジ検出回路と、第１の
ノードと低電源電圧端子との間に接続され、前記立ち上
がり検出信号を与えられてオン・オフを制御される第１
のトランジスタと、第２のノードと低電源電圧端子との
間に接続され、前記立ち下がり検出信号を与えられてオ
ン・オフを制御される第２のトランジスタと、出力端子
と第３のノードとの間に一端が接続された第１の抵抗
と、前記出力端子と第４のノードとの間に一端が接続さ
れた第２の抵抗と、高電源電圧端子と前記第１のノード
とに接続された第１の電流経路と、高電源電圧端子と前
記第３のノードとに接続された第２の電流経路とを有す
る第１のカレントミラー回路と、高電源電圧端子と前記
第２のノードとに接続された第３の電流経路と、高電源
電圧端子と前記第４のノードとに接続された第４の電流
経路とを有する第２のカレントミラー回路と、前記第３
のノードと低電源電圧端子との間に接続された第２の容
量と、前記第４のノードと低電源電圧端子との間に接続
された第３の容量と、前記第３、第４のノードから供給
された信号に基づき、ハイサイド駆動信号を出力するハ
イサイド駆動回路と、高電源電圧端子と前記出力端子と
の間に接続され、前記ハイサイド駆動信号を与えられて
制御されるハイサイド出力素子とを備え、前記第１のト
ランジスタがオンすると、前記第１のカレントミラー回
路は前記第１の電流経路を介して前記第１のトランジス
タの寄生容量を充電する電流と略同一の電流で前記第２
の容量を前記第２の電流経路を介して充電し、前記第２
のトランジスタがオンすると、前記第２のカレントミラ
ー回路は前記第３の電流経路を介して前記第２のトラン
ジスタの寄生容量を充電する電流と略同一の電流で前記
第３の容量を前記第４の電流経路を介して充電すること
で、前記第１、第２のトランジスタのそれぞれの寄生容
量が前記第１、第２の抵抗に発生する電位差に与える影
響を相殺することを特徴とする。

【００２２】ここで、前記エッジ検出回路がさらに、前
記入力信号を与えられてローサイド駆動信号を出力し、
前記出力端子と低電源電圧端子との間に接続され、前記
ローサイド駆動信号を与えられて制御されるローサイド
出力素子をさらに備えることもできる。

【００２３】また前記第２の容量は、前記第１のトラン
ジスタの寄生容量と略同一の大きさを有し、前記第３の
容量は、前記第２のトランジスタの寄生容量と略同一の
大きさを有することが望ましい。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２５】本発明の第１の実施の形態による半導体集
積回路は、図１に示される構成を備えている。

【００２６】この回路構成は、図６に示された従来の回
路と比較し、抵抗Ｒ１及びＲ２を除去し、カレントミラ
ー回路ＣＭＣ１及びＣＭＣ２、抵抗Ｒ３及びＲ４、容量
Ｃ３及びＣ４を付加したものに相当する。

【００２７】カレントミラー回路ＣＭＣ１はＰＮＰ型バ
イポーラトランジスタＱ１、Ｑ２を備え、トランジスタ
Ｑ１、Ｑ２のエミッタが共に容量Ｃ５の一端に接続さ
れ、ベースが共にトランジスタＭ１のドレインに接続さ
れ、トランジスタＱ１のコレクタがトランジスタＭ１に
ドレイン、トランジスタＱ２のコレクタが抵抗Ｒ３を介
して出力端子ＯＵＴに接続され、さらに容量Ｃ３を介し
て低電源電圧端子ＬＶＴに接続されている。

【００２８】カレントミラー回路ＣＭＣ２はＰＮＰ型バ
イポーラトランジスタＱ３、Ｑ４を備え、トランジスタ
Ｑ３、Ｑ４のエミッタが共に容量Ｃ５の一端に接続さ
れ、ベースが共にトランジスタＭ２のドレインに接続さ
れ、トランジスタＱ３のコレクタがトランジスタＭ２に
ドレイン、トランジスタＱ４のコレクタが抵抗Ｒ４を介
して出力端子ＯＵＴに接続され、さらに容量Ｃ４を介し
て低電源電圧端子ＬＶＴに接続されている。

【００２９】トランジスタＱ１とトランジスタＱ２とは
略同一サイズを有し、トランジスタＱ３とトランジスタ
Ｑ４とは略同一サイズを有する。また容量Ｃ３はトラン
ジスタＭ１に寄生する容量Ｃ１と大きさが略同一であ
り、容量Ｃ４はトランジスタＭ２に寄生する容量Ｃ２と
大きさが略同一である。他の図６に示された素子と同一
のものには同一の符号を付して説明を省略する。

【００３０】上記構成を備えた本実施の形態の動作につ
いて、各信号の動作波形を示した図２のタイムチャート
を用いて説明する。

【００３１】入力信号ＩＮがエッジ検出回路１１に入力
され、ハイレベルに立ち上がるエッジを検出したパルス
信号Ｓ１が生成されてトランジスタＭ１のゲートに与え
られ、ローレベルに立ち下がるエッジを検出したパルス
信号Ｓ２が生成されてトランジスタＭ２のゲートに与え
られる。トランジスタＭ１がオンすると、カレントミラ
ー回路ＣＭＣ１におけるトランジスタＱ１から寄生容量
Ｃ１を充電するように電流が流れる。しかし、これと略
同一電流がトランジスタＱ２から容量Ｃ３を充電する電
流が流れる。これにより、抵抗Ｒ３の両端に発生する電
圧を有する信号Ｓ３が寄生容量Ｃ１の影響により電圧降
下することが防止される。

【００３２】同様に、トランジスタＭ２がオンすると、
カレントミラー回路ＣＭＣ２におけるトランジスタＱ３
から寄生容量Ｃ２を充電するように電流が流れる。とこ
ろが、略同一電流がトランジスタＱ４から容量Ｃ４を充
電する電流が流れるため、抵抗Ｒ４の両端に発生する電
圧を有する信号Ｓ４が寄生容量Ｃ２の影響により電圧降
下することが防止される。

【００３３】信号Ｓ３及びＳ４がハイサイド駆動回路２
に入力されて合成され、図２に示されるようなハイレベ
ルの出力期間中に対応した正規のパルス幅を有するハイ
サイド駆動信号Ｓ５が出力され、ハイサイド出力トラン
ジスタＴ１のゲートに入力される。

【００３４】この駆動信号Ｓ５を入力されたトランジス
タＴ１からは、出力端子ＯＵＴを介して正常な波形を有
する信号ＯＵＴが出力される。よって、この信号ＯＵＴ
を与えられてスイッチング制御される図示されていない
後段の回路が誤動作することなく正常に動作することが
できる。

【００３５】このように、本実施の形態ではカレントミ
ラー回路ＣＭＣ１を設け、トランジスタＱ１を介して流
れる第１の電流経路により寄生容量Ｃ１を充電し、これ
と略同一電流をトランジスタＱ２を介して流れる第２の
電流経路により容量Ｃ３を充電する。同様に、カレント
ミラー回路ＣＭＣ２を設け、トランジスタＱ３を介して
流れる第３の電流経路により寄生容量Ｃ２を充電し、こ
れと略同一電流をトランジスタＱ４を介して流れる第４
の電流経路により容量Ｃ４を充電する。即ち、ハイサイ
ド駆動回路２の入力端子と低電圧端子ＬＶＴとの間に、
トランジスタＭ１、Ｍ２の寄生容量Ｃ１、Ｃ２に対応し
た容量Ｃ３、Ｃ４を強制的に付加することで寄生容量Ｃ
１、Ｃ２の影響を相殺し、ハイサイド駆動回路２の入力
信号Ｓ３、Ｓ４の電圧が降下することを防止している。

【００３６】次に、図２の時点ｂ２における出力信号Ｏ
ＵＴの変化について説明する。時点ｂ２において、入力
信号ＩＮに変化はない。よって、出力信号ＯＵＴの正規
なレベルは「０」である。しかし、出力端子ＯＵＴに接
続された回路の負荷容量等の外的要因によって、出力端
子ＯＵＴのレベルが変化しようとする場合（図２におけ
るケース（１）又はケース（２））がある。このような
場合にも、容量Ｃ３及びＣ４を適切な大きさに設定する
ことで、ケース（３）のように出力端子ＯＵＴの出力変
動を防止することができる。

【００３７】図３に、抵抗Ｒ３に発生する信号Ｓ３の電
圧に容量Ｃ３の大きさが与える影響、同様に抵抗Ｒ４に
発生する信号Ｓ４の電圧に容量Ｃ４の大きさが与える影
響を示す。

【００３８】抵抗Ｒ３の両端に発生する信号Ｓ３の電位
差をＶ３とすると、次の（１）式で表される。

【００３９】 Ｖ３＝Ｒ３＊（Ｃ１−Ｃ３）＊ｄｖ／ｄｔ （１） この（１）式からも明らかなように、容量Ｃ１と容量Ｃ
３とが大きさが同じである場合（ケース（３））、電位
差Ｖ３は発生しない。この結果、出力信号ＯＵＴは時点
ｂ２以降において変動することなく「０」のレベルを維
持する。同様に、容量Ｃ２と容量Ｃ４とが大きさが同じ
であれば、抵抗Ｒ４の両端に発生する電位差Ｖ４は
「０」であり、出力変動も生じない。

【００４０】ところが、容量Ｃ３（あるいは容量Ｃ４）
が「０」である場合（ケース（１））においては、電位
差Ｖ３（Ｖ４）が最も大きくなる。この場合は、出力信
号ＯＵＴは図２に示されたように最も大きく変化する。

【００４１】容量Ｃ３（あるいは容量Ｃ４）が容量Ｃ１
（あるいは容量Ｃ４）より小さいが「０」でない場合
（ケース（２））では、電位差Ｖ３（Ｖ４）は場合
（１）より小さいが０でない電位差が発生する。この場
合には、図２に示されたように出力変動が生じる。

【００４２】このことからも、寄生容量Ｃ１と同じ大き
さを有する容量Ｃ３、寄生容量Ｃ２と同じ大きさを有す
る容量Ｃ４を付加することで、外的要因により出力変動
が発生するのを防止することができることがわかる。

【００４３】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、上記第１の実施の形
態では、ローサイド側の出力素子としてＮＰＮ型バイポ
ーラトランジスタＴ２を用いている。しかし、この構成
に限らず、図４に示された本発明の第２の実施の形態の
ように、トランジスタＴ２の替わりに抵抗Ｒ５を用いて
もよい。この場合は、トランジスタＴ２のゲートに供給
していた信号Ｓ６をエッジ検出回路１が生成する必要が
ないので、回路構成をより簡易にすることができる。

【００４４】また、上記第１の実施の形態では、カレン
トミラー回路ＣＭＣ１、ＣＭＣ２がバイポーラトランジ
スタで構成されている。しかし、カレントミラー回路を
ＭＯＳ型トランジスタで構成してもよい。

【００４５】また、出力トランジスタＴ１、Ｔ２を上記
第１の実施の形態ではバイポーラトランジスタで構成し
ているが、ＭＯＳ型トランジスタ、あるいはサイリスタ
等で構成していもよい。

【００４６】

【発明の効果】以上説明したように本発明の半導体集積
回路では、入力信号の立ち上がり及び立ち下がりのエッ
ジに同期してオン・オフする第１、第２のトランジスタ
に寄生する容量が出力電圧に与える影響を、この容量を
充電する電流と略同一の電流で強制的に付加した容量を
充電することで寄生容量の影響を相殺することにより、
出力信号によってスイッチング制御される後段の回路の
誤動作を防止することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体集積回
路の構成を示した回路図。

【図２】同半導体集積回路の各信号の波形を示したタイ
ムチャート。

【図３】同半導体集積回路において、抵抗Ｒ３に発生す
る信号Ｓ３の電圧に容量Ｃ３の大きさが与える影響、同
様に抵抗Ｒ４に発生する信号Ｓ４の電圧に容量Ｃ４の大
きさが与える影響を示す説明図。

【図４】本発明の第２の実施の形態による半導体集積回
路の構成を示した回路図。

【図５】本発明の適用が可能な誘電体分離構造を用いた
半導体基板の構造を示した縦断面図。

【図６】従来の半導体集積回路の構成を示した回路図。

【図７】同半導体集積回路の各信号の波形を示したタイ
ムチャート。

【符号の説明】

１ エッジ検出回路 ２ ハイサイド駆動回路 ２１ 半導体基板 ２２〜２４ 活性層 ２５ 分離層 Ｔ１ ハイサイド出力トランジスタ Ｔ２ ローサイド出力トランジスタ Ｄ１、Ｄ２、Ｄ３ ダイオード ＨＶＴ 高電源電圧端子 ＬＶＴ 低電源電圧端子 Ｓ１〜Ｓ６ 信号 Ｍ１、Ｍ２ Ｐチャネル型ＭＯＳトランジスタ Ｑ１〜Ｑ４ ＰＮＰ型バイポーラトランジスタ Ｒ３〜Ｒ４ 抵抗 Ｃ５ ブートストラップ用容量 Ｃ３、Ｃ４ 容量 ＣＭＣ１、ＣＭＣ２ カレントミラー回路 Ｃ、Ｃ１、Ｃ２ 寄生容量

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Claims (3)

【特許請求の範囲】
1. 【請求項１】誘電体分離構造を用いた半導体集積回路に
   おいて、 高電源電圧端子と出力端子との間に接続された第１の容
   量と、 入力信号を与えられて立ち上がり及び立ち下がりのエッ
   ジをそれぞれ検出し、立ち上がり検出信号及び立ち下が
   り検出信号を出力するエッジ検出回路と、 第１のノードと低電源電圧端子との間に接続され、前記
   立ち上がり検出信号を与えられてオン・オフを制御され
   る第１のトランジスタと、 第２のノードと低電源電圧端子との間に接続され、前記
   立ち下がり検出信号を与えられてオン・オフを制御され
   る第２のトランジスタと、 出力端子と第３のノードとの間に一端が接続された第１
   の抵抗と、 前記出力端子と第４のノードとの間に一端が接続された
   第２の抵抗と、 高電源電圧端子と前記第１のノードとに接続された第１
   の電流経路と、高電源電圧端子と前記第３のノードとに
   接続された第２の電流経路とを有する第１のカレントミ
   ラー回路と、 高電源電圧端子と前記第２のノードとに接続された第３
   の電流経路と、高電源電圧端子と前記第４のノードとに
   接続された第４の電流経路とを有する第２のカレントミ
   ラー回路と、 前記第３のノードと低電源電圧端子との間に接続された
   第２の容量と、 前記第４のノードと低電源電圧端子との間に接続された
   第３の容量と、 前記第３、第４のノードから供給された信号に基づき、
   ハイサイド駆動信号を出力するハイサイド駆動回路と、 高電源電圧端子と前記出力端子との間に接続され、前記
   ハイサイド駆動信号を与えられて制御されるハイサイド
   出力素子と、 を備え、 前記第１のトランジスタがオンすると、前記第１のカレ
   ントミラー回路は前記第１の電流経路を介して前記第１
   のトランジスタの寄生容量を充電する電流と略同一の電
   流で前記第２の容量を前記第２の電流経路を介して充電
   し、前記第２のトランジスタがオンすると、前記第２の
   カレントミラー回路は前記第３の電流経路を介して前記
   第２のトランジスタの寄生容量を充電する電流と略同一
   の電流で前記第３の容量を前記第４の電流経路を介して
   充電することで、前記第１、第２のトランジスタのそれ
   ぞれの寄生容量が前記第１、第２の抵抗に発生する電位
   差に与える影響を相殺することを特徴とする半導体集積
   回路。
2. 【請求項２】前記エッジ検出回路はさらに、前記入力信
   号を与えられてローサイド駆動信号を出力し、 前記出力端子と低電源電圧端子との間に接続され、前記
   ローサイド駆動信号を与えられて制御されるローサイド
   出力素子をさらに備えることを特徴とする請求項１記載
   の半導体集積回路。
3. 【請求項３】前記第２の容量は、前記第１のトランジス
   タの寄生容量と略同一の大きさを有し、前記第３の容量
   は、前記第２のトランジスタの寄生容量と略同一の大き
   さを有することを特徴とする請求項１又は２記載の半導
   体集積回路。