JPS62249523A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
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- JPS62249523A JPS62249523A JP61093613A JP9361386A JPS62249523A JP S62249523 A JPS62249523 A JP S62249523A JP 61093613 A JP61093613 A JP 61093613A JP 9361386 A JP9361386 A JP 9361386A JP S62249523 A JPS62249523 A JP S62249523A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000001052 transient effect Effects 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積論理回路に関し、特に０ＭＯ８構成
でなる出力駆動回路の構成に関する。
でなる出力駆動回路の構成に関する。
従来、０ＭＯ８構成でなる出力駆動回路は、第４図に示
すようにＰチャンネルＭＯ８トランジスタフとＮチャン
ネルＭＯＳトランジスタ８のドレインを相互に接続し、
ゲートを共通にした相補的な組合わせでなる。
すようにＰチャンネルＭＯ８トランジスタフとＮチャン
ネルＭＯＳトランジスタ８のドレインを相互に接続し、
ゲートを共通にした相補的な組合わせでなる。
しかしながら、従来の出力駆動回路に大容量の負荷が接
続される場合トランジスタのオン時に過渡的な放電電流
が流ｎ込むだめ、デバイスのＧＮＤラインのインダクタ
ンスが誘起する電圧によってＧＮＤラインの電圧が上昇
し、入力および出力信号の雑音余裕度が低下する欠点が
ある。
続される場合トランジスタのオン時に過渡的な放電電流
が流ｎ込むだめ、デバイスのＧＮＤラインのインダクタ
ンスが誘起する電圧によってＧＮＤラインの電圧が上昇
し、入力および出力信号の雑音余裕度が低下する欠点が
ある。
近年、０ＭＯ８ＬＳＩの大規模化による出力［０回路の
増大、出力駆動回路部の高駆動能力化の傾向が顕著で、
上記した問題点は、特に出力駆動回路部が同時に動作す
る場合に致命的なシステムの誤動作を惹起する危険性が
ある。
増大、出力駆動回路部の高駆動能力化の傾向が顕著で、
上記した問題点は、特に出力駆動回路部が同時に動作す
る場合に致命的なシステムの誤動作を惹起する危険性が
ある。
本発明の半導体集積論理回路は、論理回路の出力部を構
成する第１のＭＯＳトランジスタと、該第１のトランジ
スタのソースおよびドレインに並列に接続された第１の
トランジスタと面積の異なる第２のＭＯＳトランジスタ
とを有し、該第１および第２のトランジスタのゲートが
遅延回路を介して相互に接続されていることを特徴とす
る。
成する第１のＭＯＳトランジスタと、該第１のトランジ
スタのソースおよびドレインに並列に接続された第１の
トランジスタと面積の異なる第２のＭＯＳトランジスタ
とを有し、該第１および第２のトランジスタのゲートが
遅延回路を介して相互に接続されていることを特徴とす
る。
また、前記第２のＭＯＳ）う／ジスタが、各々のゲート
が共通に接続された複数のＭＯＳトランジスタの縦続接
続であっても良い。
が共通に接続された複数のＭＯＳトランジスタの縦続接
続であっても良い。
次に本発明について図面を参照して説明する。
第１図は本発明の１実施列を示すものでＮチャンネルト
ランジスタＱ、がＮチャンネルトランジスタのソースお
よびドレインに並列接続され、それぞれのゲート間に遅
延回路ＴＤ１が接続され、共通のドレインはＰチャンネ
ルトランジスタＱ１のドレインに接続されている。ここ
でトランジスタＱ、はＮチャンネルトランジスタＱ、に
比して規模が小さく、従って、電流駆動能力も相対的に
低い。今入力端子ａのレベルが低レベルにあり、Ｐチャ
ンネルトランジスタＱ１がオン状態、Ｑ７．Ｑ。
ランジスタＱ、がＮチャンネルトランジスタのソースお
よびドレインに並列接続され、それぞれのゲート間に遅
延回路ＴＤ１が接続され、共通のドレインはＰチャンネ
ルトランジスタＱ１のドレインに接続されている。ここ
でトランジスタＱ、はＮチャンネルトランジスタＱ、に
比して規模が小さく、従って、電流駆動能力も相対的に
低い。今入力端子ａのレベルが低レベルにあり、Ｐチャ
ンネルトランジスタＱ１がオン状態、Ｑ７．Ｑ。
かいずれもオフ状態にある時負荷容ｔ Ｃ＋はほぼ電源
電圧ＶＤＤＯ電位まで充電されている。この状態で入力
端子ａのレベルが高レベルに変化するとトランジスタＱ
、はオフ状態、トランジスタＱ ２ ＋Ｑ、はいずれも
オン状態に遷移するが、トランジスタＱ２の動作は遅延
回路ＴＤＩの遅延時間分、トランジスタＱｓの動作より
も遅れることになる。
電圧ＶＤＤＯ電位まで充電されている。この状態で入力
端子ａのレベルが高レベルに変化するとトランジスタＱ
、はオフ状態、トランジスタＱ ２ ＋Ｑ、はいずれも
オン状態に遷移するが、トランジスタＱ２の動作は遅延
回路ＴＤＩの遅延時間分、トランジスタＱｓの動作より
も遅れることになる。
このため、負荷容ｔＣ１に充電されていた電荷ははじめ
比較的駆動能力の低いトランジスタＱ、によってのみ放
電されるため、トランジスタＱ２が同時に動作する場合
よりも過渡電流ｉの時間に対する変化率は小さくなり、
結果として節点すに発生するインダクタンスＬ１による
誘迄起電力は低くおさえら几る。ここで、トランジスタ
ＱｚｕＱｓが負荷容ｆＣ１の電荷をある１度放電した後
にオン状態に遷移するよう、Ｔ’ｏｔの遅延時間を定め
ておけば節点ｂＫ発生する誘起起電力、すなわち雑音は
、トランジスタＱ！が単独に動作する場合より、はるか
に低くおさえることができる。この場合の過渡電流ｉの
時間による変化の様子は第２図に示すように抽堰化して
表わすことができる。本図において、時刻１． をト
ランジスタＱ、がオンし始めた時刻である。
比較的駆動能力の低いトランジスタＱ、によってのみ放
電されるため、トランジスタＱ２が同時に動作する場合
よりも過渡電流ｉの時間に対する変化率は小さくなり、
結果として節点すに発生するインダクタンスＬ１による
誘迄起電力は低くおさえら几る。ここで、トランジスタ
ＱｚｕＱｓが負荷容ｆＣ１の電荷をある１度放電した後
にオン状態に遷移するよう、Ｔ’ｏｔの遅延時間を定め
ておけば節点ｂＫ発生する誘起起電力、すなわち雑音は
、トランジスタＱ！が単独に動作する場合より、はるか
に低くおさえることができる。この場合の過渡電流ｉの
時間による変化の様子は第２図に示すように抽堰化して
表わすことができる。本図において、時刻１． をト
ランジスタＱ、がオンし始めた時刻である。
第２図は本発明の他の実施例を示す。本図は第１図にお
けるトランジスタＱ、に一凌えて、縦続接続されたＮチ
ャンネルトランジスタＱ、、Ｑ、、Ｑ。
けるトランジスタＱ、に一凌えて、縦続接続されたＮチ
ャンネルトランジスタＱ、、Ｑ、、Ｑ。
をＱ、と並列に接続したもので、トランジスタＱ４ ｒ
Ｑｓ、Ｑｅ の各々がＱ２と同様の面積であるｉ！ｉＪ
盆でも、縦続接法によって駆動能力が低下するため、遅
延回路ＴＤＩの存在によって、第１図の場合と同様の効
果を期待できる。特にセミカスタムＬＳＩの場合には、
回路によってトランジスタの形態、規模を違えることが
できないため、相対的な低駆動能力トランジスタを複数
個縦続接続することで実現する本構成方法が有効になっ
てくる。
Ｑｓ、Ｑｅ の各々がＱ２と同様の面積であるｉ！ｉＪ
盆でも、縦続接法によって駆動能力が低下するため、遅
延回路ＴＤＩの存在によって、第１図の場合と同様の効
果を期待できる。特にセミカスタムＬＳＩの場合には、
回路によってトランジスタの形態、規模を違えることが
できないため、相対的な低駆動能力トランジスタを複数
個縦続接続することで実現する本構成方法が有効になっ
てくる。
以上説明したように１本発明は、駆動能力の異なるトラ
ンジスタを並列動作させ、かつゲート間に遅延回路を挿
入することで、動作タイミングをずらすととＫよシ過渡
的な電流変化を最小限におさえ、雑音余裕度を確保する
ことができる。本発明の回路では定常状態における雑音
余裕度は、従来回路と何ら差異はない。従って特に多傷
゛号が同時に動作する集積回路において、本発明の手段
が雑音余裕度の確保に有効となる。
ンジスタを並列動作させ、かつゲート間に遅延回路を挿
入することで、動作タイミングをずらすととＫよシ過渡
的な電流変化を最小限におさえ、雑音余裕度を確保する
ことができる。本発明の回路では定常状態における雑音
余裕度は、従来回路と何ら差異はない。従って特に多傷
゛号が同時に動作する集積回路において、本発明の手段
が雑音余裕度の確保に有効となる。
第１図は本発明の一実施例の回路図、第２図は過渡電流
波形図、第３図は本発明の他の実施例の回路図、第４図
は従来の出力駆動回路の回路図である。 Ｑｔ〜Ｑ、・・・・・・ＭＯＳトランジスタ、Ｃ１〜Ｃ
１・・・・・・負荷８１ ＴＤＩ・・・・・・Ｇ Ｎ
Ｄ ？インのインダクタンス。 ”ｆ １：ｙ 、’、 代理人 弁理士 内 原 皆す■−ｍ−°＼ く− 第 ３ 図 第 ４ 閏
波形図、第３図は本発明の他の実施例の回路図、第４図
は従来の出力駆動回路の回路図である。 Ｑｔ〜Ｑ、・・・・・・ＭＯＳトランジスタ、Ｃ１〜Ｃ
１・・・・・・負荷８１ ＴＤＩ・・・・・・Ｇ Ｎ
Ｄ ？インのインダクタンス。 ”ｆ １：ｙ 、’、 代理人 弁理士 内 原 皆す■−ｍ−°＼ く− 第 ３ 図 第 ４ 閏
Claims (2)
- （１）論理回路の出力部を構成する第１のＭＯＳトラン
ジスタと、該第１のＭＯＳトランジスタのソースおよび
ドレインに並列接続された第１のＭＯＳトランジスタと
面積の異なる第２のＭＯＳトランジスタとを有し、該第
１および第２のＭＯＳトランジスタのゲートが遅延回路
を介して相互に接続されていることを特徴とする半導体
集積論理回路。 - （２）前記第２のＭＯＳトランジスタが各々のゲートが
共通に接続された複数のＭＯＳトランジスタの縦続接続
でなることを特徴とする特許請求の範囲第（１）項記載
の半導体集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093613A JPH06105875B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093613A JPH06105875B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体集積論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249523A true JPS62249523A (ja) | 1987-10-30 |
| JPH06105875B2 JPH06105875B2 (ja) | 1994-12-21 |
Family
ID=14087179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093613A Expired - Fee Related JPH06105875B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105875B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171319A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH01171320A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH0323715A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 出力回路 |
| FR2730367A1 (fr) * | 1995-02-08 | 1996-08-09 | Bull Sa | Coupleur d'entree sortie de circuit integre |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135272A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5471958A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Logical operation unit |
| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
-
1986
- 1986-04-22 JP JP61093613A patent/JPH06105875B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135272A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5471958A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Logical operation unit |
| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171319A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH01171320A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH0323715A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 出力回路 |
| FR2730367A1 (fr) * | 1995-02-08 | 1996-08-09 | Bull Sa | Coupleur d'entree sortie de circuit integre |
| EP0726667A1 (fr) * | 1995-02-08 | 1996-08-14 | Bull S.A. | Coupleur d'entrée sortie de circuit intégré |
| US5644254A (en) * | 1995-02-08 | 1997-07-01 | Bull, S.A. | Rapid switching input-output couplers for high rate data transfer buses |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105875B2 (ja) | 1994-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |