JPH01171320A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH01171320A JPH01171320A JP62331811A JP33181187A JPH01171320A JP H01171320 A JPH01171320 A JP H01171320A JP 62331811 A JP62331811 A JP 62331811A JP 33181187 A JP33181187 A JP 33181187A JP H01171320 A JPH01171320 A JP H01171320A
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- JP
- Japan
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- output
- transistor
- trs
- signal
- circuit
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- Pending
Links
- 230000004913 activation Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 210000002534 adenoid Anatomy 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07C—ACYCLIC OR CARBOCYCLIC COMPOUNDS
- C07C45/00—Preparation of compounds having >C = O groups bound only to carbon or hydrogen atoms; Preparation of chelates of such compounds
- C07C45/61—Preparation of compounds having >C = O groups bound only to carbon or hydrogen atoms; Preparation of chelates of such compounds by reactions not involving the formation of >C = O groups
- C07C45/63—Preparation of compounds having >C = O groups bound only to carbon or hydrogen atoms; Preparation of chelates of such compounds by reactions not involving the formation of >C = O groups by introduction of halogen; by substitution of halogen atoms by other halogen atoms
Landscapes
- Chemical & Material Sciences (AREA)
- Organic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半得体デバイスの出力回路に関する。
第２図に従来の出力回路の一例を示す。邂源祇位と接地
電位との間に２つのＭＯＳトランジスタＱ１．（ｈを直
列接続したものでＭＣＪ８）ランジスタＱ ｔ 、 Ｑ
２の夫々のゲート４．Ｉｋ １ 、２にはノ・イ出力
起動信号ロウ出力起動１ｇ号が夫々差動方式で入力され
、出力端子３に出力信号が出力される。
電位との間に２つのＭＯＳトランジスタＱ１．（ｈを直
列接続したものでＭＣＪ８）ランジスタＱ ｔ 、 Ｑ
２の夫々のゲート４．Ｉｋ １ 、２にはノ・イ出力
起動信号ロウ出力起動１ｇ号が夫々差動方式で入力され
、出力端子３に出力信号が出力される。
ハイレベルの出力時は７・イ出力起動信力１か高成位と
なりトランジスタＱ＋がＯＨ２、出力端子３にハイ出力
信号が兄生する。同様にロウレベルウ出力信号が発生す
る。第３図にロウ出力時の出力波形を示す。
なりトランジスタＱ＋がＯＨ２、出力端子３にハイ出力
信号が兄生する。同様にロウレベルウ出力信号が発生す
る。第３図にロウ出力時の出力波形を示す。
時刻１１で信号２がハイとな多出力回路がロウレベル出
力を行なう時に出力波形は次の２つの特性を満たす必要
がある。
力を行なう時に出力波形は次の２つの特性を満たす必要
がある。
ます、第１の出力のＤＣレベル保証がある。これは通常
０．４ｖの規格が設定されてお９、出力トランジスタＱ
２の能力が出力ＤＣレベルにそのまま対応する。従って
、ＤＣレベル保証の為には出力トランジスタＱ２の４流
駆動能力は大きい方が望ましい。
０．４ｖの規格が設定されてお９、出力トランジスタＱ
２の能力が出力ＤＣレベルにそのまま対応する。従って
、ＤＣレベル保証の為には出力トランジスタＱ２の４流
駆動能力は大きい方が望ましい。
第２にアクセスの規格が存在する為に、出力信号は一定
以上の速さで出力を行なわなければならない。この為に
はやばυ出力トランジスタＱ２の電流駆動能力は大きい
方が望ましい。
以上の速さで出力を行なわなければならない。この為に
はやばυ出力トランジスタＱ２の電流駆動能力は大きい
方が望ましい。
以上２つのことからトランジスタＱ、の電流駆動能力は
大きい方が望ましい。−アデノくイス目牙のインダクタ
ンスや出力配線のインダクタンス等が存在すると、出力
にリンギングが生じることはよく知られている。これを
第３図の波形１１に示す。この傾向は出力波形の電位変
化率ｄ ｖ ／ ｄ ｔが大きくなければなる程強まる
傾向にある。従って既に述べた２つの目的の為にトラン
ジスタＱ、ｚを大きくしてゆくことはリンギング発生の
見地から制限が与えられてしまう。即ち出力トランジス
タＱ２を太きくしてゆくと第３図の波形１１に示すよう
にリンキングのため出力が０．４ Ｖ付近を振動してし
まいアクセスがかえって遅くなってし葦うことになる。
大きい方が望ましい。−アデノくイス目牙のインダクタ
ンスや出力配線のインダクタンス等が存在すると、出力
にリンギングが生じることはよく知られている。これを
第３図の波形１１に示す。この傾向は出力波形の電位変
化率ｄ ｖ ／ ｄ ｔが大きくなければなる程強まる
傾向にある。従って既に述べた２つの目的の為にトラン
ジスタＱ、ｚを大きくしてゆくことはリンギング発生の
見地から制限が与えられてしまう。即ち出力トランジス
タＱ２を太きくしてゆくと第３図の波形１１に示すよう
にリンキングのため出力が０．４ Ｖ付近を振動してし
まいアクセスがかえって遅くなってし葦うことになる。
これを防止するためにトランジスタＱ２の電流駆動能力
を小さくしてゆくと第３図の波形１０に示すように今度
は出力のＤＣレベルがＤｅレベル保証規格１２の０．４
ｖに至らないか０．４Ｖの規格に対する余裕がほとんど
ない状況になってしなう。このことはノイズ等の影９に
対し１）Ｃレベルの保証が難しくなってしまうというこ
とを示している。
を小さくしてゆくと第３図の波形１０に示すように今度
は出力のＤＣレベルがＤｅレベル保証規格１２の０．４
ｖに至らないか０．４Ｖの規格に対する余裕がほとんど
ない状況になってしなう。このことはノイズ等の影９に
対し１）Ｃレベルの保証が難しくなってしまうというこ
とを示している。
上述した従来の出力回路は、出力トランジスタＱ２の・
電流駆動能力を人さくすれば出力波形にリンキングが生
じ、かえってアクセス時間が遅くなってしまう。また電
流駆動能力？小さくすれば既にＤＣレベルの保証ができ
ないか、またはノイズの影響等で出力のＤＣレベルの規
格を守れないおそれがあるという欠点があった。
電流駆動能力を人さくすれば出力波形にリンキングが生
じ、かえってアクセス時間が遅くなってしまう。また電
流駆動能力？小さくすれば既にＤＣレベルの保証ができ
ないか、またはノイズの影響等で出力のＤＣレベルの規
格を守れないおそれがあるという欠点があった。
そこで本発明の目的は、トランジスタＱ２の駆動時刻に
はリンギングを生じさせず、ａｒｌ力中にはＤＣＣレベ
ル中分保証する出力回路を提供すゐことにある。
はリンギングを生じさせず、ａｒｌ力中にはＤＣＣレベ
ル中分保証する出力回路を提供すゐことにある。
本発明の出力回路は、・ｌｔ源イ位と接地−位との間に
第１と第２のトランジスタを直列接続し、θ１Ｊ記第１
のトランジスタのゲート成極にハイ出力起動１ｇ号をｒ
＜’＋１記第２のトランジスタのケートａ４ｍにロウ出
力起動１ｇ号を与え、ＭｔＪ記第１．第２のトランジス
タの接続点より出力端子に出力する出力回路において、
前記第１．第２のトランジスタの接続点と前記接地・４
位との間に第３のトランジスタを接続し、前Ｓピ′ぼ源
４位と接地４位との間に第４゜第５のトランジスタを直
列接続し、前記第４．第５のトランジスタの接続点をｎ
Ｉ記第３のトランジスタのゲート電極に接続し、ロウ出
力時に限り前記′ｉＡ４のトランジスタのゲート成極に
ＡＩ記第２のトランジスタの駆動信号に比して一定時間
遅せた信号を与え、前記第２のトランジスタのゲート峨
極に入力するロウ出力起動信号と逆相の信号を前記第５
のトランジスタのゲート′電極に与えるように構成した
ことを特徴とするものである。
第１と第２のトランジスタを直列接続し、θ１Ｊ記第１
のトランジスタのゲート成極にハイ出力起動１ｇ号をｒ
＜’＋１記第２のトランジスタのケートａ４ｍにロウ出
力起動１ｇ号を与え、ＭｔＪ記第１．第２のトランジス
タの接続点より出力端子に出力する出力回路において、
前記第１．第２のトランジスタの接続点と前記接地・４
位との間に第３のトランジスタを接続し、前Ｓピ′ぼ源
４位と接地４位との間に第４゜第５のトランジスタを直
列接続し、前記第４．第５のトランジスタの接続点をｎ
Ｉ記第３のトランジスタのゲート電極に接続し、ロウ出
力時に限り前記′ｉＡ４のトランジスタのゲート成極に
ＡＩ記第２のトランジスタの駆動信号に比して一定時間
遅せた信号を与え、前記第２のトランジスタのゲート峨
極に入力するロウ出力起動信号と逆相の信号を前記第５
のトランジスタのゲート′電極に与えるように構成した
ことを特徴とするものである。
以下１本発明の詳軸をその実施例」に基づき図面を参照
して説明する。
して説明する。
第１図は本発明の一実施例の出力回路を持つ半尋体メモ
リを示す。
リを示す。
ここでは′域源電位と接地′電位との間に２つのトラン
ジスタＱ１．Ｑ２を直列接続し、トランジスタＱ １．
Ｑ ２の夫々のゲート電極１，２にノ・イ出力起動信
号、ロウ出力起動１百号を夫々差動方式で入力させて出
力端子３に出力信号を出力させる従来の回路構成に対し
、更に出力端子と接地゛電位との間にトランジスタＱ３
を接続し、′４源電位と接地電位との間ｌこ２つのＭＯ
ＳトランジスタＱｎ、Ｑｓｅ直列接続しトランジスタＱ
４ 、 Ｑ ｓの接続点をトランジスタＱ３のゲート
電極に接続し、ロウ出力起動信号２を受けたデイレイ回
路５．インバータ回路６の出力をトランジスタＱ ４
、 Ｑ ｓの夫々のゲート電極で受はトランジスタＱ
４ 、 Ｑ ｓの接続点の出力信号４をトランジスタＱ
３のゲート電極に入力させロウ出力の駆動信号に比して
一定時間遅れてトランジスタＱ３をＯＮさせるティレイ
回路５′に加えた構成の出力回路となっている。ただし
、トランジスタＱ２の′電流駆動能力は出力時リンキン
グを生じさせない為に小さいものとする。
ジスタＱ１．Ｑ２を直列接続し、トランジスタＱ １．
Ｑ ２の夫々のゲート電極１，２にノ・イ出力起動信
号、ロウ出力起動１百号を夫々差動方式で入力させて出
力端子３に出力信号を出力させる従来の回路構成に対し
、更に出力端子と接地゛電位との間にトランジスタＱ３
を接続し、′４源電位と接地電位との間ｌこ２つのＭＯ
ＳトランジスタＱｎ、Ｑｓｅ直列接続しトランジスタＱ
４ 、 Ｑ ｓの接続点をトランジスタＱ３のゲート
電極に接続し、ロウ出力起動信号２を受けたデイレイ回
路５．インバータ回路６の出力をトランジスタＱ ４
、 Ｑ ｓの夫々のゲート電極で受はトランジスタＱ
４ 、 Ｑ ｓの接続点の出力信号４をトランジスタＱ
３のゲート電極に入力させロウ出力の駆動信号に比して
一定時間遅れてトランジスタＱ３をＯＮさせるティレイ
回路５′に加えた構成の出力回路となっている。ただし
、トランジスタＱ２の′電流駆動能力は出力時リンキン
グを生じさせない為に小さいものとする。
第４図に出力回路よシロウレベル出力を行なう時の出力
波形を示す。ます、時刻ｔ１で信号２がハイとなシ出力
回路でトランジスタＱ２がＯＮするがトランジスタＱ−
の電流駆動Ｈニ力が小さい為。
波形を示す。ます、時刻ｔ１で信号２がハイとなシ出力
回路でトランジスタＱ２がＯＮするがトランジスタＱ−
の電流駆動Ｈニ力が小さい為。
リンギングを生じないのでアクセスは遅くならずＤＣレ
ベルへ移行する。また信号２がハイになるとインバータ
回路の出力を介し、トランジスタ佑はＯＦＦ’Ｌデイレ
イ回路５の出力を介し、トランジスタＱ４がＯＮＬ、時
刻ｔ２で信号４が７・イになり、トランジスタＱ３がＯ
ＮするとＤＣレベルが下がりＤＣレベル保証規格１２を
満足し、更にノイズに強くなる。また時刻ｔ３で信号２
がロウとなりトランジスタＱｚはυＦＦｌ、、インバー
タ回′ｊ１！Ｉ６の出力全弁しトランジスタＱｓはＯＮ
Ｉ、）ランジスタＱ３をＯＦＦさせることで出力のリセ
ットを行なう。ただし、トランジスタＱ４の電流駆動能
力は田カリセ、ト時０Ｎ−ＩＪＮ・１流を太きくさせな
い為に小さいものとしトランジスタＱ。
ベルへ移行する。また信号２がハイになるとインバータ
回路の出力を介し、トランジスタ佑はＯＦＦ’Ｌデイレ
イ回路５の出力を介し、トランジスタＱ４がＯＮＬ、時
刻ｔ２で信号４が７・イになり、トランジスタＱ３がＯ
ＮするとＤＣレベルが下がりＤＣレベル保証規格１２を
満足し、更にノイズに強くなる。また時刻ｔ３で信号２
がロウとなりトランジスタＱｚはυＦＦｌ、、インバー
タ回′ｊ１！Ｉ６の出力全弁しトランジスタＱｓはＯＮ
Ｉ、）ランジスタＱ３をＯＦＦさせることで出力のリセ
ットを行なう。ただし、トランジスタＱ４の電流駆動能
力は田カリセ、ト時０Ｎ−ＩＪＮ・１流を太きくさせな
い為に小さいものとしトランジスタＱ。
の′１流駆動能力は出カリセット時、信号４のハイレベ
ルヲ迭＜ロウレベルにしてトランジスタＱｓをＯＦＦに
する為に大きいものとする。
ルヲ迭＜ロウレベルにしてトランジスタＱｓをＯＦＦに
する為に大きいものとする。
以上説明したように本発明の出力回路によればトランジ
スタＱ２の（流駆動能力？小さくする事でリンキングが
生じないためアクセスの遅れがなく、且つロウｍ力期間
中はトランジスタＱ３により出力電位が下がるため、ノ
イズを受けてもＬ）Ｃレベルを保証できるという効果が
ある。
スタＱ２の（流駆動能力？小さくする事でリンキングが
生じないためアクセスの遅れがなく、且つロウｍ力期間
中はトランジスタＱ３により出力電位が下がるため、ノ
イズを受けてもＬ）Ｃレベルを保証できるという効果が
ある。
第１図は本発明の一実施例を示した回路図、第２図は従
来例の回路図、ｗＪａ図は第２図の動作を示す波形図、
第４図は第１図の動作を示す波形図である。 １・・・・・・ハイ出力起動信号、２・・・・・・ロウ
出力起動信号、３・・・・・・出力端子、４・・・・・
・トランジスタＱ４゜Ｑ５の接続点の出力信号、５・・
・・・・デイレイ回路。 ６・・・・・・インバータ回路、１０・・・・・・トラ
ンジスタ蟻の能力が小さい時の出力信号、１１・・・・
・・トランジスタＱ：の能力が大きい時の出力信号、１
２・・・・・・１）Ｃレベル保証規格。 代理人 弁理士 内 原 晋 茅 Ｉ 田 茅 ２１ｆ！Ｊ
来例の回路図、ｗＪａ図は第２図の動作を示す波形図、
第４図は第１図の動作を示す波形図である。 １・・・・・・ハイ出力起動信号、２・・・・・・ロウ
出力起動信号、３・・・・・・出力端子、４・・・・・
・トランジスタＱ４゜Ｑ５の接続点の出力信号、５・・
・・・・デイレイ回路。 ６・・・・・・インバータ回路、１０・・・・・・トラ
ンジスタ蟻の能力が小さい時の出力信号、１１・・・・
・・トランジスタＱ：の能力が大きい時の出力信号、１
２・・・・・・１）Ｃレベル保証規格。 代理人 弁理士 内 原 晋 茅 Ｉ 田 茅 ２１ｆ！Ｊ
Claims (1)
- 電源電位と接地電位との間に、第１と第２のトランジス
タを直列接続し、前記第１のトランジスタのゲート電極
にハイ出力起動信号を前記第２のトランジスタのゲート
・電極にロウ出力起動信号を与え、前記第１、第２のト
ランジスタの接続点より出力端子に出力する出力回路に
おいて、前記第１、第２のトランジスタの接続点と前記
接地電位との間に第３のトランジスタを接続し、前記電
源電位と接地電位との間に第４、第５のトランジスタを
直列接続し、前記第４、第５のトランジスタの接続点を
前記第３のトランジスタのゲート・電極に接続し、ロウ
出力時に限り前記第４のトランジスタのゲート電極に前
記第２のトランジスタの駆動信号に比して一定時間遅せ
た信号を与え、前記第２のトランジスタのゲート電極に
入力するロウ出力起動信号と逆相の信号を前記第５のト
ランジスタのゲート電極に与えるように構成したことを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331811A JPH01171320A (ja) | 1987-12-25 | 1987-12-25 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331811A JPH01171320A (ja) | 1987-12-25 | 1987-12-25 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171320A true JPH01171320A (ja) | 1989-07-06 |
Family
ID=18247910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331811A Pending JPH01171320A (ja) | 1987-12-25 | 1987-12-25 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01171320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250995A (ja) * | 1995-03-09 | 1996-09-27 | Nec Corp | 出力回路 |
| WO2017069073A1 (ja) * | 2015-10-20 | 2017-04-27 | 株式会社日立パワーデバイス | 電力変換装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125222A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 出力バツフア |
| JPS61167220A (ja) * | 1985-01-19 | 1986-07-28 | Sanyo Electric Co Ltd | 信号出力回路 |
| JPS61277225A (ja) * | 1985-05-31 | 1986-12-08 | Seiko Epson Corp | 出力バツフア回路 |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| JPS62249523A (ja) * | 1986-04-22 | 1987-10-30 | Nec Corp | 半導体集積論理回路 |
-
1987
- 1987-12-25 JP JP62331811A patent/JPH01171320A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125222A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 出力バツフア |
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| JPS62249523A (ja) * | 1986-04-22 | 1987-10-30 | Nec Corp | 半導体集積論理回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250995A (ja) * | 1995-03-09 | 1996-09-27 | Nec Corp | 出力回路 |
| WO2017069073A1 (ja) * | 2015-10-20 | 2017-04-27 | 株式会社日立パワーデバイス | 電力変換装置 |
| JP2017078927A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社日立製作所 | 電力変換装置 |
| US10224425B2 (en) | 2015-10-20 | 2019-03-05 | Hitachi Power Semiconductor Device, Ltd. | Electric power converter |
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