JP2776643B2 - クロック駆動回路 - Google Patents
クロック駆動回路Info
- Publication number
- JP2776643B2 JP2776643B2 JP3029444A JP2944491A JP2776643B2 JP 2776643 B2 JP2776643 B2 JP 2776643B2 JP 3029444 A JP3029444 A JP 3029444A JP 2944491 A JP2944491 A JP 2944491A JP 2776643 B2 JP2776643 B2 JP 2776643B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- power supply
- line
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、クロック駆動回路に係
り、特に多相クロックを回路に供給するクロック駆動回
路に関する。
り、特に多相クロックを回路に供給するクロック駆動回
路に関する。
【０００２】
【従来の技術】変化時刻が互いに異なる複数相のクロッ
ク信号を回路に供給する従来のクロック駆動回路、例え
ば、非重複多相クロックの駆動回路は、各相のクロック
線駆動部分が共通の電源線及び接地線によって電源の供
給を受けていた。
ク信号を回路に供給する従来のクロック駆動回路、例え
ば、非重複多相クロックの駆動回路は、各相のクロック
線駆動部分が共通の電源線及び接地線によって電源の供
給を受けていた。
【０００３】通常、クロック線の負荷容量は他の信号線
と比較して非常に大きいためクロック駆動回路のスイッ
チングに伴って大きな電源電流がながれ、そのため電源
線及び接地線にノイズが発生する。この電源ノイズは、
非重複の異相クロック間で相互に影響し合う。
と比較して非常に大きいためクロック駆動回路のスイッ
チングに伴って大きな電源電流がながれ、そのため電源
線及び接地線にノイズが発生する。この電源ノイズは、
非重複の異相クロック間で相互に影響し合う。
【０００４】例えば、非重複２相クロックの場合、図３
のようなクロック波形を生成しようとしたとき、電源線
及び接地線の波形に図４のようなノイズが発生し、その
結果クロック駆動回路から出力されるクロックの波形は
図５のように変形し、異相クロック波形の交差電圧が上
昇する。
のようなクロック波形を生成しようとしたとき、電源線
及び接地線の波形に図４のようなノイズが発生し、その
結果クロック駆動回路から出力されるクロックの波形は
図５のように変形し、異相クロック波形の交差電圧が上
昇する。
【０００５】
【発明が解決しようとする課題】上述したように従来の
非重複多相クロック回路は、異相クロックのスイッチン
グノイズが電源線及び接地線を介して相互に影響し合
い、異相クロックの交差電圧が上昇して、最悪の場合に
は交差電圧がスイッチング素子の閾値を超えてしまう。
このようなクロック波形の歪はディジタル回路における
様々な誤動作の原因となっている。
非重複多相クロック回路は、異相クロックのスイッチン
グノイズが電源線及び接地線を介して相互に影響し合
い、異相クロックの交差電圧が上昇して、最悪の場合に
は交差電圧がスイッチング素子の閾値を超えてしまう。
このようなクロック波形の歪はディジタル回路における
様々な誤動作の原因となっている。
【０００６】例えば、クロック波形の歪によってスイッ
チング素子のゲート電位が上昇すると、不必要な時刻に
素子が導通状態となり、ダイナミック回路における保持
抜けや、ラッチ回路における信号の筒抜け等の誤動作を
生じる。
チング素子のゲート電位が上昇すると、不必要な時刻に
素子が導通状態となり、ダイナミック回路における保持
抜けや、ラッチ回路における信号の筒抜け等の誤動作を
生じる。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、異相クロックのスイッチングノイズが電源
線及び接地線を介して影響し合うことのないクロック駆
動回路を提供することを目的とする。
のであって、異相クロックのスイッチングノイズが電源
線及び接地線を介して影響し合うことのないクロック駆
動回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るクロック駆
動回路は、クロック信号を供給する複数のクロック信号
駆動部を有するクロック駆動回路において、前記クロッ
ク信号の変化開示時刻が互いに異なる相のクロック信号
駆動部の電源線及び接地線は、それぞれに関して互いに
独立となっていることを特徴とする。
動回路は、クロック信号を供給する複数のクロック信号
駆動部を有するクロック駆動回路において、前記クロッ
ク信号の変化開示時刻が互いに異なる相のクロック信号
駆動部の電源線及び接地線は、それぞれに関して互いに
独立となっていることを特徴とする。
【０００９】
【作用】本発明のクロック駆動回路においては、各相の
クロック信号駆動部の電源線及び接地線が、異相のクロ
ック信号駆動部の電源線及び接地線と共通でないので、
異相クロックのスイッチングノイズが電源線及び接地線
を介して影響し合うことがない。
クロック信号駆動部の電源線及び接地線が、異相のクロ
ック信号駆動部の電源線及び接地線と共通でないので、
異相クロックのスイッチングノイズが電源線及び接地線
を介して影響し合うことがない。
【００１０】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１１】図１は、本発明の一実施例に係るクロック
駆動回路の構成を示しており、本実施例では反転論理出
力付きの非重複２相クロック駆動回路を例に挙げてい
る。
駆動回路の構成を示しており、本実施例では反転論理出
力付きの非重複２相クロック駆動回路を例に挙げてい
る。
【００１２】図１のクロック駆動回路は、２個のナンド
ゲート及び３個のインバータからなる位相制御回路２
と、夫々Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴからな
るクロック駆動ゲート回路１１〜１４とを有している。
クロック駆動ゲート回路１１〜１４は、第１相正相クロ
ック駆動ゲート回路１１、第１相逆相クロック駆動ゲー
ト回路１２、第２相正相クロック駆動ゲート回路１３、
及び第２相逆相クロック駆動ゲート回路１４で構成され
る。第１相正相クロック駆動ゲート回路１１及び第１相
逆相クロック駆動ゲート回路１２は、共通の高電位電源
線、即ち電源線３、及び共通の接地電源線、即ち接地線
５を介して夫々高電位基準電位源１５及び低電位基準電
位源１６に接続されている。第２相正相クロック駆動ゲ
ート回路１３及び第２相逆相クロック駆動ゲート回路１
４は、共通の高電位電源線、即ち電源線４、及び共通の
接地電源線、即ち接地線６を介して夫々高電位基準電位
源１５及び低電位基準電位源１６に接続されている。つ
まり、互いに異なる第１相と第２相のクロック駆動ゲー
ト回路１１，１２と１３，１４は夫々異なる電源線３と
４及び接地線５と６を介して高電位基準電位源１５及び
低電位基準電位源１６から電源の供給を受けている。
ゲート及び３個のインバータからなる位相制御回路２
と、夫々Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴからな
るクロック駆動ゲート回路１１〜１４とを有している。
クロック駆動ゲート回路１１〜１４は、第１相正相クロ
ック駆動ゲート回路１１、第１相逆相クロック駆動ゲー
ト回路１２、第２相正相クロック駆動ゲート回路１３、
及び第２相逆相クロック駆動ゲート回路１４で構成され
る。第１相正相クロック駆動ゲート回路１１及び第１相
逆相クロック駆動ゲート回路１２は、共通の高電位電源
線、即ち電源線３、及び共通の接地電源線、即ち接地線
５を介して夫々高電位基準電位源１５及び低電位基準電
位源１６に接続されている。第２相正相クロック駆動ゲ
ート回路１３及び第２相逆相クロック駆動ゲート回路１
４は、共通の高電位電源線、即ち電源線４、及び共通の
接地電源線、即ち接地線６を介して夫々高電位基準電位
源１５及び低電位基準電位源１６に接続されている。つ
まり、互いに異なる第１相と第２相のクロック駆動ゲー
ト回路１１，１２と１３，１４は夫々異なる電源線３と
４及び接地線５と６を介して高電位基準電位源１５及び
低電位基準電位源１６から電源の供給を受けている。
【００１３】次に、このように構成された本実施例装置
における動作を説明する。
における動作を説明する。
【００１４】入力端子１に供給される原クロックは、位
相制御回路２を通った後、各相毎に分かれてクロック駆
動ゲート回路１１〜１４に供給される。クロック駆動ゲ
ート回路１１〜１４は、夫々出力端子７〜１０を通して
各別に負荷を駆動する。電源線３及び４は高電位基準電
源１５から、各々独立に配線されており、電源線３は第
１相のクロック駆動ゲート回路１１及び１２に、また電
源線４は第２相のクロック駆動ゲート回路１３及び１４
に高電位電源出力を供給する。接地線５及び６は低電位
基準電位源１６から各々独立に配線され、接地線５は第
１相のクロック駆動ゲート回路１１及び１２に、また接
地線６は第２相のクロック駆動ゲート回路１３及び１４
に低電位電源出力、即ち接地電位を供給する。
相制御回路２を通った後、各相毎に分かれてクロック駆
動ゲート回路１１〜１４に供給される。クロック駆動ゲ
ート回路１１〜１４は、夫々出力端子７〜１０を通して
各別に負荷を駆動する。電源線３及び４は高電位基準電
源１５から、各々独立に配線されており、電源線３は第
１相のクロック駆動ゲート回路１１及び１２に、また電
源線４は第２相のクロック駆動ゲート回路１３及び１４
に高電位電源出力を供給する。接地線５及び６は低電位
基準電位源１６から各々独立に配線され、接地線５は第
１相のクロック駆動ゲート回路１１及び１２に、また接
地線６は第２相のクロック駆動ゲート回路１３及び１４
に低電位電源出力、即ち接地電位を供給する。
【００１５】第１相のクロック駆動ゲート回路１１及び
１２は、共に同一の時刻にスイッチングを行い、同様に
第２相のクロック駆動ゲート回路１３及び１４は、共に
同一時刻にスイッチングを行う。この場合、第１相のク
ロック駆動ゲート回路１１，１２と第２相のクロック駆
動ゲート回路１３，１４とはスイッチング時刻にずれが
あるため、従来ならばスイッチングノイズによって相互
に妨害し合う関係にある。しかしながら、図１の構成に
おいては、電源線３と４は互いに独立であり、また接地
線５と６も互いに独立であるため、スイッチングノイズ
による各相間の相互の妨害はおこらない。
１２は、共に同一の時刻にスイッチングを行い、同様に
第２相のクロック駆動ゲート回路１３及び１４は、共に
同一時刻にスイッチングを行う。この場合、第１相のク
ロック駆動ゲート回路１１，１２と第２相のクロック駆
動ゲート回路１３，１４とはスイッチング時刻にずれが
あるため、従来ならばスイッチングノイズによって相互
に妨害し合う関係にある。しかしながら、図１の構成に
おいては、電源線３と４は互いに独立であり、また接地
線５と６も互いに独立であるため、スイッチングノイズ
による各相間の相互の妨害はおこらない。
【００１６】次に、この状況を波形を参照して説明す
る。
る。
【００１７】図６は従来のクロック駆動回路の出力波形
及び電源波形の一例をあらわしたものである。第１相の
クロックＣＫ１と、その反転信号ＣＫ１Ｂの変化点で電
源電圧の変動が生じ、同様に第２相のクロックＣＫ２と
その反転信号ＣＫ２Ｂの変化点でも電源電圧の変動が生
じるため、第１相のクロックと第２相のクロックは相互
に妨害し合っている。
及び電源波形の一例をあらわしたものである。第１相の
クロックＣＫ１と、その反転信号ＣＫ１Ｂの変化点で電
源電圧の変動が生じ、同様に第２相のクロックＣＫ２と
その反転信号ＣＫ２Ｂの変化点でも電源電圧の変動が生
じるため、第１相のクロックと第２相のクロックは相互
に妨害し合っている。
【００１８】図２は本発明のクロック駆動回路の出力波
形及び電源波形の一例であり、これら各波形は、夫々、
図１の出力端子７，８、電源線３、接地線５、電源線
４、接地線６、及び出力端子９，１０における波形であ
る。図６に示すように、第１相の出力端子７及び８の波
形の変化点で電源線３及び接地線５に発生する電源ノイ
ズは、第２相の電源線４及び接地線６に伝わらず、同様
に出力端子９及び１０の変化点で電源線４及び接地線６
に発生する電源ノイズは電源線３及び接地線５に伝わら
ないので、出力端子７，８，９，及び１０に夫々出力さ
れるクロック信号の波形に歪は生じない。
形及び電源波形の一例であり、これら各波形は、夫々、
図１の出力端子７，８、電源線３、接地線５、電源線
４、接地線６、及び出力端子９，１０における波形であ
る。図６に示すように、第１相の出力端子７及び８の波
形の変化点で電源線３及び接地線５に発生する電源ノイ
ズは、第２相の電源線４及び接地線６に伝わらず、同様
に出力端子９及び１０の変化点で電源線４及び接地線６
に発生する電源ノイズは電源線３及び接地線５に伝わら
ないので、出力端子７，８，９，及び１０に夫々出力さ
れるクロック信号の波形に歪は生じない。
【００１９】このように、複数相のクロック信号駆動部
の電源線及び接地線を相毎に互いに分離して独立させる
ことにより、各相のクロック信号駆動部から発生するス
イッチングノイズが電源線及び接地線を介して相互に影
響し合うことがなく、異相クロック波形の交差電圧の上
昇を防ぐことができる。その結果、クロックによって制
御されるディジタル回路において、従来しばしば発生し
ていた、保持抜けや、信号の筒抜け等の誤動作を防止す
ることができる。
の電源線及び接地線を相毎に互いに分離して独立させる
ことにより、各相のクロック信号駆動部から発生するス
イッチングノイズが電源線及び接地線を介して相互に影
響し合うことがなく、異相クロック波形の交差電圧の上
昇を防ぐことができる。その結果、クロックによって制
御されるディジタル回路において、従来しばしば発生し
ていた、保持抜けや、信号の筒抜け等の誤動作を防止す
ることができる。
【００２０】本発明は、上述の実施例に限定されず、例
えば、正相と逆相のクロック駆動ゲート回路の電源線及
び接地線も分離して互いに独立とする等、種々変形して
実施することができる。
えば、正相と逆相のクロック駆動ゲート回路の電源線及
び接地線も分離して互いに独立とする等、種々変形して
実施することができる。
【００２１】
【発明の効果】以上述べたように、本発明によれば、複
数の相のクロック信号駆動部の電源線及び接地線を互い
に分離して独立とすることにより、各相のクロック信号
駆動部から発生するスイッチングノイズが電源線及び接
地線を介して相互に影響し合うことのないクロック駆動
回路を提供することができる。
数の相のクロック信号駆動部の電源線及び接地線を互い
に分離して独立とすることにより、各相のクロック信号
駆動部から発生するスイッチングノイズが電源線及び接
地線を介して相互に影響し合うことのないクロック駆動
回路を提供することができる。
【図１】本発明の一実施例に係るクロック駆動回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１のクロック駆動回路の出力波形及び電源波
形図である。
形図である。
【図３】非重複２相クロックの理想的な波形図である。
【図４】非重複２相クロック駆動回路が発生するノイズ
を含んだ電源の波形図である。
を含んだ電源の波形図である。
【図５】従来の非重複２相クロック駆動回路の出力波形
図である。
図である。
【図６】従来のクロック駆動回路の出力波形及び電源波
形図である。
形図である。
２；位相制御回路 ３，４；高電位電源線（電源線） ５，６；接地電源線（接地線） １１〜１４；クロック駆動ゲート回路 １５；高電位基準電位源 １６；低電位基準電位源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/06 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 クロック信号を供給する複数のクロック
信号駆動部を有するクロック駆動回路において、前記ク
ロック信号の変化開示時刻が互いに異なる相のクロック
信号駆動部の電源線及び接地線は、それぞれに関して互
いに独立となっていることを特徴とするクロック駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029444A JP2776643B2 (ja) | 1991-01-29 | 1991-01-29 | クロック駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029444A JP2776643B2 (ja) | 1991-01-29 | 1991-01-29 | クロック駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253209A JPH04253209A (ja) | 1992-09-09 |
| JP2776643B2 true JP2776643B2 (ja) | 1998-07-16 |
Family
ID=12276294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029444A Expired - Fee Related JP2776643B2 (ja) | 1991-01-29 | 1991-01-29 | クロック駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776643B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4156075B2 (ja) * | 1998-04-23 | 2008-09-24 | 株式会社半導体エネルギー研究所 | 画像表示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4645947A (en) * | 1985-12-17 | 1987-02-24 | Intel Corporation | Clock driver circuit |
| JP2660027B2 (ja) * | 1988-11-17 | 1997-10-08 | 株式会社東芝 | 集積回路のバイアス供給回路 |
| JPH02203559A (ja) * | 1989-02-01 | 1990-08-13 | Hitachi Ltd | 半導体集積回路 |
-
1991
- 1991-01-29 JP JP3029444A patent/JP2776643B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04253209A (ja) | 1992-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5668484A (en) | High frequency clock signal distribution circuit with reduced clock skew | |
| EP0098060B1 (en) | Clock pulse generating circuit | |
| US4972101A (en) | Noise reduction in CMOS driver using capacitor discharge to generate a control voltage | |
| EP0606912B1 (en) | CMOS polyphase clock generation circuits | |
| JPS6367915A (ja) | クロツク発生器 | |
| US5066868A (en) | Apparatus for generating phase shifted clock signals | |
| JP3571124B2 (ja) | 半導体集積回路 | |
| US4472645A (en) | Clock circuit for generating non-overlapping pulses | |
| JP2776643B2 (ja) | クロック駆動回路 | |
| EP0675596A2 (en) | Clock driver circuit | |
| JP2870629B2 (ja) | 論理回路 | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| US5767696A (en) | Tri-state devices having exclusive gate output control | |
| JPH10242820A (ja) | 集積回路用の非重複クロック信号発生回路および方法 | |
| JPH066186A (ja) | ラッチ回路 | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH0851347A (ja) | 位相整合回路 | |
| US6172527B1 (en) | Output circuit capable of reducing feedthrough current | |
| JP2894040B2 (ja) | ラッチ回路 | |
| US6339346B1 (en) | Low skew signal generation circuit | |
| KR100290960B1 (ko) | 클럭노이즈를제거하기위한글리치필터회로 | |
| JP2731057B2 (ja) | コンパレータ | |
| JP3654878B2 (ja) | 出力回路 | |
| JPH0431603B2 (ja) | ||
| JP2929866B2 (ja) | 入力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |