JPH0431603B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、信号中に含まれる雑音（ノイズ）
を除去するための雑音除去回路に関する。

（従来の技術） 従来、正負いずれの方向のノイズにも対処可能
な雑音除去回路として、第６図に示すような回路
が用いられている。この回路は、２つの遅延回路
１１₁，１１₂とアンドゲート１２₁、およびオア
ゲート１２₂を用いた２段構成となつており、ま
ず前段で正方向のノイズを除去した後、後段で負
方向のノイズを除去するものである。しかしなが
ら、このような構成の雑音除去回路は、構成が複
雑で素子数が多くパターン占有面積も増大する欠
点がある。

このような欠点を除去できる雑音除去回路とし
て、特願昭61−155708号に第７図に示すような回
路が提案されている。この回路は、入力信号eiと
この信号eiを遅延回路１９で遅延した信号eaとが
同一レベルの時、出力端子２０から出力信号eo
を得、不一致の時は出力端子２０の電位をダイナ
ミツクに保持するもので、上記遅延回路１９の遅
延時間より短い時間の正負方向のノイズを除去す
るものである。

しかし、この回路は特定の条件のもとでは誤動
作を起こす危険がある。すなわち、出力端子２０
に接続される負荷容量がMOSトランジスタＱ１
とＱ３との接続点（中間ドレイン）Ｎ１の容量、
あるいはMOSトランジスタＱ４とＱ２との接続
点（中間ドレイン）Ｎ２の容量よりも小さい場合
には、出力をダイナミツクに保持する際に論理レ
ベルが反転することがあり回路の安定性が悪い。

以下、これについて第８図のタイミングチヤー
トを参照しつつ詳しく説明する。時刻ｔ０に入力
信号eiが接地レベル（“Ｌ”レベル）から電源電
圧レベル（“Ｈ”レベル）に変化すると、MOSト
ランジスタＱ１がオフ状態、Ｑ２がオン状態とな
る。この時刻ｔ０より遅延回路１９の遅延時間
Δtだけ遅れて信号eaが“Ｈ”レベルとなり、
MOSトランジスタＱ３がオフ状態、Ｑ４がオン
状態となる。これによつて出力信号eoは“Ｌ”
レベルとなる。この状態で時刻ｔ１に入力信号ei
にローレベルのノイズが重畳されると、MOSト
ランジスタＱ１はオン状態、Ｑ２はオフ状態とな
る。この時、MOSトランジスタＱ３，Ｑ４は遅
延回路１９の出力eaが反転する時刻ｔ３まで前
のオン／オフ状態が保持されるので、電源Vccか
ら接地点への直流パスは存在せず、前の出力の
“Ｌ”レベルがダイナミツクに保持される。この
時継ｔ１，ｔ２間、MOSトランジスタＱ１とＱ
３との接続点Ｎ１は、MOSトランジスタＱ１の
オン状態により電源電圧レベルにチヤージされ
る。

時刻ｔ２に入力信号eiのレベルが“Ｈ”レベル
に復帰すると、MOSトランジスタＱ１，Ｑ３は
オフ状態、Ｑ２，Ｑ４がオン状態となり、出力信
号eoは“Ｌ”レベルとなる。この後ｔ３，ｔ４
の間、出力信号eoはダイナミツクに上記“Ｌ”
レベルを保持しなければならないが、MOSトラ
ンジスタＱ３がオン状態となつているため、接続
点Ｎ１にダイナミツクに保持されていた電荷が出
力端子２０側に流れ込んでこの端子２０の電位が
上昇する。この際、出力端子２０に接続された負
荷容量より接続点Ｎ１の容量が大きいと、出力信
号eoの電位が電源電圧の１／２を越える。通常
CMOS回路の回路閾値は電源電圧の１／２に設
定されているので、出力信号eoの電位がVcc／２
を越えると出力信号eoの論理レベルが“Ｌ”レ
ベルから“Ｈ”レベルに変化する。

また入力信号eiが“Ｌ”レベルの時、この信号
eiに電源電圧レベルのノイズが重畳された場合に
も同様な現象が発生する。すなわち、時刻ｔ５に
入力信号eiが“Ｌ”レベルから“Ｈ”レベルに変
化すると、MOSトランジスタＱ１がオフ状態、
Ｑ２がオン状態となり（この時MOSトランジス
タＱ３はオン状態、Ｑ４はオフ状態となつてい
る）、出力端子２０はハイインピーダンス状態と
なつて“Ｈ”レベルがダイナミツクに保持され
る。この間MOSトランジスタＱ４とＱ２との接
続点Ｎ２は接地電位にデイスチヤージされる。

そして、時刻ｔ６に入力信号eiが“Ｌ”レベル
に復帰すると、MOSトランジスタＱ１，Ｑ３は
オン状態、Ｑ２，Ｑ４はオフ状態となり、出力信
号eoは“Ｈ”レベルとなる。この後ｔ７，ｔ８
の間、出力信号eoはダイナミツクに上記“Ｈ”
レベルを保持しなければならないが、MOSトラ
ンジスタＱ４がオン状態となつているため、出力
端子２０側に保持すべき電荷が接続点Ｎ２に流れ
込み、出力端子２０側の電位が低下する。この
時、出力端子２０に接続された負荷容量より接続
点Ｎ２の容量が大きいと、出力信号eoの電位が
電源電圧の１／２より低くなる。このため、出力
信号eoの論理レベルが“Ｈ”レベルから“Ｌ”
レベルに反転する。

上述したように、前記第７図に示した回路は、
出力端子２０に接続される負荷容量より接続点Ｎ
１，Ｎ２の容量が大きいと誤動作する可能性があ
り、安定性が悪い欠点がある。

このような欠点を除去するためには、第９図に
示すように出力端子２０にラツチ回路２３を設け
れば良い。しかし、ラツチ回路２３を設けると出
力端子２０の出力信号eoを反転する際にインバ
ータ２１の電源からこのインバータ２１のＰチヤ
ネル型MOSトランジスタおよび雑音除去回路の
MOSトランジスタＱ４，Ｑ２を介して接地点に、
あるいは雑音除去回路の電源VccからMOSトラ
ンジスタＱ１，Ｑ３およびインバータ２１のＮチ
ヤネル型MOSトランジスタを介して接地点に一
時的な直流パスが生じ、貫通電流が流れて消費電
流が増加するという新たな問題を生ずる。

（発明が解決しようとする問題点） 上述したように、従来の雑音除去回路は、出力
端の電位をダイナミツクに保持すべき時に電荷の
移動があり、特定の条件のもとでは誤動作する危
険があり、これを防止しようとすると消費電流が
増大する欠点があつた。

この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、消費電流を増
大させることなく安定な動作が得られる雑音除去
回路を提供することである。

［発明の構成］ （問題点を解決するための手段） この発明においては、上記の目的を達成するた
めに、一方が入力信号でオン／オフ制御される第
１、第２のスイツチ手段を直列接続し、その一端
を第１の電位供給源に接続した第１の直列回路を
設けるとともに、この直列回路の他端と第２の電
位供給源間に一方が上記入力信号でオン／オフ制
御される第３、第４のスイツチ手段を直列接続し
て構成した第２の直列回路を設け、上記入力信号
を遅延手段により遅延して上記第１、第２の直列
回路を構成する他方のスイツチ手段をそれぞれオ
ン／オフ制御し、上記第１、第２の直列回路の接
続点と上記第１、第２スイツチ手段との接続点間
に、上記第１の直列回路を構成する一方のスイツ
チ手段と同じ信号でオン／オフ制御され、このス
イツチ手段とは同一レベルの信号に対してオン／
オフ状態になる第５のスイツチ手段を接続すると
ともに、上記第１、第２の直列回路の接続点と上
記第３、第４のスイツチ手段との接続点間に、上
記第２の直列回路を構成する一方のスイツチ手段
と同じ信号でオン／オフ制御され、このスイツチ
手段とは同一レベルの信号に対してオン／オフ状
態が逆になる第６のスイツチ手段を接続してお
り、上記第１の直列回路の第１、第２スイツチ手
段と上記第２の直列回路の第３、第４スイツチ手
段は同一レベルの信号に対してオン／オフ状態が
逆となり、上記第１の直列回路と上記第２の直列
回路との接続点から出力を得るようにしている。

（作 用） 上記のような構成において、第１、第４のスイ
ツチ手段は相補的にスイツチング動作し、且つ上
記第２、第３のスイツチ手段も相補的にスイツチ
ング動作し、上記第２のスイツチ手段と上記第３
のスイツチ手段との接続点から出力を得るように
しており、遅延手段を介した信号が入力信号の変
化に対して所定時間遅れることを利用し、ノイズ
が入力された際に上記第１ないし第４のスイツチ
手段を用いて出力端をハイインピーダンス状態に
設定することにより、直前の出力データを保持す
るようにしている。そして、第１のスイツチ手段
がオフ状態の時、出力端と上記第１、第２のスイ
ツチ手段の接続点とを上記第５のスイツチ手段で
導通させ、上記第４のスイツチ手段がオフ状態の
時、上記出力端と上記第３、第４のスイツチ手段
の接続点とを上記第６のスイツチ手段により導通
させるようにしている。こうすることにより、第
１、第２のスイツチ手段の接続点と出力端間、お
よび第３、第４のスイツチ手段の接続点と出力端
間の電荷の移動を防止できるので、出力端に接続
される負荷容量と第１、第２のスイツチ手段の接
続点の容量、および出力端に接続される負荷容量
と第３、第４のスイツチ手段の接続点の容量との
大小関係に拘らず安定な動作が得られる。

（実施例） 以下、この発明の一実施例について図面を参照
して説明する。第１図において前記第７図と同一
構成部分には同じ符号を付しており、入力信号ei
が供給される入力端子１８には、一端が電源Vcc
（第１の電位供給源）に接続されたＰチヤネル型
のMOSトランジスタＱ１（第１のスイツチ手
段）、および一端が接地点（第２の電位供給源）
に接続されたＮチヤネル型のMOSトランジスタ
Ｑ２（第４のスイツチ手段）のゲートがそれぞれ
接続されるとともに、遅延回路１９の入力端が接
続される。上記MOSトランジスタＱ１，Ｑ２の
他端間には、Ｐチヤネル型のMOSトランジスタ
Ｑ３（第２のスイツチ手段）およびＮチヤネル型
のMOSトランジスタＱ４（第３のスイツチ手段）
が直列接続され、これらMOSトランジスタＱ３，
Ｑ４のゲートには上記遅延回路１９の出力端が接
続される。また、上記MOSトランジスタＱ１と
Ｑ３との接続点（中間ドレイン）Ｎ１とMOSト
ランジスタＱ３とＱ４との接続点間には、Ｎチヤ
ネル型のMOSトランジスタ（第５のスイツチ手
段）Ｑ５が接続され、このMOSトランジスタＱ
５のゲートには上記入力端子１８が接続される。
一方、上記MOSトランジスタＱ４とＱ２との接
続点（中間ドレイン）Ｎ２とMOSトランジスタ
Ｑ３とＱ４との接続点間には、Ｐチヤネル型の
MOSトランジスタ（第６のスイツチ手段）Ｑ６
が接続され、このMOSトランジスタＱ６のゲー
トには上記入力端子１８が接続される。そして、
上記MOSトランジスタＱ３とＱ４との接続点に
接続された出力端子２０から出力信号eoを得る
ようにして成る。

次に、上記のような構成において第２図のタイ
ミングチヤートを参照しつつ動作を説明する。ま
ず入力信号eiが電源電圧レベル（“Ｈ”レベル）
の時、接地レベル（“Ｌ”レベル）のノイズが重
畳された時（時刻ｔ１）の動作について説明す
る。この状態では、MOSトランジスタＱ１，Ｑ
４，Ｑ６がオン状態、MOSトランジスタＱ２，
Ｑ３，Ｑ５がオフ状態となる。この状態では、出
力端子２０は電源Vccおよび接地点への直流パス
を欠くので“Ｌ”レベルがダイナミツクに保持さ
れる。また、接続点Ｎ１はMOSトランジスタＱ
１がオン状態となつているため、電源電圧にチヤ
ージされるがMOSトランジスタＱ３，Ｑ５がい
ずれもオフ状態であるので出力端子２０側は
“Ｌ”レベルがダイナミツクに保持できる。

時刻ｔ２に、入力信号eiが“Ｈ”レベルに復帰
すると、MOSトランジスタＱ１，Ｑ３，Ｑ６が
オフ状態、Ｑ２，Ｑ４，Ｑ５がオン状態となり、
出力信号eoは“Ｌ”レベルとなる。この時、接
続点Ｎ１はMOSトランジスタＱ５がオン状態と
なつているので、MOSトランジスタＱ５，Ｑ４，
Ｑ２の経路で接地レベルにデイスチヤージされ
る。

次に時刻ｔ３に、入力信号eiを遅延回路１９で
遅延した信号eaが“Ｌ”レベルとなると、MOS
トランジスタＱ１，Ｑ４，Ｑ６がオフ状態、Ｑ
２，Ｑ３，Ｑ５がオン状態となる。すると出力端
子２０は電源および接地点への直流パスを欠き、
“Ｌ”レベルがダイナミツクに保持される。この
際、MOSトランジスタＱ３がオン状態となつて
いるため、出力端子２０と接続点Ｎ１が導通する
が、時刻ｔ２，ｔ３間におけるMOSトランジス
タＱ５のオン状態によつて接続点Ｎ１は接地電位
にデイスチヤージされているため、接続点Ｎ１と
出力端子２０は同電位であり、電荷の移動は起こ
らず出力端子２０の“Ｌ”レベルをダイナミツク
に保持できる。

時刻ｔ４に遅延回路１９の出力信号eaが“Ｈ”
レベルに復帰すると、MOSトランジスタＱ１，
Ｑ３，Ｑ６はオフ状態となり、Ｑ２，Ｑ４，Ｑ５
がオン状態となつて、出力信号eoは“Ｌ”レベ
ルとなる。

このように、入力信号eiが電源電圧レベルの
時、接地レベルのノイズが重畳されてもこのノイ
ズを除去することが可能であり、接続点Ｎ１と出
力端子２０間の電荷の移動による論理レベルの反
転を防止できる。

次に、入力信号eiが接地レベル（“Ｌ”レベル）
の時、電源電圧レベル（“Ｈ”レベル）のノイズ
が重畳された場合の動作について説明する。時刻
ｔ５に入力信号eiが“Ｈ”レベルとなると、
MOSトランジスタＱ１，Ｑ４，Ｑ６はオフ状態、
Ｑ２，Ｑ３，Ｑ５オン状態となる。従つて、出力
端子２０は電源および接地点への直流パスを欠く
ので“Ｈ”レベルがダイナミツクに保持される。
ここで、接続点Ｎ２はMOSトランジスタＱ２の
オン状態により接地電位にデイスチヤージされる
が、MOSトランジスタＱ４，Ｑ６がオフ状態と
なつているため、出力端子２０の電位はダイナミ
ツクに保持できる。

時刻ｔ６に入力信号eiが“Ｌ”レベルに復帰す
ると、MOSトランジスタＱ１，Ｑ３，Ｑ６はオ
ン状態、Ｑ２，Ｑ４，Ｑ５はオフ状態となり、出
力信号eoは“Ｈ”レベルとなる。この時、接続
点Ｎ２はMOSトランジスタＱ６のオン状態によ
つて、MOSトランジスタＱ１，Ｑ３，Ｑ６を順
次介して電源電圧レベルにチヤージされる。

時刻ｔ７に、遅延回路１９の出力信号eaが
“Ｈ”レベルとなると、MOSトランジスタＱ１，
Ｑ４，Ｑ６がオン状態となり、Ｑ２，Ｑ３，Ｑ５
がオフ状態となる。これによつて、出力端子２０
には“Ｈ”レベルがダイナミツクに保持される。
この時、MOSトランジスタＱ４がオン状態とな
るため、接続点Ｎ２と出力端子２０とが導通する
が、時刻ｔ６，ｔ７間においてMOSトランジス
タＱ５によつて電源電圧にチヤージされており、
接続点Ｎ２は出力端子２０と同電位であるので電
荷の移動は起こらず、出力端子２０には“Ｈ”レ
ベルがダイナミツクに保持できる。

次の時刻ｔ８に、遅延回路１９の出力信号ea
が“Ｌ”レベルに復帰すると、MOSトランジス
タＱ１，Ｑ３，Ｑ６がオン状態、Ｑ２，Ｑ４，Ｑ
５はオフ状態となり、出力信号eoは“Ｈ”レベ
ルとなる。

上述したように、入力信号eiが接地レベルの
時、電源電圧レベルのノイズが重畳さてもこのノ
イズを除去することが可能であり、接続点Ｎ２と
出力端子２０間の電荷の移動による論理レベルの
反転もない。

従つて、このような構成によれば、接続点Ｎ
１，Ｎ２の容量と出力端子２０に接続される負荷
容量との容量比に拘らず安定した動作が得られ信
頼性が高い。また、遅延回路１９を除けば６個の
MOSトランジスタで構成しているので、前記第
６図の回路に比べてパターン面積を削減でき、電
源と接地点間に直流パスが生じないので前記第９
図の回路に比して低消費電流化できる。

第３図はこの発明の他の実施例を示すもので、
前記第１図の回路においてはMOSトランジスタ
Ｑ１，Ｑ２，Ｑ５およびＱ６のゲートに入力信号
eiを供給し、Ｑ３，Ｑ４のゲートに遅延回路１９
の出力信号eaを供給して導通制御したのに対し、
MOSトランジスタＱ３，Ｑ４のゲートに入力信
号eiを供給し、Ｑ１，Ｑ２，Ｑ５およびＱ６のゲ
ートに遅延回路１９の出力信号eaを供給して導
通制御するように構成したものである。第３図に
おいて前記第１図と同一構成部分には同じ符号を
付してその詳細な説明は省略する。このような構
成においても基本的には前記第１図の回路と同様
な動作を行ない同じ効果が得られる。

第４図および第５図はそれぞれ、この発明の更
に他の実施例を示すもので、第４図の回路におい
てはMOSトランジスタＱ１，Ｑ４，Ｑ５のゲー
トに入力信号eiを、Ｑ２，Ｑ３，Ｑ６のゲートに
遅延回路１９の出力信号eaをそれぞれ供給して
導通制御するように構成し、第５図の回路では
MOSトランジスタＱ２，Ｑ３，Ｑ６のゲートに
入力信号eiを、Ｑ１，Ｑ４，Ｑ５のゲートに遅延
回路１９の出力信号eaをそれぞれ供給して導通
制御するように構成している。このような構成で
あつても前記第１図および第３図の回路と同様な
動作を行ない同じ効果が得られる。

［発明の効果］ 以上説明したようにこの発明によれば、消費電
流を増大させることなく安定なる動作が得られる
雑音除去回路を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる雑音除去
回路を示す図、第２図は上記第１図の回路の動作
を説明するためのタイミングチヤート、第３図な
いし第５図はそれぞれこの発明の他の実施例につ
いて説明するための回路図、第６図、第７図およ
び第９図はそれぞれ従来の雑音除去回路について
説明するための回路図、第８図は上記第７図の回
路の動作を説明するためのタイミングチヤートで
ある。 Vcc…電源（第１の電位供給源）、ei…入力信
号、Ｑ１〜Ｑ６…MOSトランジスタ（スイツチ
手段）、１９…遅延回路（遅延手段）、eo…出力
信号、ea…遅延回路の出力信号。

Claims (1)

1. 【特許請求の範囲】 １ 一方が入力信号でオン／オフ制御される第
   １、第２のスイツチ手段が直列接続されて構成さ
   れ、一端が第１の電位供給源に接続される第１の
   直列回路と、一方が上記入力信号でオン／オフ制
   御される第３、第４のスイツチ手段が直列接続さ
   れて構成され、上記第１の直列回路の他端と第２
   の電位供給源間に接続される第２の直列回路と、
   上記入力信号を遅延して上記第１、第２の直列回
   路を構成する他方のスイツチ手段をそれぞれオ
   ン／オフ制御する遅延手段と、上記第１、第２の
   直列回路の接続点と上記第１、第２のスイツチ手
   段との接続点間に接続され、上記第１の直列回路
   を構成する上記一方のスイツチ手段と同じ信号で
   オン／オフ制御され、上記第１、第２のスイツチ
   手段とは同一レベルの信号に対してオン／オフ状
   態が逆になる第５のスイツチ手段と、上記第１、
   第２の直列回路の接続点と上記第３、第４のスイ
   ツチ手段との接続点間に接続され、上記第２の直
   列回路を構成する上記一方のスイツチ手段と同じ
   信号でオン／オフ制御され、上記第３、第４のス
   イツチ手段とは同一レベルの信号に対してオン／
   オフ状態が逆になる第６のスイツチ手段とを具備
   し、上記第１の直列回路の第１、第２スイツチ手
   段と上記第２の直列回路の第３、第４スイツチ手
   段はそれぞれ同一レベルの信号に対してオン／オ
   フ状態が逆となり、上記第１の直列回路と上記第
   ２の直列回路との接続点から出力を得ることを特
   徴とする雑音除去回路。 ２ 前記第１、第２および第６のスイツチ手段は
   それぞれ第１導電型の電界効果型トランジスタか
   ら成り、前記第３、第４および第５のスイツチ手
   段はそれぞれ第２導電型の電界効果型トランジス
   タから成ることを特徴とする特許請求の範囲第１
   項記載の雑音除去回路。