JP2562437B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JP2562437B2 JP2562437B2 JP61257063A JP25706386A JP2562437B2 JP 2562437 B2 JP2562437 B2 JP 2562437B2 JP 61257063 A JP61257063 A JP 61257063A JP 25706386 A JP25706386 A JP 25706386A JP 2562437 B2 JP2562437 B2 JP 2562437B2
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- inverter
- transmission gate
- turned
- gate
- transmission
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に設けられるフリップフロッ
プ回路に関し、特にMOSトランジスタにより構成される
Tフリップ・フロップに関するものである。
プ回路に関し、特にMOSトランジスタにより構成される
Tフリップ・フロップに関するものである。
従来技術例として第3図の回路を示す。第4図にその
各部の波形を示す。
各部の波形を示す。
第3図において、1,2は同相で作動するトランスミッ
ションゲート、3はこれらゲート1,2と逆相で作動する
トランスミッションゲートである。4,5,6は、インバー
タ、7,8は寄生容量である。
ションゲート、3はこれらゲート1,2と逆相で作動する
トランスミッションゲートである。4,5,6は、インバー
タ、7,8は寄生容量である。
同相で作動する2つのトランスミッションゲート1,2
およびインバータ4,5によって、いわゆるスタティック
回路を構成し、トランスミッションゲート3、インバー
タ6、容量7,8によって、いわゆるダイナミック回路を
構成する。
およびインバータ4,5によって、いわゆるスタティック
回路を構成し、トランスミッションゲート3、インバー
タ6、容量7,8によって、いわゆるダイナミック回路を
構成する。
a,bは互いに逆相の入力パルスであって、パルスaが
オフ,パルスbがオンすることによって、トランスミッ
ションゲート1,2がオフ(OFF)すると同時にトランスミ
ッションゲート3はオン(ON)して、Cの電位は反転す
る。
オフ,パルスbがオンすることによって、トランスミッ
ションゲート1,2がオフ(OFF)すると同時にトランスミ
ッションゲート3はオン(ON)して、Cの電位は反転す
る。
その後パルスaがオンし、パルスbがオフすることに
よって、トランスミッションゲート1,2がオンし、トラ
ンスミッションゲート3がオフする。
よって、トランスミッションゲート1,2がオンし、トラ
ンスミッションゲート3がオフする。
上記回路においては、容量7はハイレベル、容量8は
ローレベルの状態からトランスミッションゲート1,2が
オンし、トランスミッションゲート3がオフするので、
dの電位を確実に反転(オフ→オン)させるためには、
容量8の電荷がゲート2を介して容量7を充電しても、
インバータ5の入力レベルをハイレベルに保って、その
出力、すなわちCの電位をローレベルに保たなければな
らない。そのため容量8よも容量7の容量を大きくしな
ければならない。したがって、この回路では、容量7に
容量を意図的につけたり、出力ラインの負荷に注意しな
ければならず、パターンレイアウトに制約を受けやすい
という欠点があった。
ローレベルの状態からトランスミッションゲート1,2が
オンし、トランスミッションゲート3がオフするので、
dの電位を確実に反転(オフ→オン)させるためには、
容量8の電荷がゲート2を介して容量7を充電しても、
インバータ5の入力レベルをハイレベルに保って、その
出力、すなわちCの電位をローレベルに保たなければな
らない。そのため容量8よも容量7の容量を大きくしな
ければならない。したがって、この回路では、容量7に
容量を意図的につけたり、出力ラインの負荷に注意しな
ければならず、パターンレイアウトに制約を受けやすい
という欠点があった。
本発明の目的は、以上のような問題を解消し、安定に
動作するフリップフロップ回路を提供することにある。
動作するフリップフロップ回路を提供することにある。
本発明は、第1、第2および第3インバータと、各々
が互いに逆相の1対の入力パルスのオン/オフの切換タ
イミングに応答してゲートのオン/オフを切換える第
1、第2および第3トランスミッションゲートとを具
え、前記第1インバータの入力端と前記第2インバータ
の出力端との間に前記第1トランスミッションゲートを
接続し、前記第1インバータの出力端と前記第2インバ
ータの入力端との間に前記第2トランスミッションゲー
トを接続し、前記第1インバータの出力端に前記第3イ
ンバータの入力端を接続し、前記第2インバータの入力
端と前記第3インバータの出力端との間に前記第3トラ
ンスミッションゲートを接続し、前記第1および第3ト
ランスミッションゲートには、互いに逆相の第1の1対
の入力パルスを、当該第1および第3トランスミッショ
ンゲートのオン/オフが互いに逆の状態になるように供
給し、前記第2トランスミッションゲートには、互いに
逆相であって、前記第1の1対の入力パルスに対して、
前記第1トランスミッションゲートのターンオンおよび
前記第3トランスミッションゲートのターンオフのタイ
ミングのとき当該タイミングより遅れたタイミングで当
該第2トランスミッションゲートがターンオンし、前記
第1トランスミッションゲートのターンオフおよび前記
第3トランスミッションゲートのターンオンと同じタイ
ミングで当該第2トランスミッションゲートがターンオ
フするオン/オフの切換タイミングの第2の1対の入力
パルスを供給することを特徴とする。
が互いに逆相の1対の入力パルスのオン/オフの切換タ
イミングに応答してゲートのオン/オフを切換える第
1、第2および第3トランスミッションゲートとを具
え、前記第1インバータの入力端と前記第2インバータ
の出力端との間に前記第1トランスミッションゲートを
接続し、前記第1インバータの出力端と前記第2インバ
ータの入力端との間に前記第2トランスミッションゲー
トを接続し、前記第1インバータの出力端に前記第3イ
ンバータの入力端を接続し、前記第2インバータの入力
端と前記第3インバータの出力端との間に前記第3トラ
ンスミッションゲートを接続し、前記第1および第3ト
ランスミッションゲートには、互いに逆相の第1の1対
の入力パルスを、当該第1および第3トランスミッショ
ンゲートのオン/オフが互いに逆の状態になるように供
給し、前記第2トランスミッションゲートには、互いに
逆相であって、前記第1の1対の入力パルスに対して、
前記第1トランスミッションゲートのターンオンおよび
前記第3トランスミッションゲートのターンオフのタイ
ミングのとき当該タイミングより遅れたタイミングで当
該第2トランスミッションゲートがターンオンし、前記
第1トランスミッションゲートのターンオフおよび前記
第3トランスミッションゲートのターンオンと同じタイ
ミングで当該第2トランスミッションゲートがターンオ
フするオン/オフの切換タイミングの第2の1対の入力
パルスを供給することを特徴とする。
[作用] 本発明によれば、前記第1および第3トランスミッシ
ョンゲートには、互いに逆相の第1の1対の入力パルス
を、当該第1および第3トランスミッションゲートのオ
ン/オフが互いに逆の状態になるように供給し、前記第
2トランスミッションゲートには、互いに逆相であっ
て、前記第1の1対の入力パルスに対して、前記第1ト
ランスミッションゲートのターンオンおよび前記第3ト
ランスミッションゲートのターンオフのタイミングのと
き当該タイミングより遅れたタイミングで当該第2トラ
ンスミッションゲートがターンオンし、前記第1トラン
スミッションゲートのターンオフおよび前記第3トラン
スミッションゲートのターンオンと同じタイミングで当
該第2トランスミッションゲートがターンオフするオン
/オフの切換タイミングの第2の1対の入力パルスを供
給することにより、寄生容量によらずに安定して回路を
反転動作させる。
ョンゲートには、互いに逆相の第1の1対の入力パルス
を、当該第1および第3トランスミッションゲートのオ
ン/オフが互いに逆の状態になるように供給し、前記第
2トランスミッションゲートには、互いに逆相であっ
て、前記第1の1対の入力パルスに対して、前記第1ト
ランスミッションゲートのターンオンおよび前記第3ト
ランスミッションゲートのターンオフのタイミングのと
き当該タイミングより遅れたタイミングで当該第2トラ
ンスミッションゲートがターンオンし、前記第1トラン
スミッションゲートのターンオフおよび前記第3トラン
スミッションゲートのターンオンと同じタイミングで当
該第2トランスミッションゲートがターンオフするオン
/オフの切換タイミングの第2の1対の入力パルスを供
給することにより、寄生容量によらずに安定して回路を
反転動作させる。
第1図に本発明の一実施例を示す。その各部の波形を
第2図に示す。
第2図に示す。
1,2,3はトランスミッションゲート(以下ゲートとい
う)、4,5,6はインバータ、7,8は寄生容量、a,b,a′,
b′は入力パルス、c,dは各部の電圧波形である。
う)、4,5,6はインバータ、7,8は寄生容量、a,b,a′,
b′は入力パルス、c,dは各部の電圧波形である。
本実施例においては、適当な回路手段(図示せず)に
よって、入力パルスaとa′の立上りエッジ間およびb
とb′の立下りエッジ間に各々tだけ時間差を持たせ
る。
よって、入力パルスaとa′の立上りエッジ間およびb
とb′の立下りエッジ間に各々tだけ時間差を持たせ
る。
ついで以上の構成による動作について説明する。
最初に、入力パルスa,a′はオン、入力パルスb,b′は
オフしており、このときゲート1,2はオンし、ゲート3
はオフしている。
オフしており、このときゲート1,2はオンし、ゲート3
はオフしている。
ついで入力パルスa,a′がオフし、入力パルスb,b′が
オンすると、ゲート1,2はターンオフし、ゲート3はタ
ーンオンする。これによって、cの電位は反転し、一
方、ゲート1がオフであるから、インバータ4はcの反
転に応答しない。したがってdの電位は保持されたまま
である。
オンすると、ゲート1,2はターンオフし、ゲート3はタ
ーンオンする。これによって、cの電位は反転し、一
方、ゲート1がオフであるから、インバータ4はcの反
転に応答しない。したがってdの電位は保持されたまま
である。
ついで入力パルスaがオンし(立上り)、入力パルス
bがオフする(立下る)が、入力パルスa′,b′は以前
の状態のままである。これによって、ゲート1はターン
オンし、ゲート3はターンオフし、一方、ゲート2はオ
フしたままである。したがって、インバータ4にゲート
1を介してcの電位のパルスが入力され、その出力電位
(すなわちdの電位)が反転する。ついでt時間後、入
力パルスa′がオンし、入力パルスb′がオフして、ゲ
ート2がオンし、安定した状態となる。
bがオフする(立下る)が、入力パルスa′,b′は以前
の状態のままである。これによって、ゲート1はターン
オンし、ゲート3はターンオフし、一方、ゲート2はオ
フしたままである。したがって、インバータ4にゲート
1を介してcの電位のパルスが入力され、その出力電位
(すなわちdの電位)が反転する。ついでt時間後、入
力パルスa′がオンし、入力パルスb′がオフして、ゲ
ート2がオンし、安定した状態となる。
以上のように、トランスミッションゲート1,2の反転
するタイミングを寄生容量によらずに論理的に(強制的
に)決定することができ、そのため、パターン・レイア
ウトの自由度を増すことができる。
するタイミングを寄生容量によらずに論理的に(強制的
に)決定することができ、そのため、パターン・レイア
ウトの自由度を増すことができる。
出力を取り出すノードの(例えば前記c,dの)位置
や、プリセットするための入力ノードの(例えば前記a,
bの)位置を自由に選ぶことができる。つまり寄生容量
を考慮に入れなくて良いので、レイアウトを簡略化する
ことができる。また、意図的に付加していた配線容量を
削除することができ、さらに各シンボル(構成要素)の
相対的な位置関係を自由に決められているので集積化に
適した回路が得られる。
や、プリセットするための入力ノードの(例えば前記a,
bの)位置を自由に選ぶことができる。つまり寄生容量
を考慮に入れなくて良いので、レイアウトを簡略化する
ことができる。また、意図的に付加していた配線容量を
削除することができ、さらに各シンボル(構成要素)の
相対的な位置関係を自由に決められているので集積化に
適した回路が得られる。
本発明によれば、パターン・レイアウトの自由度を増
すことができ、集積化に適したフリップフロップ回路を
得ることができる。
すことができ、集積化に適したフリップフロップ回路を
得ることができる。
第1図は本発明の一実施例を示す回路図、 第2図は第1図の各部の電圧波形を示す図、 第3図は従来例の回路図、 第4図は第3図の各部の電圧波形を示す図である。 1,2,3……トタンスミッションゲート、 4,5,6……インバータ、 7,8……寄生容量。
Claims (1)
- 【請求項1】第1、第2および第3インバータと、各々
が互いに逆相の1対の入力パルスのオン/オフの切換タ
イミングに応答してゲートのオン/オフを切換える第
1、第2および第3トランスミッションゲートとを具
え、前記第1インバータの入力端と前記第2インバータ
の出力端との間に前記第1トランスミッションゲートを
接続し、前記第1インバータの出力端と前記第2インバ
ータの入力端との間に前記第2トランスミッションゲー
トを接続し、前記第1インバータの出力端に前記第3イ
ンバータの入力端を接続し、前記第2インバータの入力
端と前記第3インバータの出力端との間に前記第3トラ
ンスミッションゲートを接続し、前記第1および第3ト
ランスミッションゲートには、互いに逆相の第1の1対
の入力パルスを、当該第1および第3トランスミッショ
ンゲートのオン/オフが互いに逆の状態になるように供
給し、前記第2トランスミッションゲートには、互いに
逆相であって、前記第1の1対の入力パルスに対して、
前記第1トランスミッションゲートのターンオンおよび
前記第3トランスミッションゲートのターンオフのタイ
ミングのとき当該タイミングより遅れたタイミングで当
該第2トランスミッションゲートがターンオンし、前記
第1トランスミッションゲートのターンオフおよび前記
第3トランスミッションゲートのターンオンと同じタイ
ミングで当該第2トランスミッションゲートがターンオ
フするオン/オフの切換タイミングの第2の1対の入力
パルスを供給することを特徴とするフリップフロップ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61257063A JP2562437B2 (ja) | 1986-10-30 | 1986-10-30 | フリップフロップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61257063A JP2562437B2 (ja) | 1986-10-30 | 1986-10-30 | フリップフロップ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63111716A JPS63111716A (ja) | 1988-05-17 |
JP2562437B2 true JP2562437B2 (ja) | 1996-12-11 |
Family
ID=17301224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61257063A Expired - Fee Related JP2562437B2 (ja) | 1986-10-30 | 1986-10-30 | フリップフロップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2562437B2 (ja) |
-
1986
- 1986-10-30 JP JP61257063A patent/JP2562437B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS63111716A (ja) | 1988-05-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |