KR970006394B1 - 다상 클럭 발생 회로 - Google Patents

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KR970006394B1
KR970006394B1 KR1019940000402A KR19940000402A KR970006394B1 KR 970006394 B1 KR970006394 B1 KR 970006394B1 KR 1019940000402 A KR1019940000402 A KR 1019940000402A KR 19940000402 A KR19940000402 A KR 19940000402A KR 970006394 B1 KR970006394 B1 KR 970006394B1
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고이찌 히라쯔까
히로시 히끼찌
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용없음.

Description

다상 클럭 발생 회로
제1도는 다상 클럭 발생 회로의 종래의 예인 2상 발생 회로를 도시한 회로도.
제2도는 제1도에 도시한 2상 클럭 발생 회로를 설명하는 타이밍 차트.
제3도는 제1도에 도시한 제1클럭 구동기 회로의 입/출력 특성을 도시한 그래프.
제4도는 본 발명의 다상 클럭 발생 회로의 제1실시예에 따른 2상 클럭 발생 회로의 회로도.
제5도는 제4도에 도시한 2상 클럭 발생 회로의 동작을 설명하는 타이밍 차트.
제6도는 본 발명의 다상 클럭 발생 회로의 제2실시예에 따른 2상 클럭 발생 회로의 회로도.
제7도는 제2도에 도시한 2상 클럭 발생 회로의 동작을 설명하는 타이밍 차트.
제8도는 본 발명의 다상 클럭 회로의 제3실시예에 따른 4상 클럭 발생 회로의 회로도.
제9도는 제8도에 도시한 2상 클럭 발생 회로의 동작을 설명하는 타이밍 차트.
제10도는 본 발명의 다상 클럭 발생 회로의 제4실시예는 따른 2상 클럭 발생 회로의 회로도.
제11도는 전압이 로우일 때 제10도에 도시한 2상 클럭 발생 회로의 동작을 설명하는 타이밍 차트.
제12도는 전압이 하이일 때, 제10도에 도시한 2상 클럭 발생 회로의 동작을 설명하는 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
10, 30, 200 : 2상 클럭 발생 회로 11 : 인버터
12 : 제1 NAND 게이트 13 : 제1 NOR 게이트
14 : 제2 NAND 게이트 15 : 제2 NOR 게이트
16 : 제1지연 회로 17 : 제2지연 회로
18 : 제1클럭 구동기 19 : 제2클럭 구동기
50 : 4상 클럭 발생 회로
본 발명은 상보 금속 산화물 반도체(CMOS) 인버터의 클럭 구동기를 채용하는 다상 클럭 발생 회로에 관한 것이다.
최근에, 소망의 처리가 다상 클럭에 응답하여 수행되는 마이크로컴퓨터와 같은 전자 장치에 사용하기 위한 반도체 집적 회로는 고속 동작 및 저 소비 전력의 요구가 점진적으로 증가되었다. 그러나, 실제의 반도체 집적 회로의 특성은 동작속도가 증가하면, 회로들의 전력 소비가 증가하기 때문에 이러한 요구를 만족시키지 못하였다. 다상 클럭 발생 회로의 종래의 예가 이러한 반도체 집적 회로에서 다상 클럭을 발생시키는데 사용되기 때문에, 단상 클럭(Ф)로 부터 상이한 위상인 제1클럭(Ф1) 및 제2클럭(Ф2)를 발생시키는 2상 클럭 발생 회로가 제1도를 참조하여 설명한다. 2상 클럭 발생 회로(100)은 인버터(101), 제1 NAND 게이트(102), 제2 NAND 게이트(103), 제1지연 회로(104), 제2지연 회로(105), 제1클럭 구동기(106) 및 제2클럭 구동기(107)을 포함한다. 인버터(101)은 반전 클럭(Ф')를 발생시키기 위해 단상 클럭(Ф)의 극성을 반전시킨다. 제1 NAND 게이트(102)는 단상 클럭(Ф)와 제2지연 회로(105)의 출력 신호사이의 논리 AND를 부정한다. 제2 NAND 게이트(103)은 반전 클럭(Ф')와 제1지연 회로(104)의 출력 신호사이의 논리 AND를 부정한다. 제1지연 회로(104)는 제1 NAND 게이트(102)의 출력 신호를 소정의 지연 시간(dt1)만큼 지연시킨다. 제2지연 회로(105)는 제2 NAND 게이트(103)의 출력 신호를 소정의 지연 시간(dt2)만큼 지연시킨다. 제1클럭 구동기(106)은 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(Mn1)로 형성된 CMOS 인버터의 구성을 갖고, 제1클럭(Ф1)을 발생시키기 위해 제1 NAND 게이트(102)의 출력 신호의 극성을 반전시킨다. 제2구동기(107)은 제2 PMOS 트랜지스터(Mp2) 및 제1 NMOS 트랜지스터(MN2)로 형성된 CMOS 인버터의 구성을 갖고, 제2클럭(Ф2)를 발생시키기 위해 제2 NAND 게이트(103)의 출력 신호의 극성을 반전시킨다.
2상 클럭 발생 회로(100)의 동작은 제2도에 도시한 타이밍 차트를 참조하여 설명한다. 초기 상태로서, 단상클럭(Ф)가 하이 레벨에서 유지되고, 2상 클럭 발생 회로(100)은 안정 조건내에 존재하면서, 충분한 시간이 경과된다고 가정한다. 이 조건에 있어서, 제2도의 시간(t0)에 도시한 바와 같이, 제1클럭(Ф1)이 하이 레벨이고, 제2클럭(Ф2)가 로우 레벨이다. 이후에, 단상 클럭(Ф)가 시간(t1)에서 로우 레벨로 변화될 때, 제1 NAND 게이트(102)는 하이 레벨로 변화하고, 결과적으로, 제1클럭(Ф1)은 지연 시간의 지연이 제1클럭 구동기(106)에 의해 제공된 후에 하이 레벨에서 로우 레벨로 변화한다. 한편, 시간(t1)에서, 인버터(101)로 부터 출력되는 반전 클럭(Ф')는 하이 레벨로 변화한다. 그러나, 제1 NAND 게이트(102)의 출력 신호가 제1지연 시간(dt1)의 지연 후에만 제2 NAND 게이트(103)에 입력되기 때문에, 제1 NAND 게이트(102)의 출력 신호는 시간(t1)로부터 제1지연 시간(dt1)의 지연 후에 하이 레벨에서 로우 레벨로 변화한다. 제2클럭 구동기(107)에서의 지연 시간이 제1클럭 구동기(106)에서의 지연 시간과 거의 동일하므로, 제2클럭(Ф2)는 제1클럭(Ф1)이 하이 레벨에서 로우 레벨로 변화할 때 개시하는 제1지연 시간(dt1)의 지연 후에 로우 레벨에서 하이 레벨로 변화한다. 그후, 단상 클럭(Ф)이 시간(t1)에 로우 레벨에서 하이 레벨로 변화할 때, 인버터(101)로 부터 출력된 반전 클럭(Ф')이 로우 레벨로 변화한다. 결과적으로, 제2 NAND 게이(103)의 출력 신호는 하이 레벨로 변화하고, 제2클럭(Ф2)은 제2클럭 구동기(107)에서의 지연 시간 지연 후 하이 레벨에서 로우 레벨로 변화한다. 한편, 시간(t1)에서, 제2 NAND 게이트(103)의 출력 신호는 하이 레벨로 변화한다. 그러나, 제2 NAND 게이트(103)의 출력 신호가 제2지연 회로(105)의 제2지연 시간(dt2)의 지연 후에 제1 NAND 게이트(102)에 입력되기 때문에, 제1 NAND 게이트(102)의 출력 신호는 시간(t2)로 부터 제2지연 시간(dt2)의 지연 후에 하이 레벨에서 로우 레벨로 변화한다. 제1클럭 구동기(106)에서의 지연 시간이 제2클럭 구동기(107)에서의 지연 시간과 거의 동일하기 때문에, 제1클럭(Ф1)은 제2클럭(Ф2)가 하이 레벨에서 로우 레벨로 변화할 때 개시하는 제2지연 시간(dt2)의 지연 후에 로우 레벨에서 하이 레벨로 변화한다. 그후, 상술한 동작은 반복적으로 발생한다. 따라서, 2상 클럭 발생 회로(100)에 있어서, 제1 및 제2클럭(Ф1및 Ф2)는 하이 레벨의 중첩 조건을 나타내지 않고, 단상 클럭(Ф)에 동기하여 레벨 변화를 반복한다.
다상 클럭에 응답하여 처리가 수행되는 반도체 집적 회로에 있어서, 정상적으로 클럭의 동작 주기(하이 레벨 또는 로우 레벨의 주기)가 서로 중첩될 필요가 없다. 이것은 클럭의 동작 주기가 서로 중첩하는 경우가 마스터-슬레이브 구성의 래치내의 데이터의 직접 전송 현상과 같은 반도체 집적 회로의 장애를 발생시키기 때문이다. 따라서, 다상 클럭 발생 회로는 한 클럭의 레벨 변화의 타이밍과 다른 클럭의 레벨 변화 사이의 변위의 크기(즉, 클럭들 사이의 지연)이 한 클럭의 상승 또는 하강 연부의 파형의 경사의 크기 보다 크게 되도록 클럭을 발생시켜야 한다. 그러나, 클럭의 상승 또는 하강 연부의 파형의 경사의 크기는 다상 클럭 발생 회로를 구동시키기 위한 전원 전압(즉, 다상 클럭 발생 회로의 응용), 다상 클럭 발생 회로에 대한 부하의 무게 및 여러 가지 다른 파라미터에 좌우된다. 예를 들어, 다상 클럭 발생 회로가 전원 전압이 3V인 시스템에 사용될 때 클럭의 상승 또는 하강 연부의 파형의 경사의 크기는 다상 클럭 발생 회로가 전압 5V인 다른 시스템에 사용될때의 클럭의 상승 또는 하강 연부의 파형의 경사의 크기보다 크고, 따라서, 클럭들 사이의 지연은 전원 전압이 3V인 곳에서 보다 커야한다. 그러나, 클럭들 사이의 지연을 증가시키면 장애에 대한 안전도의 마진을 증가시킬지라도, 증가된 지연은 이 클럭에 의해 동작하는 반도체 집적 회로의 동작 속도를 감소키기도 한다. 따라서, 클럭들 사이의 지연이 이 응용에 안정하고 적절한 크기를 가지므로, 다상 클럭 발생 회로는 여러 가지 응용에 대한 다상 클럭 발생 회로의 응용성을 증가시키기 위해 외부로 부터의 클럭들 사이의 지연이 조정될 수 있도록 구성되는 것이 양호하다. 제1도에 도시한 제1클럭 구동기(106)이 제1 NMOS 트랜지스터(Mn1) 및 제1 PMOS 트랜지스터(Mp1)로 형성된 CMOS 구성의 인버터로 구성되기 때문에, 이것이 제3도에 도시한 특성과 같은 입/출력 특성을 갖는다. 제1클럭 구동기(106)에 대한 입력 전압(VIN)[즉, 제1 NAND 게이트(102)의 출력 신호의 전압]이 거의 OV일 때, 제1 PMOS 트랜지스터(Mp1)은 온이고, 제1 NMOS 트랜지스터(Mn1)은 오프이며, 결과적으로, 제1클럭 구동기(106)의 출력 전압(VOUT)[즉, 제1클럭(Φ1)의 전압]은 전원 전압(VDD)과 거의 동일하다. 한편, 입력 전압(VIN)이 전원 전압(VDD)과 거의 동일할 때, 제1 PMOS 트랜지스터(Mp1)은오프이고, 제1 NMOS 트랜지스터(Mn1)은 온이며, 결과적으로, 출력 전압(VOUT)은 거의 OV이다. 따라서, 제3도에 도시한 한 주기 a 또는 다른 주기 c와 같은 제1클럭 구동기(106)이 안정 조건내인 한 주기내에서, 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1)중 최소한 어느 하나가 오프이고, 관통 전류가 제1클럭 구동기(106)을 통해 흐르지 않는다. 결과적으로, 이 안정 조건 내에서의 전력 소모는 매우 낮다. 그러나, 제3도에 도시한 주기 b와 같은 전이 조건의 주기내에서, 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1)은 모두 온이고, 관통 전류가 제1클럭 구동기(106)을 통해 흐른다. 관통 전류는 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1)의 채널 폭(즉, 콘덕턴스)이 증가함에 따라 증가하고, 동작 주파수[즉, 단상 클럭(Ф)의 주파수]가 증가함에 따라서, 증가한다.
따라서, 제1도에 도시한 2상 클럭 발생 회로(100)과 같은 CMOS 인버터 구성의 클럭 구동기를 포함하는 종래의 다상 클럭 발생 회로는 클럭 구동기의 스위칭시 관통 전류가 흐르기 때문에 전력 소모가 높고, 동작 주파수가 증가함에 따라 클럭 구동기에 의해 전력 소모가 증가하며, 전원 노이즈 또는 접지 노이즈가 발생된다는 문제점을 갖는다.
본 발명의 목적은 전력 소모의 감소 및 클럭들 사이의 지연을 사용하여 CMOS 인버터 구성의 클럭 구동기의 스위칭시 관통 전류의 발생을 억제함으로써 전원 노이즈 발생의 방지를 달성할 수 있는 다상 클럭 발생 회로를 제공하기 위한 것이다.
본 발명의 다른 목적은 후술하는 상세한 설명으로 부터 보다 명백해진다.
본 발명에 따르면, 제1전원 전압 단자; 제2전원 전압 단자; 제1전원 전압 단자에 접속된 소스를 갖는 P-채널 전계 효과 트랜지스터, 및 제2전원 전압 단자에 접속된 소스 및 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 N-채널 전계 효과 트랜지스터를 포함하는 클럭 구동기; 및 P-채널 전계 효과 트랜지스터 및 N-채널 전계 효과 트랜지스터가 서로 동시에 온 상태로 되지 않도록 서로 선택적이고 독립적으로 P-채널 전계 효과 트랜지스터 및 N-채널 전계 효과 트랜지스터에 동조시키기 위한 클럭 구동기 수단을 포함하는 다상 클럭 발생 회로가 제공된다.
본 발명의 다상 클럭 발생 회로의 제1실시예에 따른 2상 클럭 발생 회로(10)은 제4도에 도시한 바와 같이, 인버터(11), 제1 NAND 게이트(12), 제1 NOR 게이트(13), 제2 NAND 게이트(14), 제2 NOR 게이트(15), 제1지연 회로(16), 제2지연 회로(17), 제1클럭 구동기(18), 및 제2클럭 구동기(19)를 포함한다. 인버터(11)는 반전 클럭(Ф')를 발생시키기 위해 단상 클럭(Ф)의 극성을 반전시킨다. 제1 NAND 게이트(13)은 단상 클럭(Ф)와 제2지연 회로(17)의 출력 신호 사이의 논리 AND를 부정한다. 제1 NOR 게이트(13)은 단상 클럭(Ф)와 제2지연 회로(17)의 출력 신호 사이의 논리 OR을 부정한다. 제2 NAND 게이트(14)는 반전 클럭(Φ)와 제1지연 회로(16)의 출력 신호 사이의 논리 AND를 부정한다. 제2 NOR 게이트(14)는 반전 클럭(Ф')와 제1지연 회로(16)의 출력 신호 사이의 논리 OR를 부정한다. 제1지연 회로(16)은 제1 NOR 게이트(13)의 출력 신호를 소정의 제1지연 시간(dt1)만큼 지연시킨다. 제2지연 회로(17)은 제2 NOR 게이트(15)의 출력 신호를 제2지연 시간(dt2)만큼 지연시킨다. 제1클럭 구동기(18)은 제1 NAND 게이트(12)의 출력 신호가 입력되는 게이트를 갖는 제1 PMOS 트랜지스터(Mp1) 및 제1 NOR 게이트(13)의 출력 신호가 입력되는 게이트를 갖는 제1 NMOS 트랜지스터(Mn1)로 구성된 CMOS 인버터의 구성을 갖는다. 제1클럭 구동기는 제1 NAND 게이트(12)의 출력 신호 및 제1 NOR 게이트(13)의 출력 신호로 부터 제1클럭(Ф1)을 발생시킨다. 제2클럭 구동기(19)는 제2 NAND 게이트(14)의 출력이 입력되는 게이트를 갖는 제2 PMOS 트랜지스터(Mp2) 및 제2 NOR 게이트(15)가 입력되는 게이트를 갖는 제2 NMOS 트랜지스터(Mn2)로 형성된 CMOS 인버터의 구성을 갖는다. 제2클럭 구동기는 제2 NAND 게이트(14)의 출력 신호 및 제2 NOR 게이트(15)의 출력 신호로 부터 제2클럭(Ф2)를 발생시킨다. 제1 PMOS 트랜지스터(Mp1)의 소스 및 제2 PMOS 트랜지스터(Mp2)의 소스는 전원 전압 단자(20)에 모두 접속된다. 제1 NMOS 트랜지스터(Mn1)의 소스 및 제2 NMOS 트랜지스터(Mn2)의 소스는 모두 접지에 접속된다. 제1 PMOS 트랜지스터(Mp1)의 드레인 및 제1 NMOS 트랜지스터(Mn1)의 드레인은 서로 접속된다. 제2 PMOS 트랜지스터(Mp2)의 드레인 및 제2 NMOS 트랜지스터(Mn2)의 드레인은 서로 접속된다.
2상 클럭 발생 회로(10)의 동작은 제5도의 타이밍 차트를 참조하여 설명된다. 초기 단계로서, 단상 클럭(Ф)가 하이 레벨이고 2상 클럭 발생 회로(10)이 안정한 조건이면서 충분한 시간이 경과되었다고 가정한다. 이 조건에 있어서, 제5도의 시간(t0)에 도시한 바와 같이, 제1클럭(Ф1)은 하이 레벨이고, 제2클럭(Ф2)는 로우 레벨이다. 제1 NOR 게이트(13)으로의 2입력 신호[즉, 단상 클럭(Ф) 및 제2지연 회로(17)의 출력 신호] 모두는 시간(t0)에서 시간(t1)[여기서, t1은 단상 클럭(Ф)가 하이 레벨에서 로우 레벨로 변화하는 시간을 나타낸다]까지의 주기 동안 하이 레벨을 나타낸다. 결과적으로, 제1 NOR 게이트(13)의 출력 신호는 로우 레벨이고, 제1 NMOS 트랜지스터(Mn1)은 오프이다. 이 시점에서, 제2 NAND 게이트(14)로의 2입력 신호[즉, 반전 클럭(Ф') 및 제1지연 회로(16)의 출력 신호] 모두는 로우 레벨이고, 제2 NAND 게이트(14)의 출력 신호는 하이 레벨을 나타내며, 결과적으로 제2 PMOS 트랜지스터(Mp2)는 오프이다. 이후에, 단상 클럭(Ф)가 시간(t1)에서 로우 레벨로 변화할 때, 제1 NAND 게이트(12)의 출력 신호는 하이 레벨로 변화하고, 결과적으로 제1 PMOS 트랜지스터(Mp1)은 턴 오프이다. 이 시점에서, 인버터(11)로 부터 출력된 반전 클럭(Ф')가 하이 레벨이기 때문에, 제2 NOR 게이트(15)의 출력 신호는 로우 레벨로 변화하고, 결과적으로 제2 NMOS 트랜지스터(Mn2)는 턴 오프된다. 제2 NOR 게이트(15)의 출력 신호가 제2지연 회로(17)을 경유하여 제1 NOR 게이트(13)에 입력되기 때문에, 제1 NOR 게이트(13)의 출력 신호는 제2 NOR 게이트(15)의 출력 신호가 시간(t1)에서 로우 레벨로 변화할 때 개시하는 제2지연 시간(dt2)의 지연 후에 로우 레벨에 하이 레벨로 변화한다. 결과적으로, 제1 NMOS 트랜지스터(Mn1)은 턴 온되고, 제1클럭(Ф1)은 하이 레벨에서 로우 레벨로 변화한다. 제1 NOR 게이트(13)의 출력 신호는 제1지연 회로(16)을 경유하여 제2 NAND 게이트(14)에 입력되기 때문에, 제2 NAND 게이트(14)의 출력 신호는 제1 NOR 게이트(13)의 출력 신호가 로우 레벨로 변화할 때 개시하는 제1지연 시간(dt1)의 지연 후에 하이 레벨에서 로우 레벨로 변화한다. 결과적으로, 제2 PMOS 트랜지스터(Mp2)는 온으로 바뀌고, 제2클럭(Ф2)는 로우 레벨에서 하이 레벨로 변화한다.이 방식으로, 2상 클럭 발생 회로(10)에 있어서, 제1클럭 구동기(18)을 구성하는 제1 PMOS 트랜지스터(Mp1) 및 제2 클럭 구동기(19)를 구성하는 제2 NMOS 트랜지스터(Mn2)는 단상 클럭(Ф)의 하강 연부에 동기하여 턴 오프되고, 제1 NMOS 트랜지스터(Mn1)은 단상 클럭(Ф)의 하강 연부로 부터 제2지연 시간(dt2)의 지연 후에 턴 온된 다음, 제2 PMOS 트랜지스터(Mp2)는 단상 클럭(Ф)의 하강 연부로 부터 제1지연 시간(dt1)과 제2지연 시간(dt2)의 합(dt1+dt2)와 거의 동일한 지연 시간의 지연 후 턴 온된다. 따라서, 제1클럭(Ф1)이 하이 레벨에서 로우 레벨로 변화하기 전에, 제1클럭 구동기(18)의 출력 임피던스가 하이 레벨을 나타내는 제5도의 주기 Hi로 도시한 주기[즉, 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1) 모두가 오프 상태를 나타내는 주기]가 표시된다. 제2클럭(Ф2)가 로우 레벨에서 하이 레벨로 변화하기 전에, 제2클럭 구동기(19)의 출력 임피던스가 하리 레벨을 나타내는 제5도의 주기 Hi로 도시한 주기[즉, 제2 PMOS 트랜지스터(Mp2) 및 제2 NMOS 트랜지스터(Mn2) 모두가 오프 상태를 나타내는 주기]가 표시된다.
그후, 단상 클럭(Ф)가 시간(t2)에서 하이 레벨로 변화할 때까지, NAND 게이트(12)로의 2입력 신호[즉, 단상 클럭(Ф) 및 제2지연 회로(17)의 출력 신호]는 모두 로우 레벨이므로, 제1 NAND 게이트(12)의 출력 신호는 하이 레벨로 나타내고, 제1 PMOS 트랜지스터(Mp1)은 오프이다. 한편, 제2 NOR 게이트(15)로의 2입력신호[즉, 반전 클럭(Ф') 및 제1지연 회로(16)의 출력 신호]는 모두 하이 레벨이므로, 제2 NOR 게이트(15)의 출력 신호는 로우 레벨을 나타내고, 그러므로 제2 NMOS 트랜지스터(Mn2)는 오프이다. 이후에, 단상 클럭(Ф)가 로우 레벨에서 하이 레벨로 시간(t2)에서 변화할 때, 제1 NOR 게이트(13)의 출력 신호는 로우 레벨로 변화하므로, 제1 NMOS 트랜지스터(Mn1)은 턴 오프된다. 이 시점에서, 인버터(11)로 부터 출력된 반전 클럭(Ф')가 로우 레벨로 변화하므로, 제2 NAND 게이트(14)의 출력 신호는 하이 레벨로 변화하고, 제2 PMOS 트랜지스터(Mp2)가 턴 오프된다. 제1 NOR 게이트(13)의 출력 신호가 제1지연 회로(16)을 경유하여 제2 NOR 게이트(15)에 입력되기 때문에, 제2 NOR 게이트(15)의 출력 신호는 제1 NOR 게이트(13)의 출력 신호가 로우 레벨로 변화할 때 개시하는 제1지연 시간(dt1)의 지연 후에 로우 레벨에서 하이 레벨로 변화한다. 결과적으로, 제2 NMOS 트랜지스터(Mn2)가 턴 온되고, 제2클럭(Ф2)가 하이 레벨에서 로우 레벨로 변화한다. 한편, 제2 NOR 게이트(15)의 출력 신호가 제2지연 회로(17)을 경유하여 제1 NAND 게이트(12)에 입력되기 때문에, 제1NOR 게이트(12)의 출력 신호는 제2 NOR 게이트(15)의 출력 신호가 하이 레벨로 변화될 때 개시하는 제2지연 시간(dt2)의 지연 후 하이 레벨에서 로우 레벨로 변화한다. 결과적으로, 제1 PMOS 트랜지스터(Mp1)은 턴 온되고, 제1클럭(Ф1)은 로우 레벨에서 하이 레벨로 변화한다. 이러한 방식으로, 2상 클럭 발생 회로(10)에 있어서, 제1 NMOS 트랜지스터(Mn1) 및 제2 PMOS 트랜지스터(Mp2)는 단상 클럭(Ф)의 상승 연부에 동기하여 턴 오프되고, 단상 클럭(Ф)의 상승 연부로 부터 제1지연 시간(dt1)의 지연 후, 제2 NMOS 트랜지스터(Mn2)는 턴 온되고, 이어서, 제1 PMOS 트랜지스터(Mp1)은 단상 클럭(Ф)의 상승 연부로 부터 제1지연 시간(dt1)과 제2지연 시간(dt2)의 합(dt1+dt2)와 거의 동일한 지연 시간 후에 턴 온된다. 따라서, 제1클럭(Ф1)이 로우 레벨에서 하이 레벨로 변화하기 전에, 제1클럭 구동기(18)의 출력 임피던스가 하이 레벨을 나타내는 제5도의 주기 Hi로 도시한 주기[즉, 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1) 모두가 오프인 주기]가 표시된다. 제2클럭(Ф2)가 하이 레벨에서 로우 레벨로 변화하기 전에, 제2클럭 주동기(19)의 출력 임피던스가 하이 레벨을 나타내는 제5도의 다른 주기 Hi로 도시한 주기[즉, 제2 PMOS 트랜지스터(Mp2) 및 제2 NMOS 트랜지스터(Mn2)가 모두 오프인 주기]가 표시된다. 이후에, 상술한 시간(t1)에서 시간(t2)까지의 동작과 유사한 동작이 반복적으로 발생한다. 따라서, 2상 클럭 발생 회로(10)에 있어서, 제1클럭(Ф1) 및 제2클럭(Ф2)는 하이 레벨의 중첩 조건을 나타내지 않고, 단상 클럭(Ф)와 동기하여 레벨 변화를 반복한다. 즉, 제1클럭(Ф1) 및 제2클럭(Ф2)는 활성 하이 레벨의 2상 클럭을 형성한다.
2상 클럭 발생회로(10)의 동작에 대한 상술한 설명으로 부터 명백한 바와 같이, 제1클럭 구동기(18)의 출력 임피던스가 하이 레벨을 나타내는 주기는 상승 연부 및 제1클럭 구동기(18)을 구성하는 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1)의 온/오프 상태를 상이한 시간에 개별적이고 독립적으로 제어함으로써, 단상 클럭(Ф)의 하강 연부 후에 발생될 수 있고, 제2클럭 구동기(19)의 출력 임피던스가 하이 레벨을 나타내는 다른 주기는 상승 연부 후 및 제2클럭 구동기(19)를 구성하는 제2 PMOS 트랜지스터(Mp2) 및 제2 NMOS 트랜지스터(Mn2)의 온/오프 상태를 상이한 시간에 개별적이고 독립적으로 제어함으로써, 단상 클럭(Ф)의 하강 연부 후에 발생될 수 있다. 결과적으로, 제1클럭 구동기(18) 및 제2클럭 구동기(19)의 스위칭시 다르게 발생되는 관통 전류가 제거될 수 있다. 결과적으로, 단상 클럭(Ф)의 주파수가 증가될지라도 주파수의 증가에 비례하여 증가하는 관통 전류의 증가는 발생하지 않아서 소모 전력의 감소가 달성될 수 있다. 약 400㎛의 채널 폭 및 초고전류 공급 용량을 갖는 MOS 트랜지스터는 예를 들어, 마이크로컴퓨터의 시스템 클럭 구동기에 정상적으로 사용되기 때문에, 종래의 다상 클럭 발생 회로내에서는 15 내지 20mA의 피크값을 갖는 관통 전류가 흐른다. 반면에, 본 발명의 다상 클럭 발생 회로(10)에서는 매우 적은 관통 전류가 흐른다. 결과적으로, 2상 클럭 발생 회로(10)은 저 전력을 소모하는 시스템을 구성할 수 있는데, 이 시스템은 관통 전류로 인한 전원 노이즈 또는 접지 노이즈를 거의 발생시키지 않아서, 높은 신뢰성의 동작을 제공한다.
본 발명의 다상 클럭 발생 회로의 제2실시예에 따른 2상 클럭 발생 회로(30)은 제6도에 도시한 바와 같이, 제1 NAND 게이트(32)의 출력 신호가 제1지연 회로(36)에 입력되고, 제2 NAND 게이트(34)의 출력 신호가 제2지연 회로(37)에 입력된다는 것이 제4도에 도시한 2상 클럭 발생 회로(10)과 다르다. 제6도에 도시한 2상 클럭 발생 회로(30)의 동작은 제7도에 도시한 타이밍 차트를 참조하여 설명된다. 초기 상태로서 단상 클럭(Ф)가 하이 레벨이고, 2상 클럭 발생 회로(30)이 안정한 조건이면서, 충분한 시간이 경과되었다고 가정한다. 이러한 조건에 있어서, 제7도의 시간(t0)에 도시한 바와 같이, 제1클럭(Ф1)은 하이 레벨을 나타내고 제2클럭(Ф2)은 로우 레벨을 나타낸다.
제1 NOR 게이트(33)으로의 2입력신호[즉, 단상 클럭(Ф) 및 제2지연 회로(37)의 출력 신호] 모두는 시간(t0)에서 시간(t1)까지의 시간 주기 동안 하이 레벨을 나타내는데, 여기서, 단상 클럭(Ф)가 하이 레벨에서 로우 레벨로 변화하는 시간은 t1로 표시된다. 결과적으로, 제1 NOR 게이트(33)의 출력 신호는 로우 레벨이고, 제1클럭 구동기(38)을 구성하는 제1 NMOS 트랜지스터(Mn1)은 오프이다. 이 시점에서, 제2 NAND 게이트(34)로의 2입력신호[즉, 반전 클럭(Ф') 및 제1지연 회로(36)의 출력 신호]가 모두 로우 레벨이기 때문에, 제2 NAND 게이트(34)의 출력 신호는 하이 레벨을 나타내고, 제2클럭 구동기(39)를 구성하는 제2 PMOS 트랜지스터(Mp2)는 오프이다. 이후에, 단상 클럭(Ф)가 시간(t1)에서 로우로 변화할 때, 제1 NAND 게이트(32)의 출력 신호는 하이 레벨로 변화하고, 제1클럭 구동기(38)을 구성하는 제1 PMOS 트랜지스터(Mp1)은 턴 오프된다. 이 시점에서, 인버터(31)로 부터 출력된 반전 클럭(Ф')는 하이 레벨로 변화하고 제2 NOR 게이트(35)의 출력 신호는 로우 레벨로 변화하며, 제2클럭 구동기(39)를 구성하는 제2 NMOS 트랜지스터(Mn2)는 턴 오프된다. 제1 NAND 게이트(32)의 출력 신호가 제1지연 회로(36)을 경유하여 제2 NOR 게이트(34)에 입력되기 때문에, 제2 NAND 게이트(34)의 출력 신호는 제1 NAND 게이트(32)의 출력 신호가 로우 레벨로 변화할 때 개시하는 제1지연 시간(dt1) 이후에 하이 레벨에서 로우 레벨로 변화한다. 결과적으로, 제2 PMOS 트랜지스터(Mp2)는 턴 온되고, 제2클럭(Ф2)는 로우 레벨에서 하이 레벨로 변화한다. 또한, 제2 NAND 게이트(34)의 출력 신호가 제2지연 회로(37)을 경유하여 제1 NOR 게이트(33)에 입력되기 때문에, 제1 NOR 게이트(33)의 출력 신호는 제2 NAND 게이트(34)의 출력 신호가 시간(t1+dt1)에서 로우 레벨로 변화할 때 개시하는 제2지연 시간(dt2)의 지연 후에 로우 레벨에서 하이 레벨로 변화한다. 결과적으로, 제1 NMOS 트랜지스터(Mn1)은 턴 온되고, 제1클럭(Ф1)은 하이 레벨에서 로우 레벨로 변화한다. 이 방식으로 2상 클럭 발생 회로(30)에 있어서, 제1 PMOS 트랜지스터(Mp1) 및 제2 NMOS 트랜지스터(Mn2)는 단상 클럭(Ф)의 하강 연부에 동기하여 턴 오프되고, 제2 PMOS 트랜지스터(Mp2)는 단상 클럭(Ф)의 하강 연부로 부터 제1지연 시간(dt1)이 거의 동일한 지연 후에 턴 온되고, 이어서 제1 NMOS 트랜지스터(Mn1)은 단상 클럭(Ф)의 하강 연부로 부터 제1지연 시간(dt1) 및 제2지연 시간(dt2)의 합(dt1+dt2)와 거의 동일한 지연 시간 후에 턴 온된다. 따라서, 제1클럭(Ф1)의 하이 레벨에서 로우 레벨로 변화하기 전에, 제1클럭 구동기(38)의 출력 임피던스가 나타내는 주기[즉, 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1) 모두가 오프 상태를 나타내는 주기]가 표시된다. 이 주기는 제7도의 Hi 주기와 동일하다. 제2클럭(Ф2)가 로우 레벨에서 하이 레벨로 변화하기 전에, 제2클럭 주동기(39)의 출력 임피던스가 하이 레벨을 나타내는 주기[즉, 제2 PMOS 트랜지스터(Mp2) 및 제2 NMOS 트랜지스터(Mn2) 모두가 오프 상태를 나타내는 주기가 표시된다. 이 주기는 또한 제7도의 Hi와 동일하다.
이후에, 단상 클럭(Ф)가 시간(t2)에서 하이 레벨로 변화하고, 제1 NAND 게이트(32)로의 2입력 신호[즉, 단상 클럭(Ф) 및 제2지연 회로(37)의 출력 신호]는 모두 로우 레벨이고, 결과적으로, 제1 NANDN 게이트(32)의 출력 신호는 하이 레벨을 나타내고 제1 PMOS 트랜지스터(Mp1)은 오프이다. 한편, 제2 NOR 게이트(35)로의 2입력 신호[즉, 반전 클럭 신호(Ф') 및 제1지연 회로(36)의 출력 신호]가 모두 하이 레벨이기 때문에, 제2 NOR 게이트(35)의 출력 신호는 로우 레벨을 나타내고, 제2 NMOS 트랜지스터(Mn2)는 오프이다. 이후에, 단상 클럭(Ф)가 시간(t2)에서 로우 레벨에서 하이 레벨로 변화할 때, 제1 NOR 게이트(33)의 출력 신호는 로우 레벨로 변화하므로, 제1 NMOS 트랜지스터(Mn1)은 턴 오프된다. 이 시점에서, 인버터(31)로 부터 출력된 반전 클럭(Ф')는 로우 레벨로 변화하고, 결과적으로, 제2 NAND 게이트(34)의 출력 신호는 하이 레벨로 변화하고, 제2 PMOS 트랜지스터(Mp2)는 턴 오프된다. 제2 NAND 게이트(34)의 출력 신호가 제2지연 회로(37)을 경유하여 제1 NAND 게이트(32)에 입력되기 때문에, 제1 NAND 게이트(32)의 출력 신호는 제2 NAND 게이트(34)의 출력 신호가 하이 레벨로 변화할 때 개시하는 제2지연 시간(dt2)의 지연 후에 로우 레벨에서 하이 레벨로 변화한다. 결과적으로, 제1 NMOS 트랜지스터(Mn1)은 턴 온되고, 제1클럭(Ф1)은 로우 레벨에서 하이 레벨로 변화한다. 한편, 제1 NAND 게이트(32)의 출력 신호가 제1지연 회로(36)을 경유하여 제2 NOR 게이트(35)에 입력되기 때문에, 제2 NOR 게이트(35)의 출력 신호는 제1 NAND 게이트(32)의 출력 신호가 로우 레벨로 변화할 때 개시하는 제1지연 시간(dt1)의 지연 후에 하이 레벨에서 로우 레벨로 변화한다. 결과적으로, 제2 NMOS 트랜지스터(Mn2)는 턴 온되고, 제2클럭(Ф2)는 하이 레벨에서 로우 레벨로 변화한다. 이 방식으로, 2상 클럭 발생 회로(30)에 있어서, 제1 NMOS 트랜지스터(Mn1) 및 제2 PMOS 트랜지스터(Mp2)는 단상 클럭(Ф)의 상승 연부에 동기하여 턴 오프되고, 단상 클럭(Ф)의 상승 연부로 부터 제2지연 시간(dt2)와 거의 동일한 지연 후에, 제1 PMOS 트랜지스터(Mp1)은 온으로 바뀌고, 이어서 제2 NMOS 트랜지스터(Mn2)는 단상 클럭(Ф)의 상승 연부로 부터 제1지연 시간(dt1)과 제2지연 시간(dt2)의 합(dt1+dt2)와 거의 동일한 지연 시간 후에 턴 온된다. 따라서, 제1클럭(Ф1)이 로우 레벨에서 하이 레벨로 변화하기 전에, 제1클럭 구동기(38)의 출력 임피던스가 하이 레벨을 나타내는 주기[즉, 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1)이 모두 오프인 주기]가 표시된다. 이 주기는 제7도에 도시한 Hi 주기와 동일하다. 제2클럭(Ф2)가 하이 레벨에서 로우 레벨로 변화하기 전에, 제2클럭 구동기(39)의 출력 임피던스가 하이 레벨을 나타내는 주기[즉, 제2 PMOS 트랜지스터(Mp2) 및 제2 NMOS 트랜지스터(Mn2) 모두가 오프인 주기]가 표시된다. 이 주기는 제7도와 다른 Hi 주기로서 도시된다.
이후에, 시간(t1)에서 시간(t2)까지의 상술한 동작과 유사한 동작이 반복적으로 발생한다. 따라서, 2상 클럭 발생 회로(30)에 있어서, 제1클럭(Ф1) 및 제2클럭(Ф2)는 하이 레벨인 중첩 조건을 나타내지 않고 단상 클럭(Ф)에 동기하여 레벨 변화를 반복한다. 즉, 제1클럭(Ф1) 및 제2클럭(Ф2)는 활성 하이 레벨의 2상 클럭을 형성한다. 2상 클럭 발생 회로(30)에 있어서, 제1클럭 구동기(38)의 출력 임피던스가 하이 레벨을 나타내는 주기는 상승 연부 후 및 제1클럭 구동기(38)을 구성하는 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1)의 온/오프 상태를 상이한 타이밍에서 개별적이고 독립적으로 제어함으로써, 단상 클럭(Ф)의 하강 연부 이후에 발생될 수 있고, 제2클럭 구동기(39)의 출력 임피던스가 하이 레벨을 나타내는 다른 주기는 상승 연부 이후 및 제2클럭 구동기(39)를 구성하는 제2 PMOS 트랜지스터(Mp2) 및 제2 NMOS 트랜지스터(Mn2)의 온/오프 상태를 상이한 타이밍에서 개별적이고 독립적이고 제어함으로써, 단상 클럭(Ф)의 하강 연부 이후에 발생될 수 있다. 결론적으로, 제1클럭 구동기(38) 및 제2클럭 구동기(39)의 스위칭시 다른게 발생될 수 있는 관통 전류는 제거될 수 있다.
본 발명의 다상 클럭 발생 회로의 제3실시예에 따른 4상 클럭 발생 회로(50)은 제8도에 도시한 바와 같이 입력부(60), 제1출력부(701), 제2출력부(702), 제3출력부(703) 및 제4출력부(704)를 포함한다. 입력부(60)은 단상 클럭(Φ)의 주파수를 배가시키기 위한 제1분주 회로(611), 제1분주 회로(611)의 캐리어 신호(Co)의 주파수를 배가하기 위한 제2분주 회로(612), 제1분주 회로(611)의 출력 신호(D1) 및 제2분주 회로(612)의 출력신호(D2) 모두가 하이 레벨을 나타낼 때 하이 레벨의 출력 신호(S1)을 출력하기 위한 제1 AND 게이트(621), 제1분주 회로(611)의 출력 신호(D1)이 로우 레벨을 나타내고, 제2분주 회로(612)의 출력 신호(D2)가 하이 레벨을 나타낼 때 하이 레벨의 출력 신호(S2)를 출력하기 위한 제2 AND 게이트(622), 제1분주 회로(611)의 출력 신호(D1)이 하이 레벨을 나타내고, 제2분주 회로(612)의 출력 신호(D2)가 로우 레벨일 때 하이 레벨의 출력신호(S3)을 출력하기 위한 제3 AND 게이트(623) 및 제1분주 회로(611)의 출력신호(D1) 및 제2분주(회(612)의 출력 신호(D2)가 모두 로우 레벨을 나타낼 때 로우 레벨의 출력 신호(S4)를 출력하기 위한 제4 AND 게이트(624)를 포함한다. 제1출력부(701)은 제1 NAND 게이트(711) 제5 AND(721), 제 NOR 게이트(731), 제1 NOR 게이트(731)의 출력신호가 입력되는 제1지연 회로(741) 및 제1 PMOS 트랜지스터(Mp1) 및 제1 NMOS 트랜지스터(Mn1)로 형성된 제1클럭 구동기(751)를 포함한다. 제1 NAND 게이트(711)의 출력신호는 제1 PMOS 트랜지스터(Mp1)의 게이트에 입력되고, 제1 PMOS 트랜지스터(Mp1)의 소스는 전원 전압 단자(78)에 접속된다. 제1 NOR 게이트(731)의 출력 신호는 제1 NMOS 트랜지스터(Mn1)의 게이트에 입력되고, 제1 NMOS 트랜지스터(Mn1)의 소스는 접지된다. 제1 NMOS 트랜지스터(Mn1)의 드레인은 제1 PMOS 트랜지스터(Mp1)의 드레인에 접속되고, 제1클럭(Φ1)은 이들 사이의 접합으로 부터 출력된다. 제2출력부(702), 제3출력부(703), 제4출력부(704)는 제1출력부(701)과 유사하게 각각 구성된다. 제1출력부(701)의 제1 NAND 게이트(711)은 제1 AND 회로(621)의 출력 신호(S1), 제2출력부(702)의 제2지연 회로(742)의 출력 신호, 제3출력부(703)의 제3지연 회로(743)의 출력 신호 및 제4출력부(704)의 제4지연 회로(744)의 출력 신호들의 논리 AND를 부정한다. 제1출력부(701)의 제5 AND 게이트(721)은 제2출력부(702)의 제2지연 회로(742)의 출력 신호, 제3출력부(703)의 제3지연 회로(743)의 출력 신호 및 제4출력부(704)의 제4지연 회로(744)의 출력신호를 논리적으로 AND한다. 제1출력부(701)의 제1 NOR 게이트(731)은 제1 AND 회로(621)의 출력신호(S1)과 제5 AND 게이트(721)의 출력 사이의 논리 OR을 부정한다. 제2출력부(702)의 제2 NAND 게이트(712)는 제2 AND 게이트(622)제1출력부(701)의 제1지연 회로(741)의 출력신호, 제3출력부(703)의 제3 지연회로(743)의 출력 신호 및 제4출력부(704)의 제4지연 회로(744)의 출력 신호의 논리 AND를 부정한다. 제2출력부(702)의 제6 AND 게이트(722)는 제1출력부(701)의 제1지연 회로(741)의 출력 신호, 제3출력부(703)의 제3지연 회로(743)의 출력 신호 및 제4출력부(704)의 제4지연 회로(744)의 출력 신호를 논리적으로 AND한다. 제2출력부(702)의 제2 NOR 게이트(732)는 제2 AND 게이트(622)의 출력 신호(S2)와 제6 AND 게이트(622)사이의 논리 OR을 부정한다. 제3출력부(703)의 제3 NAND 게이트(713)은 제3 AND 게이트(623)의 출력 신호(S3), 제1출력부(701)의 제1지연 회로(741)의 출력 신호, 제2출력부(702)의 제2지연 회로(742)의 출력 신호 및 제4출력부(704)의 제4지연 회로(744)의 출력 신호의 논리 AND를 부정한다. 제3출력부(703)의 제7 AND 게이트(723)은 제1출력부(701)의 제1지연 회로(741)의 출력 신호 제2출력부(702)의 제2지연회로(742)의 출력 신호 및 제4출력부(704)의 제4지연 회로(744)의 출력 신호를 제7 AND한다. 제3출력부(703)의 제3 NOR 게이트(733)은 제3 AND 게이트(623)의 출력신호와 제7 AND 게이트(723)의 출력신호 사이의 논리 AND를 부정한다. 제4출력부(704)의 제4 NAND 게이트(714)는 제4 AND 게이트(624)의 출력 신호(S4), 제1 출력부(701)의 제1지연 회로(741)의 출력 신호, 제2출력부(702)의 제2지연 회로(742)의 출력신호 및 제3출력부(703)의 제3지연 회로(743)의 출력 신호의 논리, AND를 부정한다. 제4출력부(704)의 제8 AND 게이트(724)는 제1출력부(701)의 제1지연 회로(741)의 출력 신호, 제2출력부(702)의 제2지연 회로(742)의 출력 신호 및 제3출력부(703)의 제3지연 회로(743)의 출력 신호를 논리적으로 AND한다. 제4출력부(704)의 제4 NOR 게이트(734)는 제4 AND 게이트(624)와 제8 AND 게이트(724)의 출력 신호 사이의 논리 OR을 부정한다.
4상 클럭 발생 회로(50)의 동작은 제9도에 도시한 타이밍 차트를 참조하여 설명된다. 제1분주 회로(611)은 단상 클럭(Φ)의 하강 연부에 동기하여 출력 신호(D1)을 출력하고, 단상 클럭(Φ)의 상승 연부에 동기하여 캐리어 신호(Co)를 출력한다. 제2분주 회로(612)캐리어 신호(Co)의 하강 연부에 동기하여 출력 신호(D2)를 출력한다. 제1분주 회로(611)의 출력 신호(D1)은 단상 클럭(Φ)가 시간(t1)에서 하강할 때 하이 레벨에서 하이 레벨로 변화하고, 그 다음 단상 클럭(Φ)가 시간(t3)에서 다시 하강할 때 하이 레벨에서 로우 레벨로 변화한다. 제1분주 회로(611)의 출력 신호(D1)은 단상 클럭(Φ)의 2클럭 펄스 동안 레벨 변화를 반복한다. 제1분주 회로(611)의 캐리어 신호(Co)는 단상 클럭(Φ)가 시간(t2)에서 상승할 때 로우 레벨에서 하이 레벨로 변화하고, 그다음 단상 클럭(Φ)가 시간(t3)에서 하강할 때 하이 레벨에서 로우 레벨로 변환한다. 제1분주 회로(611)의 캐리어 신호는(Co)는 단상 클럭(Φ)의 각 2클럭 펄스 동안 레벨 변화를 반복한다. 제2분주 회로(612)의 출력 신호(D2)는 캐리어 신호(Co)가 시간(t3)에서 하강할 때 로우 레벨에서 하이 레벨로 변화하고, 그다음 캐리어 신호(Co)가 시간(t4)에서 다시 하강할 때 로우 레벨에서 하이 레벨로 변화한다. 제2분주 회로(612)의 출력 신호(D2)는 캐리어 신호(Co)의 각 2클럭 펄스 동안 즉, 단상 클럭(Φ)의 각 4클럭 펄스 동안 레벨 변화를 반복한다. 결과적으로, 제1분주 회로(611)의 출력 신호(D1)과 제2분주 회로(612)의 출력 신호(612)사이의 논리 AND가 상술한 바와 같이 제1 내지 제4 AND 게이트(621-624)에 의해 각각 계산되므로, 단상 클럭(Φ)의 한 주기와 동일한 하이 레벨 주기를 갖고, 제9도에 도시한 바와 같이 단상 클럭(Φ)의 한 클럭 거리(한 클럭 펄스의 주기)만큼 서로 연속적으로 변위된 출력 신호(S1-S4)가 출력된다.
제9도에 도시한 시간(t0)에서 제1 내지 제3클럭(Φ1-Φ3) 모두가 로우 레벨을 나타내고, 제4클럭(Φ4)가 하이 레벨을 나타낸다고 가정한다. 단상 클럭(Φ)가 시간(t1)에서 하강할 때, 제1분주 회로(611)의 출력 신호 (D1)은 로우 레벨에서 하이 레벨로 변화하므로, 제3 AND 게이트(623)의 출력 신호(S3)이 로우 레벨에서 하이 레벨로 변화하고 제4 AND 게이트(624)의 출력 신호(S4)는 하이 레벨에서 로우 레벨로 변화한다. 그럼에도 불구하고, 제1 AND 회로(621)의 출력 신호(S1) 및 제2 AND 게이트(623)의 출력 신호(S2)는 로우 레벨로 유지된다. 결과적으로, 제4 AND 게이트(624)의 출력 신호(S4)가 로우 레벨로 변화할 때, 제4출력부(704)의 제4 NAND 게이트(714)의 출력 신호는 로우 레벨에서 하이 레벨로 변화하고, 결과적으로 제4클럭 구동기(754)를 구성하는 제4 PMOS 트랜지스터(Mp4)는 턴 오프된다. 시간(t1)에서, 제4출력부(704)의 제8 AND 게이트(724)로의 3입력 신호 즉, 제1지연 회로(741)의 출력 신호, 제2지연 회로(742)의 출력 신호 및 제3지연회로(743)의 출력신호는 모두 하이 레벨을 나타내고, 결과적으로, 제8 AND 게이트(724)의 출력 신호는 하이 레벨을 나타낸다. 결과적으로 제4 NOR 게이트(734)의 출력 신호 로우 레벨을 나타내고, 제4클럭 구동기(754)를 구성하는 제4 NMOS 트랜지스터(Mn4)는 오프이다. 그러나 제3 AND 게이트(623)의 출력 신호(S3)이 시간(t1)에서, 하이 레벨로 변화할 때, 제3출력부(703)의 제3 NOR 게이트(743)의 출력 신호는 로우 레벨로 변화한다. 제3 NOR 게이트(733)의 출력 신호가 제3지연 회로(743)를 경유하여 제4출력부(704)의 제8 AND 게이트(724)에 입력되기 때문에, 제8 AND 게이트(724)의 출력 신호는 시간(t1)로부터 제3지연 회로(743)의 지연 시간(dt3)후에 로우 레벨로 변화한다. 따라서, 시간(t1+dt3)에서, 제4 NOR 게이트(734)로의 2입력 신호인 제4 AND 게이트(624)의 출력 신호(S4) 및 제8 AND 게이트(724)의 출력 신호는 로우 레벨로 모두 변화하고, 결과적으로, 제4 NOR 게이트(734)의 출력 신호는 로우 레벨에서 하이 레벨로 변화하며, 제4클럭 구동기(754)를 구성하는 제4 NMOS 트랜지스터(Mn4)가 턴 온된다. 결과적으로, 제4클럭 구동기(754)로 부터 출력된 제4클럭(Φ4)는 하이 레벨에서 로우 레벨로 변화한다. 결과적으로 4상 클럭 발생 회로(50)에 있어서, 제4지연 회로(744)의 출력 임피던스가 하이 레벨을 나타내는 주기가 제4클럭(Φ4)의 하강 연부전에 제3지연 회로(743)의 지연 시간(dt3)에서 확인할 수 있다.
제3출력부(703)의 제7 AND 게이트(723)으로의 3입력 신호들 중에서 제4지연 회로(744)의 출력 신호가 시간(t1)전에 로우 레벨이므로, 제7 AND 게이트(723)의 출력 신호는 로우 레벨이다. 제3 AND 게이트(623)의 출력 신호(S3)도 로우 레벨이므로, 제3 NOR 게이트(733)의 출력 신호는 하이 레벨이고, 제3클럭 구동기 (753)을 구성하는 제3 NMOS 트랜지스터(Mn3)는 온이다. 그러나, 제3 AND 게이트(623)의 출력 신호(S3)가 시간(t1)에서 하이 레벨로 변화할 때, 제3 NOR 게이트(733)의 출력 신호는 로우 베렐로 변화하므로, 제3클럭 구동기(753)을 구성하는 제3 NMOS 트랜지스터(Mn3)는 턴 오프된다. 한편, 제3 AND 게이트(623)의 출력 신호(S3)이 시간(t1)에서 하이 레벨로 변화할때, 제3출력부(703)의 제3 NAND 게이트(713)으로의 4입력 신호 중 제4지연 회로(744)의 출력 신호만이 로우 레벨로 변화한다. 상술한 바와 같이 제4출력부(704)의 제4 NOR 게이트(734)의 출력 신호가 시간(t1+dt3)에서 로우 레벨로 부터 하이 레벨로 변화할지라도, 제4 NOR 게이트(734)의 출력 신호가 제4지연 회로(744)를 경유하여 제3 AND 게이트(713)으로 입력되므로, 제3 NAND 게이트(713)으로의 4입력 신호들은 시간(t1+dt3)에서 제4지연 회로(744)의 지연 시간(dt4) 이후에 모두 하이 레벨로 변한다. 결국, 제3 NAND 게이트(713)의 출력 신호는 시간(t1+dt3+dt4)에서 하이 레벨에서 로우 레벨로 변화하고, 제3클럭 구동기(753)를 구성하는 제3 PMOS 트랜지스터(Mp3)은 턴 온되고, 제3클럭 구동기(753)으로부터 출력되는 제3클럭(Φ3)는 로우 레벨로 하이 레벨로 변화한다. 따라서, 4상 클럭 발생 회로(50)에 있어서, 제3지연 회로(743)의 출력 임피던스가 하이 레벨을 나타내는 주기는 제3지연 회로(743)의 지연 시간(dt3)의 합(dt3+dt4)의 지연 시간 및 제3클럭(Φ3)의 상승 연부 직전의 제4지연 회로(744)의 지연 시간(dt4)에서 확인할 수 있다.
유사하게, 4상 클럭 발생 회로(50)에 있어서, 제3클럭 구동기(753)의 출력 임피던스가 하이 레벨을 나타내는 주지는 제9도에 사선으로 도시한 바와 같이 제3클럭(Φ3)의 하강 연부 직전에 제2지연 회로(742)의 지연 시간(dt2)에서 확인할 수 있고, 제2클럭 구동기(752)의 출력 임피던스가 하이 레벨을 나타내는 다른 주기는 제2지연 회로(742)의 지연 시간(dt2)의 지연 시간의 합(dt2+dt3) 및 제2클럭(Φ2)의 상승 연부 직전에 제3지연 회로(743)의 지연 시간(dt3)서 확인할 수 있으며, 제2클럭 구동기(752)의 출력 임피던스가 하이 레벨을 나타내는 또 다른 주기는 제2클럭(Φ2)의 하강 연부 직전에 제1지연 회로(741)의 지연 시간(dt1)에서 확인될 수 있고, 제1클럭 구동기(751)의 출력 임피던스가 하이 레벨을 나타내는 다른 주기는 제1지연 회로(741)의 지연 시간(dt1)의 지연 시간의 합(dt1+dt2) 및 제1클럭(Φ1)의 상승 연부 직전에 제2지연 회로(742)의 지연 시간(dt2)에서 확인할 수 있으며, 제1클럭 구동기(751)의 출력 임피던스가 하이 레벨을 나타내는 또 다른 주기는 제1클럭(Φ1)의 하강 연부에 직전에 제4지연 회로(744)의 지연 시간(dt4)에서 확인될 수 있고, 제4클럭 구동기(754)의 출력 임피던스가 하이 레벨을 나타내는 다른 주기는 제4지연 회로(744)의 지연 시간(dt4)의 지연 시간의 합(dt4+dt1) 및 제4클럭(Φ4) 상승 연부 직전에 제1지연 회로(741)의 지연 시간(dt1)에서 확인될 수 있다.
상세한 설명이 생략되어 있는 반면에, 입력부의 분주 회로들은 3단으로 제공되고 8상 클럭신호는 4상 클럭 발생 회로(50)과 유사한 구조로 형성할 수 있다는 것을 인지하여야 한다.
본 발명의 다상 클럭 발생 회로의 제4실시예에 따른 2상 클럭 발생 회로(200)는 제4도에 도시된 2상 클럭 발생 회로(10)과는 다르고, 제10도에 도시한 바와 같이 2상 클럭 발생 회로(200)은 제1지연 회로(16) 및 제2지연 회로(17)을 대신해서 지연 시간 설정부를 포함한다. 여기에서, 지연 시간 설정부는 서로 직렬 접속 된 제1 내지 제4지연 회로(2311-2314), 제1 NOR 게이트(213)의 출력 단자와 제1 내지 제4지연 회로(2311-2314) 사이에 삽입된 제1 내지 제4전달 게이트들(2321-2324), 서로 직렬 접속된 제5 내지 제8지연 회로(2315-2318), 제2 NOR 게이트(215)의 출력 단자와 제5 내지 제8지연 회로(2315-2318)의 입력 단자 사이에 삽입된 제5 내지 제8전달 게이트(2325-2328), 상부 비트(D1) 및 하부 신호(D2)로 구성되는 지연 제어 데이터가 저장된 지연 제어 레지스터(235), 지연 제어 레지스터(235)로 부터의 출력된 지연 제어 데이터의 상부 비트(D1)의 극성을 반전하기 위한 제1지연 제어 인버터(2361), 지연 제어 레지스터(235)로 부터 출력된 지연 제어 데이터의 하부 비트(D2)의 극성을 반전시키기 위한 제2지연 제어 인버터(2362) 및 제1 내지 제4지연 제어 NOR 게이트(2371-2374)를 포함한다. 여기서 제1지연 회로(2311)의 출력 신호(DS1)은 제2NAND 게이트(214) 및 제2 NOR 게트(215)로 입력된다. 제5지연 회로(2315)의 출력 신호 (DS2)는 제1 NAND 게이트(212) 및 제1 NOR 게이트(213)으로 입력된다. 제1지연 제어 NOR 게이트(2371)은 지연 제어 레지스터(235)로 부터 이곳에 입력되는 지연 제어 데이터의 상부 비트(D1)와 하부 비트(D2)가 모두 로우 레벨을 나타낼 때, 제1전달 게이트(2321) 및 제5전달 게이트(2355)를 턴 온한다. 제2지연 제어 NOR 게이트(2372)는 지연 제어 레지스터(235)로 부터 이곳에 입력되는 지연 제어 데이터의 상부 비트(D1) 및 제2지연 제어 인버터(2362)로부터 이곳에 입력되는 지연 제어 레지스터(235)로 부터 다시 입력되고, 지연 제어 데이터의 하부 비트(D2)의 반전 신호가 모두 로우 레벨을 나타낼 때, 제2전달 게이트(2322) 및 제6전달 게이트(2326)은 턴 온된다.
제3지연 제어 NOR 게이트(2373)은 제1지연 제어 인버터(2361)로 부터 이곳에 입력되는, 지연 제어 데이터의 상부 비트(D1)의 반전 신호 및 지연 제어 레지스트(235)로 부터 이곳에 입력되는 지연 제어 데이터의 하부 비트(D2)가 모두 로우 레벨을 나타낼 때 제3전달 게이트(2323) 및 제7전달 게이트(2327)은 턴온된다. 제4지연 제어 NOR 게이트(2374)는 제1지연 제어 인버터(2361)로 부터 이곳에 입력되는 지연 제어 데이터의 상부 비트(D1)의 반전 신호 및 제2지연 제어 인버터(2362)로 부터 이곳에 입력되는 지연 제어 데이터의 하부 비트(D2)의 반전 신호가 로우 레벨을 나타낼 때 제4전달 게이트(2324) 및 제8전달 게이트(2328)은 턴 온된다.
2상 클럭 발생 회로(200)의 동작은 제1 내지 제8지연 회로(2311-2318)의 지연 시간이 dt로 모두 같다는 가정 아래 후술하겠다. 2상 클럭 발생 회로(200)에 있어서, 로우 레벨을 나타내는 상부 비트(D1)와 하부 비트(D2)가 로우 레벨을 나타내는 지연 제어 데이터가 지연 제어 레지스터(235)로 저장될 때, 제1지연 제어 NOR 게이트(2371)의 출력 신호만이 하이 레벨로 변화하므로 제1전달 게이트(2321) 및 제5전달 게이트(2325)는 턴 온된다. 결국, 제2 NAND 게이트(214) 및 제2 NOR 게이트(215)에 입력된 제1지연 회로(2311)의 출력신호(DS1)은 제1전달 게이트(2321) 및 제1지연 회로(2311)을 통과한 후 제1 NOR 게이트(213)의 출력 신호로서 제공되기 때문에 지연 시간(dt) 동안 제1 NOR 게이트(213)의 출력 신호를 지연시킴으로써 얻어지는 신호이다. 한편, 제1 NAND 게이트(212) 및 제1 NOR 게이트(212)에 입력된 제1지연 회로(2315)의 출력 신호(DS2)는 제5전달 게이트(2325) 및 제5지연 회로(2315)를 통과한 후 제2 NOR 게이트(215)의 출력 신호로서 제공되기 때문에 지연 시간(dt)에 의해 제2 NOR 게이트(215)의 출력 신호를 지연시킴으로써 얻어지는 신호이다. 한편, 상부 비트(D1)이 로우 레벨을 갖고 하부 비트(D2)가 하이 레벨을 갖는 지연 제어 데이터가 지연 제어 레지스터(235) 내로 저장될 때 제2지연 제어 NOR 게이트(2372)의 출력 신호만이 하이 레벨로 변하므로, 제2전달 게이트(2322) 및 제6전달 게이트(3326)은 턴 온된다. 결국, 제2 NAND 게이트(214) 및 제2 NOR 게이트(215)에 입력된 제1지연 회로(2311)의 출력 신호(DS1)은 제2전달 게이트(2322), 제2지연 회로(2312) 및 제1지연 회로(2311)를 통과한 후 제1 NOR 게이트(213)의 출력 신호로서 제공되기 때문에, 2×dt의 지연 시간 동안 제1 NOR 게이트(213)의 출력 신호를 지연 시킴으로써 얻어지는 신호이다. 한편, 제1 NAND 게이트(212) 및 제1 NOR 게이트(213)에 입력된 제5지연 회로(2315)의 출력 신호(DS2)는 제6전달 게이트(2326), 제6지연 회로(2316) 및 제5지연 회로(2315)를 통과한 후 제2 NOR 게이트(215)의 출력 신호로서 제공되므로, 2×dt의 지연 시간 동안 제2 NOR 게이트(215)의 출력 신호를 지연시킴으로써 얻어지는 신호이다. 더욱이, 상부 비트(D1)이 하이 레벨을 가지고 하부 비트(D2)가 로우 레벨을 갖는 지연 제어 데이터가 지연 제어 레지스터(235) 내에 저장될 때, 제3지연 제어 NOR 게이트(2373)의 출력 신호만이 하이 레벨로 변하므로, 제3전달 게이트(2323) 내에 저장될 때, 제3지연 제어 NOR 게이트(2373)의 출력 신호만이 하이 레벨로 변하므로, 제3전달 게이트(2323) 및 제7전달 게이트(2327)는 턴 온된다. 결국, 제2 NAND 게이트(214) 및 제2 NOR 게이트(215)에 입력된 제1지연 회로(2311)의 출력 신호(DS1)은 제3전달 게이트(2323), 제3지연 회로(2313), 제2지연 회로(2312) 및 제1지연 회로(2311)를 통과한 후 제1 NOR게이트(213)의 출력 신호로서 제공되므로, 3×dt의 지연 시간 동안 제1 NOR 게이트(213)의 출력 신호를 지연시킴으로서 얻어지는 신호이다. 한편, 제1 NAND 게이트(212) 및 제1 NOR 게이트(213)에 입력된 제5지연 회로(2315)의 출력 신호(DS2)은 제7전달 게이트(2327), 제7지연 회로(2317), 제6지연 회로(2316) 및 제5지연 회로(2315)를 통과한 후 제2 NOR 게이트(215)의 출력 신호로서 제공되므로, 3×dt의 지연 시간 동안 제2 NOR 게이트(215)의 출력 신호를 지연시킴으로써 얻어지는 신호이다. 한편, 상부 비트(D1)과 하부 비트(D2)가 하이 레벨을 갖는 지연제어 데이터가 지연 제어 레지스트(235)로 저장될 때 제4지연제어 NOR 게이트(2374)의 출력 신호만이 하이 레벨로 변화므로, 제4전달 게이트(2324) 및 제8전달 게이트(2326)가 턴 온된다. 결국 제2 NAND 게이트(214) 및 제2 NOR 게이트(215)에 입력되는 제1지연 회로(2311)의 출력 신호 (DS1)은 제4전달 게이트(2324), 제4지연 회로(2314), 제3지연 회로(2313), 제2지연 회로(2312) 및 제1지연 회로(2311)을 통과한 후 제1 NOR 게이트(213)의 출력 신호로서 제공되므로, 4×dt의 지연 시간 동안 제1 NOR 게이트(213)의 출력 신호를 지연시킴으로써 얻어지는 신호이다. 한편, 제1 NAND 게이트(212) 및 제1 NOR 게이트(213)에 입력된 제5지연 회로(2315)의 출력신호(DS2)은 제8지연 회로(2318), 제7지연 회로(2317), 제6지연 회로(2316) 및 제5지연 회로(2315)를 통과한 후 제2 NOR 게이트(215)의 출력 신호로서 제공되므로, 4×dt의 지연 시간 동안 제2 NOR 게이트(215)의 출력 신호를 지연시킴으로써 얻어지는 신호이다. 따라서, 2상 클럭 발생 회로(200)에 있어서, 제4도에 도시된 제1지연 회로(16) 및 제2지연 회로(17)의 지연 시간은 4개의 상이한 지연 시간으로 설정될 수 있다. 지연 제어 레지스트(235)에 저장되는 지연 제어 데이터 수를 지연 제어 레지스트(235 내지 n)으로 설정하고 지연 회로의 2세트의 2n개의 단계 수를 설정함으로써, 2n상이한 지연 시간이 설정될 수 있다는 것은 공지되어 있다.
예를 들면, 전압이 3V 정도로 낮을 때 즉, 저속 동작에 있어서, 제1 및 제2클럭(Φ1및 Φ2)의 상승 연부 및 하강 연부의 파형은 제1 및 제2구동기(218 및 219)에서 개시되는 여러 소자들의 캐패시턴스의 영향으로 인해 제11도에 도시한 바와 같이 변형된다. 이 예에 있어서, 제1 및 제2지연 시간(16 및 17)의 지연 시간이 제4도에 도시한 2상 클럭 발생 회로(10)처럼 고정되면 활동적인 제1클럭(Φ1) 및 제2클럭(Φ2) 내에 주기가 존재하므로, 제1 및 제2클럭(Φ1및 Φ2)는 래치를 위한 래칭 클럭으로 사용되고, 예를들어, 마스터-슬레이브 배열, 데이터의 직접 전송같은 고장이 발생한다. 한편, 전압이 5V 정도로 높을 때 즉, 고속 동작에 있어서, 제1 및 제2클럭(Φ1및 Φ2)의 상승 및 하강 연부의 파형의 변형은 제12도에 도시한 바와 같이 제한된다. 그러나, 제2클럭(Φ1)의 하강 연부에서 제1클럭(Φ1)의 상승 연부까지의 시간 또는 제1클럭(Φ1)의 하강 연부에서 제2클럭(Φ2)의 상승 연부까징의 시간에 의해 정의한 지연이 과도하게 큰 값으로 설정되면, 제1 및 제2클럭(Φ1및 Φ2) 하이 레벨의 주기는 과도하게 짧게 되므로 제1 및 제2클럭(Φ1및 Φ2)가 래치를 위한 래칭 클럭으로 사용되면, 예를 들어, 마스터-슬레이브 배열, 래치 데이터에 대한 결함이 발생할 수 있다. 그러나, 상술한 문제점은 제10도에 도시된 2상 클럭 발생 회로(200)을 가지고 지연 제어 레지스트(235)에 저장되어 있는 지연 제어 데이터를 변화시킴으로써 예방할 수 있으므로 전압이 낮을 때 클럭 사이의 지연은 증가할 수 있지만, 전압이 높을 때 클럭 사이의 지연은 감소할 수 있다.
2상 클럭 발생 회로(200)에 있어서, 클럭 상이의 지연은 지연 제어 레지스트(235)에 저장된 지연 제어 데이터에 따라 설정되지만, 클럭 사이의 지연은 외부단자로 부터 지연 제어 데이터를 입력시킴으로써 다르게 설정될 수 있다는 것은 공지되어 있다. 더욱이, 제8도에 도시된 4상 클럭 발생 회로(50)와 같은 클럭 사이의 지연은 제1 내지 제4지연 회로(741 내지 744)의 변수를 지연 시간을 설정함으로써 임의로 설정될 수 있다.
본 발명은 양호한 실시예에 관하여 설명되었으며, 숙련된 기술자는 본 발명을 여러 가지 다른 방법으로 쉽게 실용화할 수 있을 것이다.

Claims (20)

  1. 제1전원 전압 단자; 제2전원 전압 단자; 사익 제1전원 정압 단자에 접속된 소스를 갖는 P-채널 전계 효과 트랜지스터, 상기 제2전원 전압 단자에 접속된 소스 및 상기 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 N-채널 전계 효과 트랜지스터를 포함하는 클럭 구동기; 및 상기 P-채널 전계 효과 트랜지스터와 상기 N-채널 전계 효과 트랜지스터 모두가 온 상태로 동시에 되지 않도록 서로 선택적이고 독립적으로 상기 P-채널 전계 효과 트랜지스터 및 상기 N-채널 전계 효과 트랜지스터를 턴 온시키기 위한 클럭 구동기 구동 수단을 포함하는 것을 특징으로 하는 다상 클럭 발생 회로.
  2. 제1항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  3. 제1전원 전압 단자; 제2전원 전압 단자; 반전 클럭을 발생시키기 위해 단상 클럭의 극성을 반전시키기 위한 반전 수단; 제1논리 AND 수단; 제1논리 OR 수단; 제2논리 AND 수단; 제2논리 OR 수단; 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제1 P-채널 전계 효과 트랜지스터, 및 상기 제1논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압단자에 접속된 소스 및 상기 제1 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제1 N-채널 전계 효과 트랜지스터를 포함하는 제1클럭 구동기; 상기 제2논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제2 P-채널 전계 효과 트랜지스터, 및 상기 제2논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제2 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제2 N-채널 전계 효과 트랜지스터를 포함하는 제2클럭 구동기; 상기 제1논리 OR 수단의 출력 신호를 소정의 제1지연 시간 만큼 지연시키기 위한 제1지연 수단; 및 상기 제2논리 OR 수단의 출력 신호를 소정의 제2지연 시간 만큼 지연시키기 위한 제2지연 수단을 포함하고, 상기 단상 클럭 및 상기 제2지연 수단의 출력 신호가 상기 제1논리 AND 수단 및 상기 제1논리 OR 수단에 입력되고, 상기 반전 수단으로 부터 출력되는 반전 클럭 및 상기 제1지연 수단의 출력신호가 상기 제2논리 AND 수단 및 상기 제2논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  4. 제3항에 있어서, 상기 제2전원 단자가 접지되는 것을 특징으로 하는 다상 발생 회로.
  5. 제1전원 전압 단자; 제2전원 전압 단자; 반전 클럭을 발생시키기 위해 단상 클럭의 극성을 반전시키기 위한 반전 수단; 제1논리 AND 수단; 제1논리 OR 수단; 제2논리 AND 수단; 제2논리 OR 수단; 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속하는 소스를 갖는 제1 P-채널 전계 효과 트랜지스터, 및 상기 제1논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제1 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제1 N-채널 전계 효과 트랜지스터를 포함하는 제1클럭 구동기; 상기 제2논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제2 P-채널 전계 효과 트랜지스터, 및 상기 제2논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제2 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제2 N-채널 전계 효과 트랜지스터를 포함하는 제2클럭 구동기; 상기 제1논리 AND 수단의 출력 신호를 소정의 제1지연 시간 만큼 지연시키기 위한 제1지연 수단; 및 상기 제2논리 AND 수단의 출력 신호를 소정의 제2지연 시간 만큼 지연시키기 위한 제2지연 수단을 포함하고, 상기 단상 클럭 및 상기 제2지연 수단의 출력 신호가 상기 제1논리 AND 수단 및 상기 제1논리 OR 수단에 입력되고, 상기 반전과 수단으로 부터 출력되는 반전 클럭 및 상기 제1지연 수단의 출력 신호가 상기 제2논리 AND 수단과 상기 제2논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  6. 제5항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  7. 제1전원 전압 단자; 제2전원 전압 단자; 반전 클럭을 발생시키기 위해 단상 클럭의 극성을 반전시키기 위한 반전 수단, 제1논리 AND 수단; 제1논리 OR 수단; 제2논리 AND 수단; 제2논리 OR 수단; 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제1 P-채널 전계 효과 트랜지스터, 및 상기 제1논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제1 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제1 N-채널 전계 효과 트랜지스터를 포함하는 제1클럭 구동기; 상기 제2논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제2 P-채널 전계 효과 트랜지스터, 및 상기 제2논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제2 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제2 N-채널 전계 효과 트랜지스터를 포함하는 제2클럭 구동기; 상기 제1논리 OR 수단의 출력 신호를 소정의 제1지연 시간 만큼 지연시키기 위한 제1가변 지연 수단; 및 상기 제2논리 OR 수단의 출력 신호를 소정의 제2지연 시간 만큼 지연시키기 위한 제2가변 지연 수단을 포함하고, 상기 단상 클럭 및 상기 제2가변 지연 수단의 출력 신호가 상기 제1논리 AND 수단 및 상기 제1논리 OR 수단에 입력되고, 상기 반전 수단으로 출력되는 반전 클럭 및 상기 제1가변 지연 수단의 출력 신호가 상기 제2논리 AND 수단과 상기 제2논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭의 발생 회로.
  8. 제7항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  9. 제7항에 있어서, 상기 제1가변 지연 수단의 상기 제1지연 시간 및 상기 제2가변 지연 수단의 상기 제2지연 시간을 세트시키기 위한 지연 시간 세트 수단을 더 포함하는 것을 특징으로 하는 다상 클럭 발생 회로.
  10. 제9항에 있어서, 상기 제2전원 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  11. 제1전원 전압 단자; 제2전원 전압 단자; 반전 클럭을 발생시키기 위해 단상 클럭의 극성을 반전시키기 위한 반전 수단; 제1논리 AND 수단; 제1논리 OR 수단; 제2논리 AND 수단; 제2논리 OR 수단; 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제1 P-채널 전계 효과 트랜지스터, 및 상기 제1논리 OR수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제1 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제1 N-채널 전계 효과 트랜지스터를 포함하는 제1클럭 구동기; 상기 제2논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 제2 P-채널 전계 효과 트랜지스터, 및 상기 제2논리 OR 수단의 출력 신호가 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 제2 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 제2 N-채널 전계 효과 트랜지스터를 포함하는 제2클럭 구동기; 상기 제1논리 AND 수단의 출력 신호를 제1지연 시간 만큼 지연시키기 위한 제1가변 지연 수단; 및 상기 제2논리 AND 수단의 출력 신호를 제2지연 시간 만큼 지연시키기 위한 제2가변지연 수단을 포함하고, 상기 단상 클럭 및 상기 제2가변 지연 수단의 출력 신호가 상기 제1논리 AND 수단 및 상기 제1논리 OR 수단에 입력되고, 상기 반전 수단으로 부터 출력되는 반전 클럭 및 상기 제1가변지연 수단의 출력 신호가 상기 제2논리 AND 수단과 상기 제2논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  12. 제11항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  13. 제11항에 있어서, 상기 제1가변 지연 수단의 제1지연 시간 및 상기 제2가변 지연 수단의 제2지연 시간을 세트시키기 위한 지연 시간 세트 수단을 더 포함하는 것을 특징으로 하는 다상 클럭의 발생 회로.
  14. 제13항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  15. 제1전원 전압 단자; 제2전원 전압 단자; 다수의 분주 신호를 발생시키기 위해 단상 클럭 주파수를 분할하기 위한 분주 수단; 및 제1논리 AND 수단, 제2논리 AND 수단, 논리 OR 수단, 상기 논리 OR 수단의 출력 신호를 소정의 지연 시간 만큼 지연시키기 위한 지연 수단, 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 P-채널 전계 효과 트랜지스터를 갖고, 상기 제1논리 OR 수단의 출력 신호 입력되는 게이트 상기 제2전원 전압 단자에 접속된 소스 및 상기 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 N-채널 전계 효과 트랜지스터를 갖고 있는 클럭 구동기를 각각 포함하는 다수의 출력 수단을 포함하고, 상기 분주 수단이 임의의 복수로 분주된 신호가 임의의 다른 분주된 신호의 하이 레벨 주기와 중첩하지 않는 하이 레벨 주기를 갖도록 다수의 분주된 신호를 발생시키고, 상기 분주 수단에 의해 발생된 다수의 분주 신호 중 한 신호 및 상기 다수의 출력 수단 중 한 수단을 제외한 다수의 출력 수단을 구성하는 상기 지연 수단의 출력 신호가 상기 다수의 출력 수단 중 한 수단을 구성하는 상기 제1논리 AND 수단에 입력되며, 상기 다수의 출력 수단 중 한 수단을 제외한 다수의 출력 수단을 구성하는 상기 지연 수단의 출력 신호가 상기 다수의 출력 수단 중 한 수단을 구성하는 제2논리 AND 수단에 입력되고, 상기 분주 수단에 의해 발생된 다수의 분주된 신호중 한 신호, 및 상기 제2논리 AND 수단의 출력 신호가 상기 다수의 출력 수단 중 한 수단을 구성하는 논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  16. 제15항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  17. 제1전원 전압 단자; 제2전원 전압 단자; 다수의 분주 신호를 발생시키기 위해 단상 클럭 주파수를 분할하기 위한 분주 수단; 및 제1논리 AND 수단, 제2논리 AND 수단, 논리 OR 수단, 상기 논리 OR 수단의 출력 신호를 지연시키기 위한 가변 지연 수단, 상기 제1논리 AND 수단의 출력 신호가 입력되는 게이트 및 상기 제1전원 전압 단자에 접속된 소스를 갖는 P-채널 전계 효과 트랜지스터를 갖고, 상기 제1논리 OR 수단의 출력 신호 입력되는 게이트, 상기 제2전원 전압 단자에 접속된 소스 및 상기 P-채널 전계 효과 트랜지스터의 드레인에 접속된 드레인을 갖는 N-채널 전계 효과 트랜지스터를 갖고 있는 클럭 구동기를 각각 포함하는 다수의 출력 수단을 포함하고, 상기 분주 수단이 임의의 복수로 분주된 신호가 임의의 다른 분주된 신호의 하이 레벨 주기와 중첩하지 않는 하이 레벨 주기를 갖도록 다수의 분주된 신호를 발생시키고, 상기 분주 수단에 의해 발생된 다수의 분주 신호 중 한 신호 및 상기 다수의 출력 수단 중 한 수단을 제외한 다수의 출력 수단을 구성하는 상기 가변 지연 수단의 출력신호가 상기 다수의 출력 수단중 한 수단을 구성하는 상기 제1논리 AND 수단에 입력되며, 상기 다수의 출력 수단 중 한 수단을 제외한 다수의 출력수단을 구성하는 상기 가변 지연 수단의 출력신호가 상기 다수의 출력 수단중 한 수단을 구성하는 제2논리 AND 수단에 입력되고, 상기 분주 수단에 의해 발생된 다수의 분주된 신호중 한 신호, 및 상기 제2논리 AND 수단의 출력 신호가 상기 다수의 출력 수단 중 한 수단을 구성하는 논리 OR 수단에 입력되는 것을 특징으로 하는 다상 클럭 발생 회로.
  18. 제17항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
  19. 제17항에 있어서, 상기 다수의 출력 수단을 구성하는 상기 가변 지연 수단의 지연 시간을 세트시키기 위한 지연 수단 세트 수단을 더 포함하는 것을 특징으로 하는 다상 클럭 발생 회로.
  20. 제19항에 있어서, 상기 제2전원 전압 단자가 접지되는 것을 특징으로 하는 다상 클럭 발생 회로.
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