JP3441780B2 - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
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- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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- Pulse Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、互いに相補的な２つの
クロック信号を、同時にアクティブとならならいような
アイソレーション期間を設定して生成するクロック信号
生成回路に関するものである。
クロック信号を、同時にアクティブとならならいような
アイソレーション期間を設定して生成するクロック信号
生成回路に関するものである。
【０００２】
【従来の技術】ＣＰＵなどのデバイスでは、水晶発振器
やＰＬＬなどから発振された基本クロック信号に基づい
て所定の処理が行われる。ＤＳＰなどの高速なデバイス
では、一般的には、図４に示すように、入力された基本
クロック信号ＣＬＫから、位相が１８０度ずれたハイレ
ベルとローレベルとで互いに相補的なレベルをとるマス
タクロック信号ＭＣＬＫとスレイブクロック信号ＳＣＬ
Ｋを生成するクロック生成回路が設けられ、これらマス
タクロック信号ＭＣＬＫとスレイブクロック信号ＳＣＬ
Ｋとに基づいて所定の処理が行われる。クロック信号の
配線長が長くなると、配線自体のインピーダンス成分の
増加に伴ってクロック信号の立ち上がりおよび立ち下が
り特性が劣化するので、配線の端部においてはマスタク
ロック信号ＭＣＬＫとスレイブクロック信号ＳＣＬＫと
が共にハイレベルとなるクロックスキューが発生する可
能性が高くなる。また、このクロックスキューの発生の
可能性は、クロック信号が駆動する負荷の容量に増加に
応じても増大する。
やＰＬＬなどから発振された基本クロック信号に基づい
て所定の処理が行われる。ＤＳＰなどの高速なデバイス
では、一般的には、図４に示すように、入力された基本
クロック信号ＣＬＫから、位相が１８０度ずれたハイレ
ベルとローレベルとで互いに相補的なレベルをとるマス
タクロック信号ＭＣＬＫとスレイブクロック信号ＳＣＬ
Ｋを生成するクロック生成回路が設けられ、これらマス
タクロック信号ＭＣＬＫとスレイブクロック信号ＳＣＬ
Ｋとに基づいて所定の処理が行われる。クロック信号の
配線長が長くなると、配線自体のインピーダンス成分の
増加に伴ってクロック信号の立ち上がりおよび立ち下が
り特性が劣化するので、配線の端部においてはマスタク
ロック信号ＭＣＬＫとスレイブクロック信号ＳＣＬＫと
が共にハイレベルとなるクロックスキューが発生する可
能性が高くなる。また、このクロックスキューの発生の
可能性は、クロック信号が駆動する負荷の容量に増加に
応じても増大する。
【０００３】この場合、マスタクロック信号ＭＣＬＫと
スレイブクロック信号ＳＣＬＫとには、いわゆるクロッ
クスキューを防止するため、図４に示すように、両信号
共ローレベルとなるアイソレーション期間ＩＴが設けら
れる。
スレイブクロック信号ＳＣＬＫとには、いわゆるクロッ
クスキューを防止するため、図４に示すように、両信号
共ローレベルとなるアイソレーション期間ＩＴが設けら
れる。
【０００４】このアイソレーション期間ＩＴは、可能な
限り短い方がよく、特に、ＤＳＰのような高速なデバイ
スにおいては、このアイソレーション期間を極力短く
し、クロックのハイレベルの期間を長くして、実オペレ
ーションのためにこの時間を使いたいという要望が強
い。そこで、デバイスシミュレーションにおいても、実
デバイスのアイソレーション期間の限界値の評価など
が、スパイスのようなツールを用いて行われている。
限り短い方がよく、特に、ＤＳＰのような高速なデバイ
スにおいては、このアイソレーション期間を極力短く
し、クロックのハイレベルの期間を長くして、実オペレ
ーションのためにこの時間を使いたいという要望が強
い。そこで、デバイスシミュレーションにおいても、実
デバイスのアイソレーション期間の限界値の評価など
が、スパイスのようなツールを用いて行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ようにスパイスのようなツールを用いても、配線の正確
な計算の困難さや、スパイスモデルのもつエラーレート
により必ずしも正確なシミュレーションが行えないのが
現状である。また、自動配線ツールの導入によりクロッ
ク全ての末端までの管理が極めて困難になっている。さ
らには、従来のクロック信号生成回路では、スパイク電
流によりノイズが発生し、また、貫通電流によって消費
電力が大きくなるという問題がある。また、従来はクロ
ックスキューが後発的に発生した場合には、アイソレー
ション期間をさらに長めに再設定することが困難であ
り、この再設定を行うためには半導体デバイスの設計を
やり直す必要があるので、半導体デバイスの開発期間が
長くなるという問題がある。また、開発期間を短くする
ために、予めアイソレーション期間を大きめに設定する
と、必要以上のアイソレーション期間が設けられること
になり、半導体デバイスの性能が低下するという問題が
ある。
ようにスパイスのようなツールを用いても、配線の正確
な計算の困難さや、スパイスモデルのもつエラーレート
により必ずしも正確なシミュレーションが行えないのが
現状である。また、自動配線ツールの導入によりクロッ
ク全ての末端までの管理が極めて困難になっている。さ
らには、従来のクロック信号生成回路では、スパイク電
流によりノイズが発生し、また、貫通電流によって消費
電力が大きくなるという問題がある。また、従来はクロ
ックスキューが後発的に発生した場合には、アイソレー
ション期間をさらに長めに再設定することが困難であ
り、この再設定を行うためには半導体デバイスの設計を
やり直す必要があるので、半導体デバイスの開発期間が
長くなるという問題がある。また、開発期間を短くする
ために、予めアイソレーション期間を大きめに設定する
と、必要以上のアイソレーション期間が設けられること
になり、半導体デバイスの性能が低下するという問題が
ある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、クロックの管理が容易で、的確
にクロックスキューの発生を防止でき、直列に接続され
るトランジスタに流れる貫通電流を防止でき、さらに
は、後発的に発生するクロックスキューの抑止や限界値
の評価を容易に行えるクロック信号生成回路を提供する
ことにある。
のであり、その目的は、クロックの管理が容易で、的確
にクロックスキューの発生を防止でき、直列に接続され
るトランジスタに流れる貫通電流を防止でき、さらに
は、後発的に発生するクロックスキューの抑止や限界値
の評価を容易に行えるクロック信号生成回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のクロック信号生成回路は、第１の入力端子
に入力される基本クロック信号と第２の入力端子に入力
されるクロック信号とに基づいて第１のクロック信号を
生成する第１のクロック信号生成回路と、第１の入力端
子に入力される上記基本クロック信号と相補的なクロッ
ク信号と第２の入力端子に入力されるクロック信号とに
基づいて上記第１のクロック信号と相補的な第２のクロ
ック信号を生成する第２のクロック信号生成回路と、上
記第２のクロック信号生成回路から出力される上記第２
のクロック信号に所定の遅延時間を与えて上記第１のク
ロック信号生成回路の上記第２の入力端子に出力する第
１の遅延回路と、上記第１のクロック信号生成回路から
出力される上記第１のクロック信号に所定の遅延時間を
与えて上記第２のクロック信号生成回路の上記第２の入
力端子に出力する第２の遅延回路とを有し、上記第１の
クロック信号生成回路が、第１の電源電圧供給端と出力
端子との間に接続された第１の出力トランジスタと、第
２の電源電圧供給端と上記出力端子との間に接続された
第２の出力トランジスタと、上記第１の出力トランジス
タ又は上記第２の出力トランジスタが遮断状態となって
から上記第２の出力トランジスタ又は上記第１の出力ト
ランジスタが導通状態となるように上記第１の出力トラ
ンジスタの制御端子と上記第２の出力トランジスタの制
御端子とを制御する制御回路とを有し、上記基本クロッ
ク信号が第２の電源電圧レベルのときに上記第１のクロ
ック信号を第２の電源電圧レベルとし、上記基本クロッ
ク信号が第１の電源電圧レベルであって上記第２のクロ
ック信号が第２の電源電圧レベルであるときに上記第１
のクロック信号を第１の電源電圧レベルとし、上記第２
のクロック信号生成回路が、第１の電源電圧供給端と出
力端子との間に接続された第１の出力トランジスタと、
第２の電源電圧供給端と上記出力端子との間に接続され
た第２の出力トランジスタと、上記第１の出力トランジ
スタ又は上記第２の出力トランジスタが遮断状態となっ
てから上記第２の出力トランジスタ又は上記第１の出力
トランジスタが導通状態となるように上記第１の出力ト
ランジスタの制御端子と上記第２の出力トランジスタの
制御端子とを制御する制御回路とを有し、上記基本クロ
ック信号が第１の電源電圧レベルのときに上記第２のク
ロック信号を第２の電源電圧レベルとし、上記基本クロ
ック信号が第２の電源電圧レベルであって上記第１のク
ロック信号が第２の電源電圧レベルであるときに上記第
２のクロック信号を第１の電源電圧レベルとする。
に、本発明のクロック信号生成回路は、第１の入力端子
に入力される基本クロック信号と第２の入力端子に入力
されるクロック信号とに基づいて第１のクロック信号を
生成する第１のクロック信号生成回路と、第１の入力端
子に入力される上記基本クロック信号と相補的なクロッ
ク信号と第２の入力端子に入力されるクロック信号とに
基づいて上記第１のクロック信号と相補的な第２のクロ
ック信号を生成する第２のクロック信号生成回路と、上
記第２のクロック信号生成回路から出力される上記第２
のクロック信号に所定の遅延時間を与えて上記第１のク
ロック信号生成回路の上記第２の入力端子に出力する第
１の遅延回路と、上記第１のクロック信号生成回路から
出力される上記第１のクロック信号に所定の遅延時間を
与えて上記第２のクロック信号生成回路の上記第２の入
力端子に出力する第２の遅延回路とを有し、上記第１の
クロック信号生成回路が、第１の電源電圧供給端と出力
端子との間に接続された第１の出力トランジスタと、第
２の電源電圧供給端と上記出力端子との間に接続された
第２の出力トランジスタと、上記第１の出力トランジス
タ又は上記第２の出力トランジスタが遮断状態となって
から上記第２の出力トランジスタ又は上記第１の出力ト
ランジスタが導通状態となるように上記第１の出力トラ
ンジスタの制御端子と上記第２の出力トランジスタの制
御端子とを制御する制御回路とを有し、上記基本クロッ
ク信号が第２の電源電圧レベルのときに上記第１のクロ
ック信号を第２の電源電圧レベルとし、上記基本クロッ
ク信号が第１の電源電圧レベルであって上記第２のクロ
ック信号が第２の電源電圧レベルであるときに上記第１
のクロック信号を第１の電源電圧レベルとし、上記第２
のクロック信号生成回路が、第１の電源電圧供給端と出
力端子との間に接続された第１の出力トランジスタと、
第２の電源電圧供給端と上記出力端子との間に接続され
た第２の出力トランジスタと、上記第１の出力トランジ
スタ又は上記第２の出力トランジスタが遮断状態となっ
てから上記第２の出力トランジスタ又は上記第１の出力
トランジスタが導通状態となるように上記第１の出力ト
ランジスタの制御端子と上記第２の出力トランジスタの
制御端子とを制御する制御回路とを有し、上記基本クロ
ック信号が第１の電源電圧レベルのときに上記第２のク
ロック信号を第２の電源電圧レベルとし、上記基本クロ
ック信号が第２の電源電圧レベルであって上記第１のク
ロック信号が第２の電源電圧レベルであるときに上記第
２のクロック信号を第１の電源電圧レベルとする。
【０００８】また、本発明のクロック信号生成回路は、
上記第１のクロック信号生成回路の上記制御回路が、第
１の電源電圧供給端と上記第１の出力トランジスタの制
御端子との間に接続された第１及び第２の電流路と、上
記第１の出力トランジスタの制御端子と上記第２の出力
トランジスタの制御端子との間に接続された第３、第４
及び第５の電流路と、上記第２の出力トランジスタの制
御端子と第２の電源電圧供給端との間に接続された第６
の電流路とを有し、上記第１及び第４の電流路が上記第
１のクロック信号生成回路の上記第１の入力端子に入力
されるクロック信号により制御され、上記第２及び第５
の電流路が上記第１のクロック信号生成回路の上記第２
の入力端子に入力されるクロック信号により制御され、
上記第３及び第６の電流路が上記第１のクロック信号生
成回路の上記第１の入力端子と上記第２の入力端子とに
それぞれ入力される２つのクロック信号により制御さ
れ、上記第２のクロック信号生成回路の上記制御回路
が、第１の電源電圧供給端と上記第１の出力トランジス
タの制御端子との間に接続された第１及び第２の電流路
と、上記第１の出力トランジスタの制御端子と上記第２
の出力トランジスタの制御端子との間に接続された第
３、第４及び第５の電流路と、上記第２の出力トランジ
スタの制御端子と第２の電源電圧供給端との間に接続さ
れた第６の電流路とを有し、上記第１及び第４の電流路
が上記第２のクロック信号生成回路の上記第１の入力端
子に入力されるクロック信号により制御され、上記第２
及び第５の電流路が上記第２のクロック信号生成回路の
上記第２の入力端子に入力されるクロック信号により制
御され、上記第３及び第６の電流路が上記第２のクロッ
ク信号生成回路の上記第１の入力端子と上記第２の入力
端子とにそれぞれ入力される２つのクロック信号により
制御される。
上記第１のクロック信号生成回路の上記制御回路が、第
１の電源電圧供給端と上記第１の出力トランジスタの制
御端子との間に接続された第１及び第２の電流路と、上
記第１の出力トランジスタの制御端子と上記第２の出力
トランジスタの制御端子との間に接続された第３、第４
及び第５の電流路と、上記第２の出力トランジスタの制
御端子と第２の電源電圧供給端との間に接続された第６
の電流路とを有し、上記第１及び第４の電流路が上記第
１のクロック信号生成回路の上記第１の入力端子に入力
されるクロック信号により制御され、上記第２及び第５
の電流路が上記第１のクロック信号生成回路の上記第２
の入力端子に入力されるクロック信号により制御され、
上記第３及び第６の電流路が上記第１のクロック信号生
成回路の上記第１の入力端子と上記第２の入力端子とに
それぞれ入力される２つのクロック信号により制御さ
れ、上記第２のクロック信号生成回路の上記制御回路
が、第１の電源電圧供給端と上記第１の出力トランジス
タの制御端子との間に接続された第１及び第２の電流路
と、上記第１の出力トランジスタの制御端子と上記第２
の出力トランジスタの制御端子との間に接続された第
３、第４及び第５の電流路と、上記第２の出力トランジ
スタの制御端子と第２の電源電圧供給端との間に接続さ
れた第６の電流路とを有し、上記第１及び第４の電流路
が上記第２のクロック信号生成回路の上記第１の入力端
子に入力されるクロック信号により制御され、上記第２
及び第５の電流路が上記第２のクロック信号生成回路の
上記第２の入力端子に入力されるクロック信号により制
御され、上記第３及び第６の電流路が上記第２のクロッ
ク信号生成回路の上記第１の入力端子と上記第２の入力
端子とにそれぞれ入力される２つのクロック信号により
制御される。
【０００９】また、本発明のクロック信号生成回路にお
いては、上記第１のクロック信号生成回路の上記第１の
出力トランジスタと上記第１、第２、第４及び第５の電
流路とがそれぞれｐＭＯＳトランジスタで構成され、上
記第１のクロック信号生成回路の上記第２の出力トラン
ジスタがｎＭＯＳトランジスタで構成され、上記第１の
クロック信号生成回路の上記第３及び第６の電流路がそ
れぞれ直列接続された２つのｎＭＯＳトランジスタで構
成され、上記第２のクロック信号生成回路の上記第１の
出力トランジスタと上記第１、第２、第４及び第５の電
流路とがそれぞれｐＭＯＳトランジスタで構成され、上
記第２のクロック信号生成回路の上記第２の出力トラン
ジスタがｎＭＯＳトランジスタで構成され、上記第２の
クロック信号生成回路の上記第３及び第６の電流路がそ
れぞれ直列接続された２つのｎＭＯＳトランジスタで構
成される。
いては、上記第１のクロック信号生成回路の上記第１の
出力トランジスタと上記第１、第２、第４及び第５の電
流路とがそれぞれｐＭＯＳトランジスタで構成され、上
記第１のクロック信号生成回路の上記第２の出力トラン
ジスタがｎＭＯＳトランジスタで構成され、上記第１の
クロック信号生成回路の上記第３及び第６の電流路がそ
れぞれ直列接続された２つのｎＭＯＳトランジスタで構
成され、上記第２のクロック信号生成回路の上記第１の
出力トランジスタと上記第１、第２、第４及び第５の電
流路とがそれぞれｐＭＯＳトランジスタで構成され、上
記第２のクロック信号生成回路の上記第２の出力トラン
ジスタがｎＭＯＳトランジスタで構成され、上記第２の
クロック信号生成回路の上記第３及び第６の電流路がそ
れぞれ直列接続された２つのｎＭＯＳトランジスタで構
成される。
【００１０】また、本発明のクロック信号生成回路にお
いては、上記第１の遅延回路が、入力端子と出力端子と
の間に直列に接続された複数の遅延素子と、上記複数の
遅延素子の各出力端と上記出力端子との間にそれぞれ接
続された複数のスイッチ素子とを有し、上記複数のスイ
ッチ素子の１つが選択されることにより所定の遅延時間
が設定され、上記第２の遅延回路が、入力端子と出力端
子との間に直列に接続された複数の遅延素子と、上記複
数の遅延素子の各出力端と上記出力端子との間にそれぞ
れ接続された複数のスイッチ素子とを有し、上記複数の
スイッチ素子の１つが選択されることにより所定の遅延
時間が設定される。更には、上記第１の遅延回路が上記
複数のスイッチ素子をそれぞれ選択して導通させるため
の複数のヒューズ回路を有し、上記第２の遅延回路が上
記複数のスイッチ素子をそれぞれ選択して導通させるた
めの複数のヒューズ回路を有する。
いては、上記第１の遅延回路が、入力端子と出力端子と
の間に直列に接続された複数の遅延素子と、上記複数の
遅延素子の各出力端と上記出力端子との間にそれぞれ接
続された複数のスイッチ素子とを有し、上記複数のスイ
ッチ素子の１つが選択されることにより所定の遅延時間
が設定され、上記第２の遅延回路が、入力端子と出力端
子との間に直列に接続された複数の遅延素子と、上記複
数の遅延素子の各出力端と上記出力端子との間にそれぞ
れ接続された複数のスイッチ素子とを有し、上記複数の
スイッチ素子の１つが選択されることにより所定の遅延
時間が設定される。更には、上記第１の遅延回路が上記
複数のスイッチ素子をそれぞれ選択して導通させるため
の複数のヒューズ回路を有し、上記第２の遅延回路が上
記複数のスイッチ素子をそれぞれ選択して導通させるた
めの複数のヒューズ回路を有する。
【００１１】
【作用】本発明のクロック信号生成回路においては、第
１のクロック信号生成回路と第２のクロック信号生成回
路とに基本クロック信号と当該基本クロック信号の相補
信号とがそれぞれ入力される。基本クロック信号が第２
の電源電圧レベル、例えばローレベルにあるとき、第１
のクロック信号生成回路はローレベルの第１のクロック
信号を出力する。このとき、第２のクロック信号生成回
路は、基本クロック信号がローレベルであり、第１のク
ロック信号がローレベルであることから、ハイレベルの
第２のクロック信号を出力する。基本クロック信号がハ
イレベルに変化すると、その変化に応答して第２のクロ
ック信号生成回路が第２のクロック信号をローレベルと
し、この第２のクロック信号の変化に応答して第１のク
ロック信号生成回路が第１のクロック信号をハイレベル
とする。次に、基本クロック信号がローレベルに変化す
ると、その変化に応答して第１のクロック信号生成回路
が第１のクロック信号をローレベルとし、この第１のク
ロック信号の変化に応答して第２のクロック信号生成回
路が第２のクロック信号をハイレベルとする。このよう
に、第１のクロック信号又は第２のクロック信号がロー
レベルに変化した後に第２のクロック信号又は第１のク
ロック信号がハイレベルに変化するので、第１のクロッ
ク信号と第２のクロック信号とにアイソレーション期間
が付与されることになる。
１のクロック信号生成回路と第２のクロック信号生成回
路とに基本クロック信号と当該基本クロック信号の相補
信号とがそれぞれ入力される。基本クロック信号が第２
の電源電圧レベル、例えばローレベルにあるとき、第１
のクロック信号生成回路はローレベルの第１のクロック
信号を出力する。このとき、第２のクロック信号生成回
路は、基本クロック信号がローレベルであり、第１のク
ロック信号がローレベルであることから、ハイレベルの
第２のクロック信号を出力する。基本クロック信号がハ
イレベルに変化すると、その変化に応答して第２のクロ
ック信号生成回路が第２のクロック信号をローレベルと
し、この第２のクロック信号の変化に応答して第１のク
ロック信号生成回路が第１のクロック信号をハイレベル
とする。次に、基本クロック信号がローレベルに変化す
ると、その変化に応答して第１のクロック信号生成回路
が第１のクロック信号をローレベルとし、この第１のク
ロック信号の変化に応答して第２のクロック信号生成回
路が第２のクロック信号をハイレベルとする。このよう
に、第１のクロック信号又は第２のクロック信号がロー
レベルに変化した後に第２のクロック信号又は第１のク
ロック信号がハイレベルに変化するので、第１のクロッ
ク信号と第２のクロック信号とにアイソレーション期間
が付与されることになる。
【００１２】第１のクロック信号生成回路及び第２のク
ロック信号生成回路は、それぞれ、第１の出力トランジ
スタと第２の出力トランジスタとから構成されるクロッ
ク信号出力部と、第１の出力トランジスタと第２の出力
トランジスタとを制御する制御回路とを有する。この制
御回路が第１の出力トランジスタ又は第２の出力トラン
ジスタが遮断状態となった後に第２の出力トランジスタ
又は第１の出力トランジスタが導通状態となるように上
記第１の出力トランジスタと第２の出力トランジスタと
を制御するので、第１のクロック信号又は第２のクロッ
ク信号の論理変化の際の貫通電流が防止され、低消費電
力化を実現できると共に、安定して第１のクロック信号
と第２のクロック信号を供給することができる。
ロック信号生成回路は、それぞれ、第１の出力トランジ
スタと第２の出力トランジスタとから構成されるクロッ
ク信号出力部と、第１の出力トランジスタと第２の出力
トランジスタとを制御する制御回路とを有する。この制
御回路が第１の出力トランジスタ又は第２の出力トラン
ジスタが遮断状態となった後に第２の出力トランジスタ
又は第１の出力トランジスタが導通状態となるように上
記第１の出力トランジスタと第２の出力トランジスタと
を制御するので、第１のクロック信号又は第２のクロッ
ク信号の論理変化の際の貫通電流が防止され、低消費電
力化を実現できると共に、安定して第１のクロック信号
と第２のクロック信号を供給することができる。
【００１３】また、第１のクロック信号と第２のクロッ
ク信号との間のアイソレーション期間は、第１及び第２
の遅延回路における遅延時間によって制御される。この
遅延時間は、第１のクロック信号と第２のクロック信号
との間に発生するクロックスキューを考慮して、ヒュー
ズ回路により任意に設定することができる。
ク信号との間のアイソレーション期間は、第１及び第２
の遅延回路における遅延時間によって制御される。この
遅延時間は、第１のクロック信号と第２のクロック信号
との間に発生するクロックスキューを考慮して、ヒュー
ズ回路により任意に設定することができる。
【００１４】
【００１５】
【実施例】図１および図２は本発明に係るクロック信号
生成回路の一実施例を示す回路図で、図１はクロック信
号生成回路の要部回路図、図２はクロック遅延選択回路
の構成例を示す回路図である。図１および図２におい
て、ＴCLK は基本クロック信号ＣＬＫの入力端（以下、
クロック信号入力端という）、ＴCTL はコントロール信
号ＣＴＬの入力端（以下、コントロール信号入力端とい
う）、１Ｍはマスタ側クロックレベル選択回路、１Ｓは
スレイブ側クロックレベル選択回路、２Ｍはマスタクロ
ック信号生成回路、２Ｓはスレイブクロック信号生成回
路、３Ｍはマスタ側クロック遅延生成回路、３Ｓはスレ
イブ側クロック遅延生成回路、４はクロック遅延選択回
路、ＩＮＶ 1 〜ＩＮＶ6 はインバータをそれぞれ示して
いる。
生成回路の一実施例を示す回路図で、図１はクロック信
号生成回路の要部回路図、図２はクロック遅延選択回路
の構成例を示す回路図である。図１および図２におい
て、ＴCLK は基本クロック信号ＣＬＫの入力端（以下、
クロック信号入力端という）、ＴCTL はコントロール信
号ＣＴＬの入力端（以下、コントロール信号入力端とい
う）、１Ｍはマスタ側クロックレベル選択回路、１Ｓは
スレイブ側クロックレベル選択回路、２Ｍはマスタクロ
ック信号生成回路、２Ｓはスレイブクロック信号生成回
路、３Ｍはマスタ側クロック遅延生成回路、３Ｓはスレ
イブ側クロック遅延生成回路、４はクロック遅延選択回
路、ＩＮＶ 1 〜ＩＮＶ6 はインバータをそれぞれ示して
いる。
【００１６】マスタ側クロックレベル選択回路１Ｍは、
コントロール信号ＣＬＫの入力レベルに応じて、基本ク
ロック信号ＣＬＫを選択的に出力する。具体的には、コ
ントロール信号ＣＴＬがコントロール信号入力端ＴCTL
にハイレベルで入力されたときには、基本クロック信号
ＣＬＫを選択して出力し、コントロール信号ＣＴＬが入
力端ＴCTL にローレベルで入力されたときには、出力を
接地レベルに固定する。
コントロール信号ＣＬＫの入力レベルに応じて、基本ク
ロック信号ＣＬＫを選択的に出力する。具体的には、コ
ントロール信号ＣＴＬがコントロール信号入力端ＴCTL
にハイレベルで入力されたときには、基本クロック信号
ＣＬＫを選択して出力し、コントロール信号ＣＴＬが入
力端ＴCTL にローレベルで入力されたときには、出力を
接地レベルに固定する。
【００１７】マスタ側クロックレベル選択回路１Ｍは、
ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタおよびｎチ
ャネルＭＯＳ（ｎＭＯＳ）トランジスタのソース、ドレ
イン同士を接続してなるトランスファーゲートＴＦＧ
M11 とトランスファーゲートＴＦＧM12 とにより構成さ
れ、これらは以下のように接続されている。トランスフ
ァーゲートＴＦＧM11 の一方の入出力端は接地され、ト
ランスファーゲートＴＦＧM12 の一方の入出力端はイン
バータＩＮＶ1 の出力に接続され、インバータＩＮＶ1
の入力がクロック信号入力端ＴCLK に接続されている。
トランスファーゲートＴＦＧM11 を構成するｐＭＯＳト
ランジスタおよびトランスファーゲートＴＦＧM12 を構
成するｎＭＯＳトランジスタのゲートはコントロール信
号入力端ＴCTL にそれぞれ接続され、トランスファーゲ
ートＴＦＧM11を構成するｎＭＯＳトランジスタおよび
トランスファーゲートＴＦＧM12 を構成するｐＭＯＳト
ランジスタのゲートはインバータＩＮＶ2 の出力にそれ
ぞれ接続され、インバータＩＮＶ2 の入力がコントロー
ル信号入力端ＴCTL に接続されている。そして、トラン
スファーゲートＴＦＧM11 ，ＴＦＧM12 の他方の入出力
端同士が接続されて出力ノードＮＤM1が構成され、この
出力ノードＮＤM1は直列接続されたインバータＩＮ
Ｖ3 ，ＩＮＶ4 を介してマスタクロック信号生成回路２
Ｍに接続されている。
ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタおよびｎチ
ャネルＭＯＳ（ｎＭＯＳ）トランジスタのソース、ドレ
イン同士を接続してなるトランスファーゲートＴＦＧ
M11 とトランスファーゲートＴＦＧM12 とにより構成さ
れ、これらは以下のように接続されている。トランスフ
ァーゲートＴＦＧM11 の一方の入出力端は接地され、ト
ランスファーゲートＴＦＧM12 の一方の入出力端はイン
バータＩＮＶ1 の出力に接続され、インバータＩＮＶ1
の入力がクロック信号入力端ＴCLK に接続されている。
トランスファーゲートＴＦＧM11 を構成するｐＭＯＳト
ランジスタおよびトランスファーゲートＴＦＧM12 を構
成するｎＭＯＳトランジスタのゲートはコントロール信
号入力端ＴCTL にそれぞれ接続され、トランスファーゲ
ートＴＦＧM11を構成するｎＭＯＳトランジスタおよび
トランスファーゲートＴＦＧM12 を構成するｐＭＯＳト
ランジスタのゲートはインバータＩＮＶ2 の出力にそれ
ぞれ接続され、インバータＩＮＶ2 の入力がコントロー
ル信号入力端ＴCTL に接続されている。そして、トラン
スファーゲートＴＦＧM11 ，ＴＦＧM12 の他方の入出力
端同士が接続されて出力ノードＮＤM1が構成され、この
出力ノードＮＤM1は直列接続されたインバータＩＮ
Ｖ3 ，ＩＮＶ4 を介してマスタクロック信号生成回路２
Ｍに接続されている。
【００１８】スレイブ側クロックレベル選択回路１Ｓ
は、コントロール信号ＣＴＬの入力レベルに応じて、基
本クロック信号ＣＬＫを選択的に出力する。具体的に
は、コントロール信号ＣＴＬがコントロール信号入力端
ＴCTL にハイレベルで入力されたときには、基本クロッ
ク信号ＣＬＫを選択して出力し、コントロール信号ＣＴ
Ｌが入力端ＴCTL にローレベルで入力されたときには、
出力を電源電圧ＶDDレベルに固定する。
は、コントロール信号ＣＴＬの入力レベルに応じて、基
本クロック信号ＣＬＫを選択的に出力する。具体的に
は、コントロール信号ＣＴＬがコントロール信号入力端
ＴCTL にハイレベルで入力されたときには、基本クロッ
ク信号ＣＬＫを選択して出力し、コントロール信号ＣＴ
Ｌが入力端ＴCTL にローレベルで入力されたときには、
出力を電源電圧ＶDDレベルに固定する。
【００１９】スレイブ側クロックレベル選択回路１Ｓ
は、たとえばｐＭＯＳトランジスタおよびｎＭＯＳトラ
ンジスタのソース、ドレイン同士を接続してなるトラン
スファーゲートＴＦＧS11 とトランスファーゲートＴＦ
ＧS12 とにより構成され、これらは以下のように接続さ
れている。トランスファーゲートＴＦＧS11 の一方の入
出力端は電源電圧ＶDDの供給ラインに接続され、トラン
スファーゲートＴＦＧS12 の一方の入出力端はクロック
信号入力端ＴCLK に接続されている。トランスファーゲ
ートＴＦＧS11 を構成するｐＭＯＳトランジスタのゲー
トおよびトランスファーゲートＴＦＧS12 を構成するｎ
ＭＯＳトランジスタのゲートはコントロール信号入力端
ＴCTL に接続され、トランスファーゲートＴＦＧS11を
構成するｎＭＯＳトランジスタのゲートおよびトランス
ファーゲートＴＦＧS1 2 を構成するｐＭＯＳトランジス
タのゲートはインバータＩＮＶ2 を介してコントロール
信号入力端ＴCTL に接続されている。そして、トランス
ファーゲートＴＦＧS11 ，ＴＦＧS12 の他方の入出力端
同士が接続されて出力ノードＮＤS1が構成され、この出
力ノードＮＤS1は直列接続されたインバータＩＮＶ5 ，
ＩＮＶ6 を介してスレイブクロック信号生成回路２Ｓに
接続されている。
は、たとえばｐＭＯＳトランジスタおよびｎＭＯＳトラ
ンジスタのソース、ドレイン同士を接続してなるトラン
スファーゲートＴＦＧS11 とトランスファーゲートＴＦ
ＧS12 とにより構成され、これらは以下のように接続さ
れている。トランスファーゲートＴＦＧS11 の一方の入
出力端は電源電圧ＶDDの供給ラインに接続され、トラン
スファーゲートＴＦＧS12 の一方の入出力端はクロック
信号入力端ＴCLK に接続されている。トランスファーゲ
ートＴＦＧS11 を構成するｐＭＯＳトランジスタのゲー
トおよびトランスファーゲートＴＦＧS12 を構成するｎ
ＭＯＳトランジスタのゲートはコントロール信号入力端
ＴCTL に接続され、トランスファーゲートＴＦＧS11を
構成するｎＭＯＳトランジスタのゲートおよびトランス
ファーゲートＴＦＧS1 2 を構成するｐＭＯＳトランジス
タのゲートはインバータＩＮＶ2 を介してコントロール
信号入力端ＴCTL に接続されている。そして、トランス
ファーゲートＴＦＧS11 ，ＴＦＧS12 の他方の入出力端
同士が接続されて出力ノードＮＤS1が構成され、この出
力ノードＮＤS1は直列接続されたインバータＩＮＶ5 ，
ＩＮＶ6 を介してスレイブクロック信号生成回路２Ｓに
接続されている。
【００２０】マスタクロック信号生成回路２Ｍは、マス
タ側クロックレベル選択回路１Ｍの出力信号およびクロ
ック遅延生成回路３Ｍにより所定時間の遅延作用を受け
たスレイブクロック信号に基づいてローレベルまたはハ
イレベルのマスタクロック信号ＭＣＬＫを生成する。こ
のマスタクロック信号生成回路２Ｍは、たとえばｐＭＯ
ＳトランジスタＰＴ M21 〜ＰＴM25 、ｎＭＯＳトランジ
スタＮＴM21 〜ＮＴM25 、並びにインバータＩＮＶM21
により構成され、これらは以下のように接続されてい
る。
タ側クロックレベル選択回路１Ｍの出力信号およびクロ
ック遅延生成回路３Ｍにより所定時間の遅延作用を受け
たスレイブクロック信号に基づいてローレベルまたはハ
イレベルのマスタクロック信号ＭＣＬＫを生成する。こ
のマスタクロック信号生成回路２Ｍは、たとえばｐＭＯ
ＳトランジスタＰＴ M21 〜ＰＴM25 、ｎＭＯＳトランジ
スタＮＴM21 〜ＮＴM25 、並びにインバータＩＮＶM21
により構成され、これらは以下のように接続されてい
る。
【００２１】ｐＭＯＳトランジスタＰＴM21 ，Ｐ
ＴM23 ，ＰＴM25 のソースは電源電圧ＶDDの供給ライン
に接続され、ｎＭＯＳトランジスタＮＴM24 およびＮＴ
M25 のソースは接地されている。ｐＭＯＳトランジスタ
ＰＴM21 とｎＭＯＳトランジスタＮＴM21 ，ＮＴM22 、
ｐＭＯＳトランジスタＰＴM22 とｎＭＯＳトランジスタ
ＮＴM23 ，ＮＴM24 、ｐＭＯＳトランジスタＰＴM23 と
ｐＭＯＳトランジスタＰＴM24 、並びにｐＭＯＳトラン
ジスタＰＴM25 とｎＭＯＳトランジスタＮＴM25 がそれ
ぞれ直列に接続され、ｐＭＯＳトランジスタＰＴM25 お
よびｎＭＯＳトランジスタＮＴM25 のドレイン同士の接
続中点により出力ノードＮＤM21 が構成されている。そ
して、ｐＭＯＳトランジスタＰＴM21 およびｎＭＯＳト
ランジスタＮＴM21のドレイン同士の接続中点とｐＭＯ
ＳトランジスタＰＴM23 のドレインとｐＭＯＳトランジ
スタＰＴM24 のソースとの接続中点とが接続され、これ
らの接続中点がｐＭＯＳトランジスタＰＴM25 のゲー
ト、並びにｐＭＯＳトランジスタＰＴM2 2 のソースにそ
れぞれ接続されている。また、ｐＭＯＳトランジスタＰ
ＴM22 およびｎＭＯＳトランジスタＮＴM23 のドレイン
同士の接続中点が、ｐＭＯＳトランジスタＰＴM24 のド
レイン、ｎＭＯＳトランジスタＮＴM22 のソース、並び
にｎＭＯＳトランジスタＮＴM25 のゲートに接続されて
いる。さらに、ｎＭＯＳトランジスタＮＴM22 ，ＮＴ
M24 およびｐＭＯＳトランジスタＰＴM23 ，ＰＴM24 の
ゲートはインバータＩＮＶ4 の出力にそれぞれ接続さ
れ、ｎＭＯＳトランジスタＮＴM21 ，ＮＴM23 およびｐ
ＭＯＳトランジスタＰＴM2 1 ，ＰＴM22 のゲートはイン
バータＩＮＶM21 の出力にそれぞれ接続されている。そ
して、インバータＩＮＶM21 の入力はマスタ側クロック
遅延生成回路３Ｍの出力に接続されている。
ＴM23 ，ＰＴM25 のソースは電源電圧ＶDDの供給ライン
に接続され、ｎＭＯＳトランジスタＮＴM24 およびＮＴ
M25 のソースは接地されている。ｐＭＯＳトランジスタ
ＰＴM21 とｎＭＯＳトランジスタＮＴM21 ，ＮＴM22 、
ｐＭＯＳトランジスタＰＴM22 とｎＭＯＳトランジスタ
ＮＴM23 ，ＮＴM24 、ｐＭＯＳトランジスタＰＴM23 と
ｐＭＯＳトランジスタＰＴM24 、並びにｐＭＯＳトラン
ジスタＰＴM25 とｎＭＯＳトランジスタＮＴM25 がそれ
ぞれ直列に接続され、ｐＭＯＳトランジスタＰＴM25 お
よびｎＭＯＳトランジスタＮＴM25 のドレイン同士の接
続中点により出力ノードＮＤM21 が構成されている。そ
して、ｐＭＯＳトランジスタＰＴM21 およびｎＭＯＳト
ランジスタＮＴM21のドレイン同士の接続中点とｐＭＯ
ＳトランジスタＰＴM23 のドレインとｐＭＯＳトランジ
スタＰＴM24 のソースとの接続中点とが接続され、これ
らの接続中点がｐＭＯＳトランジスタＰＴM25 のゲー
ト、並びにｐＭＯＳトランジスタＰＴM2 2 のソースにそ
れぞれ接続されている。また、ｐＭＯＳトランジスタＰ
ＴM22 およびｎＭＯＳトランジスタＮＴM23 のドレイン
同士の接続中点が、ｐＭＯＳトランジスタＰＴM24 のド
レイン、ｎＭＯＳトランジスタＮＴM22 のソース、並び
にｎＭＯＳトランジスタＮＴM25 のゲートに接続されて
いる。さらに、ｎＭＯＳトランジスタＮＴM22 ，ＮＴ
M24 およびｐＭＯＳトランジスタＰＴM23 ，ＰＴM24 の
ゲートはインバータＩＮＶ4 の出力にそれぞれ接続さ
れ、ｎＭＯＳトランジスタＮＴM21 ，ＮＴM23 およびｐ
ＭＯＳトランジスタＰＴM2 1 ，ＰＴM22 のゲートはイン
バータＩＮＶM21 の出力にそれぞれ接続されている。そ
して、インバータＩＮＶM21 の入力はマスタ側クロック
遅延生成回路３Ｍの出力に接続されている。
【００２２】スレイブクロック信号生成回路２Ｓは、ス
レイブ側クロックレベル選択回路１Ｓの出力信号および
クロック遅延生成回路３Ｓにより所定時間の遅延作用を
受けたマスタクロック信号に基づいてハイレベルまたは
ローレベルのスレイブクロック信号ＳＣＬＫを生成す
る。このスレイブクロック信号生成回路２Ｓは、たとえ
ばｐＭＯＳトランジスタＰＴS21 〜ＰＴS25 、ｎＭＯＳ
トランジスタＮＴS21 〜ＮＴS25 、並びにインバータＩ
ＮＶS21 により構成され、これらは以下のように接続さ
れている。
レイブ側クロックレベル選択回路１Ｓの出力信号および
クロック遅延生成回路３Ｓにより所定時間の遅延作用を
受けたマスタクロック信号に基づいてハイレベルまたは
ローレベルのスレイブクロック信号ＳＣＬＫを生成す
る。このスレイブクロック信号生成回路２Ｓは、たとえ
ばｐＭＯＳトランジスタＰＴS21 〜ＰＴS25 、ｎＭＯＳ
トランジスタＮＴS21 〜ＮＴS25 、並びにインバータＩ
ＮＶS21 により構成され、これらは以下のように接続さ
れている。
【００２３】ｐＭＯＳトランジスタＰＴS21 ，Ｐ
ＴS23 ，ＰＴS25 のソースは電源電圧ＶDDの供給ライン
に接続され、ｎＭＯＳトランジスタＮＴS24 およびＮＴ
S25 のソースは接地されている。ｐＭＯＳトランジスタ
ＰＴS21 とｎＭＯＳトランジスタＮＴS21 ，ＮＴS22 、
ｐＭＯＳトランジスタＰＴS22 とｎＭＯＳトランジスタ
ＮＴS23 ，ＮＴS24 、ｐＭＯＳトランジスタＰＴS23 と
ｐＭＯＳトランジスタＰＴS24 、並びにｐＭＯＳトラン
ジスタＰＴS25 とｎＭＯＳトランジスタＮＴS25 がそれ
ぞれ直列に接続されて、ｐＭＯＳトランジスタＰＴS25
およびｎＭＯＳトランジスタＮＴS25 のドレイン同士の
接続中点により出力ノードＮＤS21 が構成されている。
そして、ｐＭＯＳトランジスタＰＴS21 およびｎＭＯＳ
トランジスタＮＴS21のドレイン同士の接続中点とｐＭ
ＯＳトランジスタＰＴS23 のドレインとｐＭＯＳトラン
ジスタＰＴS24 のソースとの接続中点とが接続され、こ
れらの接続中点がｐＭＯＳトランジスタＰＴS25 のゲー
ト、並びにｐＭＯＳトランジスタＰＴS2 2 のソースにそ
れぞれ接続されている。また、ｐＭＯＳトランジスタＰ
ＴS22 およびｎＭＯＳトランジスタＮＴS23 のドレイン
同士の接続中点が、ｐＭＯＳトランジスタＰＴS24 のド
レイン、ｎＭＯＳトランジスタＮＴS22 のソース、並び
にｎＭＯＳトランジスタＮＴS25 のゲートに接続されて
いる。さらに、ｎＭＯＳトランジスタＮＴS22 ，ＮＴ
S24 およびｐＭＯＳトランジスタＰＴS23 ，ＰＴS24 の
ゲートはインバータＩＮＶ6 の出力にそれぞれ接続さ
れ、ｎＭＯＳトランジスタＮＴS21 ，ＮＴS23 およびｐ
ＭＯＳトランジスタＰＴS2 1 ，ＰＴS22 のゲートはイン
バータＩＮＶS21 の出力にそれぞれ接続されている。そ
して、インバータＩＮＶS21 の入力はスレイブ側クロッ
ク遅延生成回路３Ｓの出力に接続されている。
ＴS23 ，ＰＴS25 のソースは電源電圧ＶDDの供給ライン
に接続され、ｎＭＯＳトランジスタＮＴS24 およびＮＴ
S25 のソースは接地されている。ｐＭＯＳトランジスタ
ＰＴS21 とｎＭＯＳトランジスタＮＴS21 ，ＮＴS22 、
ｐＭＯＳトランジスタＰＴS22 とｎＭＯＳトランジスタ
ＮＴS23 ，ＮＴS24 、ｐＭＯＳトランジスタＰＴS23 と
ｐＭＯＳトランジスタＰＴS24 、並びにｐＭＯＳトラン
ジスタＰＴS25 とｎＭＯＳトランジスタＮＴS25 がそれ
ぞれ直列に接続されて、ｐＭＯＳトランジスタＰＴS25
およびｎＭＯＳトランジスタＮＴS25 のドレイン同士の
接続中点により出力ノードＮＤS21 が構成されている。
そして、ｐＭＯＳトランジスタＰＴS21 およびｎＭＯＳ
トランジスタＮＴS21のドレイン同士の接続中点とｐＭ
ＯＳトランジスタＰＴS23 のドレインとｐＭＯＳトラン
ジスタＰＴS24 のソースとの接続中点とが接続され、こ
れらの接続中点がｐＭＯＳトランジスタＰＴS25 のゲー
ト、並びにｐＭＯＳトランジスタＰＴS2 2 のソースにそ
れぞれ接続されている。また、ｐＭＯＳトランジスタＰ
ＴS22 およびｎＭＯＳトランジスタＮＴS23 のドレイン
同士の接続中点が、ｐＭＯＳトランジスタＰＴS24 のド
レイン、ｎＭＯＳトランジスタＮＴS22 のソース、並び
にｎＭＯＳトランジスタＮＴS25 のゲートに接続されて
いる。さらに、ｎＭＯＳトランジスタＮＴS22 ，ＮＴ
S24 およびｐＭＯＳトランジスタＰＴS23 ，ＰＴS24 の
ゲートはインバータＩＮＶ6 の出力にそれぞれ接続さ
れ、ｎＭＯＳトランジスタＮＴS21 ，ＮＴS23 およびｐ
ＭＯＳトランジスタＰＴS2 1 ，ＰＴS22 のゲートはイン
バータＩＮＶS21 の出力にそれぞれ接続されている。そ
して、インバータＩＮＶS21 の入力はスレイブ側クロッ
ク遅延生成回路３Ｓの出力に接続されている。
【００２４】マスタ側クロック遅延生成回路３Ｍは、図
２に示すクロック遅延選択回路４により選択された遅延
時間をもってスレイブクロック信号生成回路２Ｓで生成
されたスレイブクロック信号ＳＣＬＫを遅延させてマス
タクロック信号生成回路２Ｍに出力する。このマスタ側
クロック遅延生成回路３Ｍは、ｐＭＯＳトランジスタお
よびｎＭＯＳトランジスタのソース、ドレイン同士を接
続してなる互いに並列に接続されたトランスファーゲー
トＴＦＧM31 〜ＴＦＧM35 、並びに表記する順に直列に
接続されたインバータＩＮＶM31 〜ＩＮＶM38 により構
成され、これらは以下のように接続されている。
２に示すクロック遅延選択回路４により選択された遅延
時間をもってスレイブクロック信号生成回路２Ｓで生成
されたスレイブクロック信号ＳＣＬＫを遅延させてマス
タクロック信号生成回路２Ｍに出力する。このマスタ側
クロック遅延生成回路３Ｍは、ｐＭＯＳトランジスタお
よびｎＭＯＳトランジスタのソース、ドレイン同士を接
続してなる互いに並列に接続されたトランスファーゲー
トＴＦＧM31 〜ＴＦＧM35 、並びに表記する順に直列に
接続されたインバータＩＮＶM31 〜ＩＮＶM38 により構
成され、これらは以下のように接続されている。
【００２５】トランスファーゲートＴＦＧM31 の一方の
入出力端はスレイブクロック信号生成回路２Ｓの出力ノ
ードＮＤs21 およびインバータＩＮＶM31 の入力に接続
されている。トランスファーゲートＴＦＧM32 の一方の
入出力端はインバータＩＮＶ M32 の出力とインバータＩ
ＮＶM33 の入力との接続中点に接続され、トランスファ
ーゲートＴＦＧM33 の一方の入出力端はインバータＩＮ
ＶM34 の出力とインバータＩＮＶM35 の入力との接続中
点に接続され、トランスファーゲートＴＦＧM3 4 の一方
の入出力端はインバータＩＮＶM36 の出力とインバータ
ＩＮＶM37 の入力との接続中点に接続され、トランスフ
ァーゲートＴＦＧM35 の一方の入出力端はインバータＩ
ＮＶM38 の出力に接続されている。各トランスファーゲ
ートＴＦＧM31 〜ＴＦＧM35 の他方の入出力端同士が接
続され、これらの接続中点がマスタクロック信号生成回
路２ＭのインバータＩＮＶ M21 の入力に接続されてい
る。そして、各トランスファーゲートＴＦＧM31 〜ＴＦ
ＧM35 を構成するｐＭＯＳおよびｎＭＯＳトランジスタ
の各ゲートには、詳細は後述する図２に示すクロック遅
延選択回路４の遅延選択部４１〜４５の相補的レベルを
とる２つの出力信号ｄ0 ，ｄ 0 、ｄ1 ，ｄ 1 、
ｄ2 ，ｄ 2 、ｄ3 ，ｄ 3 、ｄ4 ，ｄ 4 がそれぞれ
供給される。これら相補信号により、１つのトランスフ
ァーゲートが選択される、本例では、トランスファーゲ
ートＴＦＧM31 が選択された場合が遅延時間が最も短
く、トランスファーゲートＴＦＧM35 が選択された場合
が遅延時間が最も長い。
入出力端はスレイブクロック信号生成回路２Ｓの出力ノ
ードＮＤs21 およびインバータＩＮＶM31 の入力に接続
されている。トランスファーゲートＴＦＧM32 の一方の
入出力端はインバータＩＮＶ M32 の出力とインバータＩ
ＮＶM33 の入力との接続中点に接続され、トランスファ
ーゲートＴＦＧM33 の一方の入出力端はインバータＩＮ
ＶM34 の出力とインバータＩＮＶM35 の入力との接続中
点に接続され、トランスファーゲートＴＦＧM3 4 の一方
の入出力端はインバータＩＮＶM36 の出力とインバータ
ＩＮＶM37 の入力との接続中点に接続され、トランスフ
ァーゲートＴＦＧM35 の一方の入出力端はインバータＩ
ＮＶM38 の出力に接続されている。各トランスファーゲ
ートＴＦＧM31 〜ＴＦＧM35 の他方の入出力端同士が接
続され、これらの接続中点がマスタクロック信号生成回
路２ＭのインバータＩＮＶ M21 の入力に接続されてい
る。そして、各トランスファーゲートＴＦＧM31 〜ＴＦ
ＧM35 を構成するｐＭＯＳおよびｎＭＯＳトランジスタ
の各ゲートには、詳細は後述する図２に示すクロック遅
延選択回路４の遅延選択部４１〜４５の相補的レベルを
とる２つの出力信号ｄ0 ，ｄ 0 、ｄ1 ，ｄ 1 、
ｄ2 ，ｄ 2 、ｄ3 ，ｄ 3 、ｄ4 ，ｄ 4 がそれぞれ
供給される。これら相補信号により、１つのトランスフ
ァーゲートが選択される、本例では、トランスファーゲ
ートＴＦＧM31 が選択された場合が遅延時間が最も短
く、トランスファーゲートＴＦＧM35 が選択された場合
が遅延時間が最も長い。
【００２６】スレイブ側クロック遅延生成回路３Ｓは、
図２に示すクロック遅延選択回路４により選択された遅
延時間をもってマスタクロック信号生成回路２Ｍで生成
されたマスタクロック信号ＭＣＬＫを遅延させてスレイ
ブクロック信号生成回路２Ｓに出力する。このスレイブ
側クロック遅延生成回路３Ｓは、ｐＭＯＳトランジスタ
およびｎＭＯＳトランジスタのソース、ドレイン同士を
接続してなる互いに並列に接続されたトランスファーゲ
ートＴＦＧS31 〜ＴＦＧS35 、並びに表記する順に直列
に接続されたインバータＩＮＶS31 〜ＩＮＶS38 により
構成され、これらは以下のように接続されている。
図２に示すクロック遅延選択回路４により選択された遅
延時間をもってマスタクロック信号生成回路２Ｍで生成
されたマスタクロック信号ＭＣＬＫを遅延させてスレイ
ブクロック信号生成回路２Ｓに出力する。このスレイブ
側クロック遅延生成回路３Ｓは、ｐＭＯＳトランジスタ
およびｎＭＯＳトランジスタのソース、ドレイン同士を
接続してなる互いに並列に接続されたトランスファーゲ
ートＴＦＧS31 〜ＴＦＧS35 、並びに表記する順に直列
に接続されたインバータＩＮＶS31 〜ＩＮＶS38 により
構成され、これらは以下のように接続されている。
【００２７】トランスファーゲートＴＦＧS31 の一方の
入出力端はマスタクロック信号生成回路２Ｍの出力ノー
ドＮＤM21 およびインバータＩＮＶS31 の入力に接続さ
れている。トランスファーゲートＴＦＧS32 の一方の入
出力端はインバータＩＮＶS3 2 の出力とインバータＩＮ
ＶS33 の入力との接続中点に接続され、トランスファー
ゲートＴＦＧS33 の一方の入出力端はインバータＩＮＶ
S34 の出力とインバータＩＮＶS35 の入力との接続中点
に接続され、トランスファーゲートＴＦＧS34の一方の
入出力端はインバータＩＮＶS36 の出力とインバータＩ
ＮＶS37 の入力との接続中点に接続され、トランスファ
ーゲートＴＦＧS35 の一方の入出力端はインバータＩＮ
ＶS38 の出力に接続されている。各トランスファーゲー
トＴＦＧS31 〜ＴＦＧS35 の他方の入出力端同士が接続
され、これらの接続中点がスレイブクロック信号生成回
路２ＳのインバータＩＮＶS21 の入力に接続されてい
る。そして、各トランスファーゲートＴＦＧS31 〜ＴＦ
ＧS35 を構成するｐＭＯＳおよびｎＭＯＳトランジスタ
の各ゲートには、マスタ側クロック遅延生成回路３Ｍと
同様に、詳細は後述する図２に示すクロック遅延選択回
路４の遅延選択部４１〜４５の相補的レベルをとる２つ
の出力信号ｄ0 ，ｄ 0 、ｄ1 ，ｄ 1 、ｄ 2 ，ｄ 2
、ｄ3 ，ｄ 3 、ｄ4 ，ｄ 4 がそれぞれ供給され
る。これら相補信号により、１つのトランスファーゲー
トが選択され、トランスファーゲートＴＦＧS31 が選択
された場合が遅延時間が最も短く、トランスファーゲー
トＴＦＧS35 が選択された場合が遅延時間が最も長い。
入出力端はマスタクロック信号生成回路２Ｍの出力ノー
ドＮＤM21 およびインバータＩＮＶS31 の入力に接続さ
れている。トランスファーゲートＴＦＧS32 の一方の入
出力端はインバータＩＮＶS3 2 の出力とインバータＩＮ
ＶS33 の入力との接続中点に接続され、トランスファー
ゲートＴＦＧS33 の一方の入出力端はインバータＩＮＶ
S34 の出力とインバータＩＮＶS35 の入力との接続中点
に接続され、トランスファーゲートＴＦＧS34の一方の
入出力端はインバータＩＮＶS36 の出力とインバータＩ
ＮＶS37 の入力との接続中点に接続され、トランスファ
ーゲートＴＦＧS35 の一方の入出力端はインバータＩＮ
ＶS38 の出力に接続されている。各トランスファーゲー
トＴＦＧS31 〜ＴＦＧS35 の他方の入出力端同士が接続
され、これらの接続中点がスレイブクロック信号生成回
路２ＳのインバータＩＮＶS21 の入力に接続されてい
る。そして、各トランスファーゲートＴＦＧS31 〜ＴＦ
ＧS35 を構成するｐＭＯＳおよびｎＭＯＳトランジスタ
の各ゲートには、マスタ側クロック遅延生成回路３Ｍと
同様に、詳細は後述する図２に示すクロック遅延選択回
路４の遅延選択部４１〜４５の相補的レベルをとる２つ
の出力信号ｄ0 ，ｄ 0 、ｄ1 ，ｄ 1 、ｄ 2 ，ｄ 2
、ｄ3 ，ｄ 3 、ｄ4 ，ｄ 4 がそれぞれ供給され
る。これら相補信号により、１つのトランスファーゲー
トが選択され、トランスファーゲートＴＦＧS31 が選択
された場合が遅延時間が最も短く、トランスファーゲー
トＴＦＧS35 が選択された場合が遅延時間が最も長い。
【００２８】クロック遅延選択回路４は、図２に示すよ
うに、マスタ側クロック遅延生成回路３Ｍおよびスレイ
ブ側クロック遅延生成回路３Ｓのトランスファーゲート
ＴＦＧM31 およびＴＦＧS31 、ＴＦＧM32 およびＴＦＧ
S32 、ＴＦＧM33 およびＴＦＧS33 、ＴＦＧM34 および
ＴＦＧS34 、並びにＴＦＧM35 およびＴＦＧS35 にそれ
ぞれ対応して設けられたクロック遅延選択部４１〜４５
により構成されている。これらクロック遅延選択部４１
〜４５は同一構成を有しており、それぞれたとえばアル
ミニウム（Ａｌ）からなるフューズＦ401 、ダイオード
Ｄ401 、ｎＭＯＳトランジスタＮＴ401 、および直列接
続されたインバータＩＮＶ401 〜ＩＮＶ 403 により構成
されている。また、各クロック遅延選択部４１〜４５は
それぞれ２つの出力端Ｔ411 ，Ｔ412 、Ｔ421 ，
Ｔ422 、Ｔ431 ，Ｔ432 、Ｔ441 ，Ｔ44 2 、Ｔ451 ，Ｔ
452 を有しており、これらは以下のようにして接続され
ている。
うに、マスタ側クロック遅延生成回路３Ｍおよびスレイ
ブ側クロック遅延生成回路３Ｓのトランスファーゲート
ＴＦＧM31 およびＴＦＧS31 、ＴＦＧM32 およびＴＦＧ
S32 、ＴＦＧM33 およびＴＦＧS33 、ＴＦＧM34 および
ＴＦＧS34 、並びにＴＦＧM35 およびＴＦＧS35 にそれ
ぞれ対応して設けられたクロック遅延選択部４１〜４５
により構成されている。これらクロック遅延選択部４１
〜４５は同一構成を有しており、それぞれたとえばアル
ミニウム（Ａｌ）からなるフューズＦ401 、ダイオード
Ｄ401 、ｎＭＯＳトランジスタＮＴ401 、および直列接
続されたインバータＩＮＶ401 〜ＩＮＶ 403 により構成
されている。また、各クロック遅延選択部４１〜４５は
それぞれ２つの出力端Ｔ411 ，Ｔ412 、Ｔ421 ，
Ｔ422 、Ｔ431 ，Ｔ432 、Ｔ441 ，Ｔ44 2 、Ｔ451 ，Ｔ
452 を有しており、これらは以下のようにして接続され
ている。
【００２９】フューズＦ 401 の一端は電源電圧ＶDDの供
給ラインに接続され、他端はダイオードＤ401 のカソー
ド、ｎＭＯＳトランジスタＮＴ401 のドレイン、および
インバータＩＮＶ401 の入力に接続され、これらの接続
中点によりノードＮＤ401 が構成されている。ｎＭＯＳ
トランジスタＮＴ401 のゲートはインバータＩＮＶ401
の出力とインバータＩＮＶ402 の入力との接続中点に接
続され、インバータＩＮＶ403 の出力は出力端Ｔ411 〜
Ｔ451 にそれぞれ接続され、インバータＩＮＶ402 の出
力とインバータＩＮＶ403 の入力との接続中点が出力端
Ｔ 412 〜Ｔ452 にそれぞれ接続されている。また、ダイ
オードＤ401 のアノードおよびｎＭＯＳトランジスタＮ
Ｔ401 のソースは接地されている。
給ラインに接続され、他端はダイオードＤ401 のカソー
ド、ｎＭＯＳトランジスタＮＴ401 のドレイン、および
インバータＩＮＶ401 の入力に接続され、これらの接続
中点によりノードＮＤ401 が構成されている。ｎＭＯＳ
トランジスタＮＴ401 のゲートはインバータＩＮＶ401
の出力とインバータＩＮＶ402 の入力との接続中点に接
続され、インバータＩＮＶ403 の出力は出力端Ｔ411 〜
Ｔ451 にそれぞれ接続され、インバータＩＮＶ402 の出
力とインバータＩＮＶ403 の入力との接続中点が出力端
Ｔ 412 〜Ｔ452 にそれぞれ接続されている。また、ダイ
オードＤ401 のアノードおよびｎＭＯＳトランジスタＮ
Ｔ401 のソースは接地されている。
【００３０】各クロック遅延選択部４１〜４５のインバ
ータＩＮＶ403 の出力に接続された出力端Ｔ411 〜Ｔ
451 からは、フューズＦ401 がレーザにより切断されて
いないときにはローレベル「Ｌ」の信号ｄ 0 ，ｄ1 〜
ｄ4 が出力され、フューズＦ40 1 がレーザにより切断さ
れた場合にはハイレベル「Ｈ」の信号ｄ 0 ，ｄ1 〜ｄ
4 が出力される。これに対して、各クロック遅延選択部
４１〜４５のインバータＩＮＶ402 の出力に接続された
出力端Ｔ412 〜Ｔ452 からは、フューズＦ401 がレーザ
により切断されていないときにはハイレベル「Ｈ」の信
号ｄ0 ，ｄ 1 〜ｄ 4 が出力され、フューズＦ401 が
レーザにより切断された場合にはローレベル「Ｌ」の信
号ｄ0 ，ｄ 1 〜ｄ 4 が出力される。
ータＩＮＶ403 の出力に接続された出力端Ｔ411 〜Ｔ
451 からは、フューズＦ401 がレーザにより切断されて
いないときにはローレベル「Ｌ」の信号ｄ 0 ，ｄ1 〜
ｄ4 が出力され、フューズＦ40 1 がレーザにより切断さ
れた場合にはハイレベル「Ｈ」の信号ｄ 0 ，ｄ1 〜ｄ
4 が出力される。これに対して、各クロック遅延選択部
４１〜４５のインバータＩＮＶ402 の出力に接続された
出力端Ｔ412 〜Ｔ452 からは、フューズＦ401 がレーザ
により切断されていないときにはハイレベル「Ｈ」の信
号ｄ0 ，ｄ 1 〜ｄ 4 が出力され、フューズＦ401 が
レーザにより切断された場合にはローレベル「Ｌ」の信
号ｄ0 ，ｄ 1 〜ｄ 4 が出力される。
【００３１】そして、クロック遅延選択部４１の出力端
Ｔ411 が、図１に示すマスタ側クロック遅延生成回路３
Ｍの初段のトランスファーゲートＴＦＧM31 を構成する
ｐＭＯＳトランジスタのゲート、並びにスレイブ側クロ
ック遅延生成回路３Ｓの初段のトランスファーゲートＴ
ＦＧS31 を構成するｐＭＯＳトランジスタのゲートにそ
れぞれ接続されている。これに対して、出力端Ｔ412 は
マスタ側クロック遅延生成回路３Ｍの初段のトランスフ
ァーゲートＴＦＧM31 を構成するｎＭＯＳトランジスタ
のゲート、並びにスレイブ側クロック遅延生成回路３Ｓ
の初段のトランスファーゲートＴＦＧS3 1 を構成するｎ
ＭＯＳトランジスタのゲートにそれぞれ接続されてい
る。
Ｔ411 が、図１に示すマスタ側クロック遅延生成回路３
Ｍの初段のトランスファーゲートＴＦＧM31 を構成する
ｐＭＯＳトランジスタのゲート、並びにスレイブ側クロ
ック遅延生成回路３Ｓの初段のトランスファーゲートＴ
ＦＧS31 を構成するｐＭＯＳトランジスタのゲートにそ
れぞれ接続されている。これに対して、出力端Ｔ412 は
マスタ側クロック遅延生成回路３Ｍの初段のトランスフ
ァーゲートＴＦＧM31 を構成するｎＭＯＳトランジスタ
のゲート、並びにスレイブ側クロック遅延生成回路３Ｓ
の初段のトランスファーゲートＴＦＧS3 1 を構成するｎ
ＭＯＳトランジスタのゲートにそれぞれ接続されてい
る。
【００３２】クロック遅延選択部４２の出力端Ｔ
421 は、図１に示すマスタ側クロック遅延生成回路３Ｍ
の２段目のトランスファーゲートＴＦＧM32 を構成する
ｎＭＯＳトランジスタのゲート、並びにスレイブ側クロ
ック遅延生成回路３Ｓの２段目のトランスファーゲート
ＴＦＧS32 を構成するｎＭＯＳトランジスタのゲートに
それぞれ接続されている。これに対して、出力端Ｔ422
はマスタ側クロック遅延生成回路３Ｍの２段目ののトラ
ンスファーゲートＴＦＧM32 を構成するｐＭＯＳトラン
ジスタのゲート、並びにスレイブ側クロック遅延生成回
路３Ｓの２段目のトランスファーゲートＴＦＧS32 を構
成するｐＭＯＳトランジスタのゲートにそれぞれ接続さ
れている。
421 は、図１に示すマスタ側クロック遅延生成回路３Ｍ
の２段目のトランスファーゲートＴＦＧM32 を構成する
ｎＭＯＳトランジスタのゲート、並びにスレイブ側クロ
ック遅延生成回路３Ｓの２段目のトランスファーゲート
ＴＦＧS32 を構成するｎＭＯＳトランジスタのゲートに
それぞれ接続されている。これに対して、出力端Ｔ422
はマスタ側クロック遅延生成回路３Ｍの２段目ののトラ
ンスファーゲートＴＦＧM32 を構成するｐＭＯＳトラン
ジスタのゲート、並びにスレイブ側クロック遅延生成回
路３Ｓの２段目のトランスファーゲートＴＦＧS32 を構
成するｐＭＯＳトランジスタのゲートにそれぞれ接続さ
れている。
【００３３】同様に、クロック遅延選択部４３の出力端
Ｔ431 は、図１に示すマスタ側クロック遅延生成回路３
Ｍの３段目のトランスファーゲートＴＦＧM33 を構成す
るｎＭＯＳトランジスタのゲート、並びにスレイブ側ク
ロック遅延生成回路３Ｓの３段目のトランスファーゲー
トＴＦＧS33 を構成するｎＭＯＳトランジスタのゲート
にそれぞれ接続されている。これに対して、出力端Ｔ
432 はマスタ側クロック遅延生成回路３Ｍの３段目のの
トランスファーゲートＴＦＧM33 を構成するｐＭＯＳト
ランジスタのゲート、並びにスレイブ側クロック遅延生
成回路３Ｓの３段目のトランスファーゲートＴＦＧS33
を構成するｐＭＯＳトランジスタのゲートにそれぞれ接
続されている。
Ｔ431 は、図１に示すマスタ側クロック遅延生成回路３
Ｍの３段目のトランスファーゲートＴＦＧM33 を構成す
るｎＭＯＳトランジスタのゲート、並びにスレイブ側ク
ロック遅延生成回路３Ｓの３段目のトランスファーゲー
トＴＦＧS33 を構成するｎＭＯＳトランジスタのゲート
にそれぞれ接続されている。これに対して、出力端Ｔ
432 はマスタ側クロック遅延生成回路３Ｍの３段目のの
トランスファーゲートＴＦＧM33 を構成するｐＭＯＳト
ランジスタのゲート、並びにスレイブ側クロック遅延生
成回路３Ｓの３段目のトランスファーゲートＴＦＧS33
を構成するｐＭＯＳトランジスタのゲートにそれぞれ接
続されている。
【００３４】クロック遅延選択部４４の出力端Ｔ
441 は、図１に示すマスタ側クロック遅延生成回路３Ｍ
の４段目のトランスファーゲートＴＦＧM34 を構成する
ｎＭＯＳトランジスタのゲート、並びにスレイブ側クロ
ック遅延生成回路３Ｓの４段目のトランスファーゲート
ＴＦＧS34 を構成するｎＭＯＳトランジスタのゲートに
それぞれ接続されている。これに対して、出力端Ｔ442
はマスタ側クロック遅延生成回路３Ｍの４段目ののトラ
ンスファーゲートＴＦＧM34 を構成するｐＭＯＳトラン
ジスタのゲート、並びにスレイブ側クロック遅延生成回
路３Ｓの４段目のトランスファーゲートＴＦＧS34 を構
成するｐＭＯＳトランジスタのゲートにそれぞれ接続さ
れている。
441 は、図１に示すマスタ側クロック遅延生成回路３Ｍ
の４段目のトランスファーゲートＴＦＧM34 を構成する
ｎＭＯＳトランジスタのゲート、並びにスレイブ側クロ
ック遅延生成回路３Ｓの４段目のトランスファーゲート
ＴＦＧS34 を構成するｎＭＯＳトランジスタのゲートに
それぞれ接続されている。これに対して、出力端Ｔ442
はマスタ側クロック遅延生成回路３Ｍの４段目ののトラ
ンスファーゲートＴＦＧM34 を構成するｐＭＯＳトラン
ジスタのゲート、並びにスレイブ側クロック遅延生成回
路３Ｓの４段目のトランスファーゲートＴＦＧS34 を構
成するｐＭＯＳトランジスタのゲートにそれぞれ接続さ
れている。
【００３５】クロック遅延選択部４５の出力端Ｔ
451 は、図１に示すマスタ側クロック遅延生成回路３Ｍ
の５段目のトランスファーゲートＴＦＧM35 を構成する
ｎＭＯＳトランジスタのゲート、並びにスレイブ側クロ
ック遅延生成回路３Ｓの５段目のトランスファーゲート
ＴＦＧS35 を構成するｎＭＯＳトランジスタのゲートに
それぞれ接続されている。これに対して、出力端Ｔ452
はマスタ側クロック遅延生成回路３Ｍの５段目ののトラ
ンスファーゲートＴＦＧM35 を構成するｐＭＯＳトラン
ジスタのゲート、並びにスレイブ側クロック遅延生成回
路３Ｓの５段目のトランスファーゲートＴＦＧS35 を構
成するｐＭＯＳトランジスタのゲートにそれぞれ接続さ
れている。
451 は、図１に示すマスタ側クロック遅延生成回路３Ｍ
の５段目のトランスファーゲートＴＦＧM35 を構成する
ｎＭＯＳトランジスタのゲート、並びにスレイブ側クロ
ック遅延生成回路３Ｓの５段目のトランスファーゲート
ＴＦＧS35 を構成するｎＭＯＳトランジスタのゲートに
それぞれ接続されている。これに対して、出力端Ｔ452
はマスタ側クロック遅延生成回路３Ｍの５段目ののトラ
ンスファーゲートＴＦＧM35 を構成するｐＭＯＳトラン
ジスタのゲート、並びにスレイブ側クロック遅延生成回
路３Ｓの５段目のトランスファーゲートＴＦＧS35 を構
成するｐＭＯＳトランジスタのゲートにそれぞれ接続さ
れている。
【００３６】以上のように、本回路では、初期状態では
クロック遅延選択回路４のクロック遅延選択部４１の出
力信号ｄ0 ，ｄ 0 によりマスタ側およびスレイブ側の
クロック遅延生成回路３Ｍおよび３Ｓの初段のトランス
ファーゲートＴＦＧM31 およびＴＦＧS31 がオン状態
（導通状態）に保持され、他のトランスファーゲートＴ
ＦＧM32 〜ＴＦＧM35 、ＴＦＧS32 〜ＴＦＧS35 はオフ
状態（非導通状態）に保持されている。すなわち、本回
路は、マスタクロック信号ＭＣＬＫとスレイブクロック
信号ＳＣＬＫとのアイソレーション期間ＩＴが最も短
く、実オペレーション期間が長くなるように構成されて
いる。このような構成において、もしクロックスキュー
が発生したならば、アイソレーション期間ＩＴを長くす
るために、クロック遅延選択部４１のフューズＦ401が
レーザにより切断されて、マスタ側およびスレイブ側の
クロック遅延生成回路３Ｍおよび３Ｓの初段のトランス
ファーゲートＴＦＧM31 およびＴＦＧS31 がオフ状態に
切り換えられるとともに、所望の遅延時間を付与すべく
クロック遅延選択部４２〜４５のうちから一のクロック
遅延選択部のフューズＦ401 が切断されて、このクロッ
ク遅延選択部の出力端に接続されているマスタ側および
スレイブ側のクロック遅延生成回路３Ｍおよび３Ｓの所
定段のトランスファーゲートＴＦＧM32 〜ＴＦＧM35 、
ＴＦＧS32 〜ＴＦＧS35 が対でオン状態に切り換えられ
る。
クロック遅延選択回路４のクロック遅延選択部４１の出
力信号ｄ0 ，ｄ 0 によりマスタ側およびスレイブ側の
クロック遅延生成回路３Ｍおよび３Ｓの初段のトランス
ファーゲートＴＦＧM31 およびＴＦＧS31 がオン状態
（導通状態）に保持され、他のトランスファーゲートＴ
ＦＧM32 〜ＴＦＧM35 、ＴＦＧS32 〜ＴＦＧS35 はオフ
状態（非導通状態）に保持されている。すなわち、本回
路は、マスタクロック信号ＭＣＬＫとスレイブクロック
信号ＳＣＬＫとのアイソレーション期間ＩＴが最も短
く、実オペレーション期間が長くなるように構成されて
いる。このような構成において、もしクロックスキュー
が発生したならば、アイソレーション期間ＩＴを長くす
るために、クロック遅延選択部４１のフューズＦ401が
レーザにより切断されて、マスタ側およびスレイブ側の
クロック遅延生成回路３Ｍおよび３Ｓの初段のトランス
ファーゲートＴＦＧM31 およびＴＦＧS31 がオフ状態に
切り換えられるとともに、所望の遅延時間を付与すべく
クロック遅延選択部４２〜４５のうちから一のクロック
遅延選択部のフューズＦ401 が切断されて、このクロッ
ク遅延選択部の出力端に接続されているマスタ側および
スレイブ側のクロック遅延生成回路３Ｍおよび３Ｓの所
定段のトランスファーゲートＴＦＧM32 〜ＴＦＧM35 、
ＴＦＧS32 〜ＴＦＧS35 が対でオン状態に切り換えられ
る。
【００３７】図３は、図２に示すクロック遅延選択回路
４のクロック遅延選択部４１（〜４５）の回路パターン
例を示す図である。ＭＥＴ１は第１アルミニウム層、Ｍ
ＥＴ２は第２アルミニウム層、ＭＥＴ３が第３アルミニ
ウム層、ＰＯＬＹGTはｎＭＯＳトランジスタＮＴ401 の
ポリシリコン層からなるゲート、ＤＵＦはドレイン拡散
層、ＣＮＴVDD は電源電圧ＶDDの供給ラインとのコンタ
クト、ＣＮＴGND は接地ラインとのコンタクト、ＣＮＴ
MET2 3 は第２アルミニウム層ＭＥＴ２と第３アルミニウ
ム層ＭＥＴ３とのコンタクト、ＣＮＴMET12 は第１アル
ミニウム層ＭＥＴ１と第２アルミニウム層ＭＥＴ２との
コンタクトをそれぞれ示している。
４のクロック遅延選択部４１（〜４５）の回路パターン
例を示す図である。ＭＥＴ１は第１アルミニウム層、Ｍ
ＥＴ２は第２アルミニウム層、ＭＥＴ３が第３アルミニ
ウム層、ＰＯＬＹGTはｎＭＯＳトランジスタＮＴ401 の
ポリシリコン層からなるゲート、ＤＵＦはドレイン拡散
層、ＣＮＴVDD は電源電圧ＶDDの供給ラインとのコンタ
クト、ＣＮＴGND は接地ラインとのコンタクト、ＣＮＴ
MET2 3 は第２アルミニウム層ＭＥＴ２と第３アルミニウ
ム層ＭＥＴ３とのコンタクト、ＣＮＴMET12 は第１アル
ミニウム層ＭＥＴ１と第２アルミニウム層ＭＥＴ２との
コンタクトをそれぞれ示している。
【００３８】本クロック遅延選択回路は、図３に示すよ
うに、３層アルミ構造となっており、各フューズＦ401
は第３アルミニウム層により構成され、トランジスタ等
の素子配列部ＡＲＹから突出した略Ｕ字形状に形成され
ている。したがって、レーザによるフューズＦ401 の切
断も他の素子への影響を与えることなく、容易に切断す
ることができる。
うに、３層アルミ構造となっており、各フューズＦ401
は第３アルミニウム層により構成され、トランジスタ等
の素子配列部ＡＲＹから突出した略Ｕ字形状に形成され
ている。したがって、レーザによるフューズＦ401 の切
断も他の素子への影響を与えることなく、容易に切断す
ることができる。
【００３９】次に、上記構成による動作を説明する。通
常のオペレーションにおいては、コントロール信号ＣＴ
Ｌがコントロール信号入力端ＴCTL にハイレベルで入力
される。その結果、マスタ側クロックレベル選択回路１
Ｍでは、トランスファーゲートＴＦＧM11 がオフ状態
（非導通状態）に保持され、トランスファーゲートＴＦ
Ｇ M12 がオン状態（導通状態）に保持される。同様に、
スレイブ側クロックレベル選択回路１Ｓでは、トランス
ファーゲートＴＦＧS11 がオフ状態（非導通状態）に保
持され、トランスファーゲートＴＦＧ S12 がオン状態
（導通状態）に保持される。すなわち、通常のオペレー
ションの場合には、クロック信号ＣＬＫが選択される。
常のオペレーションにおいては、コントロール信号ＣＴ
Ｌがコントロール信号入力端ＴCTL にハイレベルで入力
される。その結果、マスタ側クロックレベル選択回路１
Ｍでは、トランスファーゲートＴＦＧM11 がオフ状態
（非導通状態）に保持され、トランスファーゲートＴＦ
Ｇ M12 がオン状態（導通状態）に保持される。同様に、
スレイブ側クロックレベル選択回路１Ｓでは、トランス
ファーゲートＴＦＧS11 がオフ状態（非導通状態）に保
持され、トランスファーゲートＴＦＧ S12 がオン状態
（導通状態）に保持される。すなわち、通常のオペレー
ションの場合には、クロック信号ＣＬＫが選択される。
【００４０】ここで、クロック信号入力端ＴCLK に対し
てクロック信号ＣＬＫが、ローレベルで入力された場
合、そのローレベルのクロック信号ＣＬＫはローレベル
のままでスレイブ側クロックレベル選択回路１Ｓに入力
され、インバータＩＮＶ1 でレベル反転されたハイレベ
ルのクロック信号ＣＬＫがマスタ側クロックレベル選択
回路１Ｍに入力される。マスタ側クロックレベル選択回
路１Ｍに入力されたハイレベルのクロック信号ＣＬＫ
は、トランスファーゲートＴＦＧM12 を通過し、さらに
２つのインバータＩＮＶ3 およびＩＮＶ4 を介し、ハイ
レベルでマスタクロック信号生成回路２Ｍに入力され
る。また、スレイブ側クロックレベル選択回路１Ｓに入
力されたローレベルのクロック信号ＣＬＫは、トランス
ファーゲートＴＦＧS12 を通過し、さらに２つのインバ
ータＩＮＶ5 およびＩＮＶ6 を介し、ローレベルでスレ
イブクロック信号生成回路２Ｓに入力される。
てクロック信号ＣＬＫが、ローレベルで入力された場
合、そのローレベルのクロック信号ＣＬＫはローレベル
のままでスレイブ側クロックレベル選択回路１Ｓに入力
され、インバータＩＮＶ1 でレベル反転されたハイレベ
ルのクロック信号ＣＬＫがマスタ側クロックレベル選択
回路１Ｍに入力される。マスタ側クロックレベル選択回
路１Ｍに入力されたハイレベルのクロック信号ＣＬＫ
は、トランスファーゲートＴＦＧM12 を通過し、さらに
２つのインバータＩＮＶ3 およびＩＮＶ4 を介し、ハイ
レベルでマスタクロック信号生成回路２Ｍに入力され
る。また、スレイブ側クロックレベル選択回路１Ｓに入
力されたローレベルのクロック信号ＣＬＫは、トランス
ファーゲートＴＦＧS12 を通過し、さらに２つのインバ
ータＩＮＶ5 およびＩＮＶ6 を介し、ローレベルでスレ
イブクロック信号生成回路２Ｓに入力される。
【００４１】マスタクロック信号生成回路２Ｍに入力さ
れたハイレベルのクロック信号は、ｎＭＯＳトランジス
タＮＴM22 ，ＮＴM24 、およびｐＭＯＳトランジスタＰ
ＴM2 3 ，ＰＴM24 のゲートに供給される。その結果、ｎ
ＭＯＳトランジスタＮＴM22およびＮＴM24 がオン状態
に保持され、ｐＭＯＳトランジスタＰＴM23 およびＰＴ
M24 がオフ状態に保持される。
れたハイレベルのクロック信号は、ｎＭＯＳトランジス
タＮＴM22 ，ＮＴM24 、およびｐＭＯＳトランジスタＰ
ＴM2 3 ，ＰＴM24 のゲートに供給される。その結果、ｎ
ＭＯＳトランジスタＮＴM22およびＮＴM24 がオン状態
に保持され、ｐＭＯＳトランジスタＰＴM23 およびＰＴ
M24 がオフ状態に保持される。
【００４２】また、スレイブクロック信号生成回路２Ｓ
に入力されたローレベルのクロック信号は、ｎＭＯＳト
ランジスタＮＴS22 ，ＮＴS24 、およびｐＭＯＳトラン
ジスタＰＴS23 ，ＰＴS24 のゲートに供給される。その
結果、ｎＭＯＳトランジスタＮＴS22 およびＮＴS24 が
オフ状態に保持され、ｐＭＯＳトランジスタＰＴS23お
よびＰＴS24 がオン状態に保持される。ｐＭＯＳトラン
ジスタＰＴS23 およびＰＴS24 がオン状態になったこと
に伴い、ハイレベルの電源電圧ＶDDが出力段のｐＭＯＳ
トランジスタＰＴS25 およびｎＭＯＳトランジスタＮＴ
S25 のゲートに供給される。これにより、ｐＭＯＳトラ
ンジスタＰＴS25 がオフ状態に保持され、ｎＭＯＳトラ
ンジスタＮＴS25 がオン状態に遷移する。その結果、ス
レイブクロック信号生成回路２Ｓの出力ノードＮＤS21
が接地レベルに引き込まれる。したがって、スレイブク
ロック信号生成回路２Ｓからローレベルのスレイブクロ
ック信号ＳＣＬＫが出力される。また、ローレベルのス
レイブクロック信号ＳＣＬＫは、マスタ側クロック遅延
生成回路３Ｍに入力される。
に入力されたローレベルのクロック信号は、ｎＭＯＳト
ランジスタＮＴS22 ，ＮＴS24 、およびｐＭＯＳトラン
ジスタＰＴS23 ，ＰＴS24 のゲートに供給される。その
結果、ｎＭＯＳトランジスタＮＴS22 およびＮＴS24 が
オフ状態に保持され、ｐＭＯＳトランジスタＰＴS23お
よびＰＴS24 がオン状態に保持される。ｐＭＯＳトラン
ジスタＰＴS23 およびＰＴS24 がオン状態になったこと
に伴い、ハイレベルの電源電圧ＶDDが出力段のｐＭＯＳ
トランジスタＰＴS25 およびｎＭＯＳトランジスタＮＴ
S25 のゲートに供給される。これにより、ｐＭＯＳトラ
ンジスタＰＴS25 がオフ状態に保持され、ｎＭＯＳトラ
ンジスタＮＴS25 がオン状態に遷移する。その結果、ス
レイブクロック信号生成回路２Ｓの出力ノードＮＤS21
が接地レベルに引き込まれる。したがって、スレイブク
ロック信号生成回路２Ｓからローレベルのスレイブクロ
ック信号ＳＣＬＫが出力される。また、ローレベルのス
レイブクロック信号ＳＣＬＫは、マスタ側クロック遅延
生成回路３Ｍに入力される。
【００４３】このとき、マスタ側クロック遅延生成回路
３Ｍでは、クロック遅延選択回路４により初段のトラン
スファーゲートＴＦＧM31 のみが導通状態に保持されて
おり、ローレベルのスレイブクロック信号ＣＬＫは、こ
のトランスファーゲートＴＦＧM31 を通過し、マスタク
ロック信号生成回路２Ｍに入力される。
３Ｍでは、クロック遅延選択回路４により初段のトラン
スファーゲートＴＦＧM31 のみが導通状態に保持されて
おり、ローレベルのスレイブクロック信号ＣＬＫは、こ
のトランスファーゲートＴＦＧM31 を通過し、マスタク
ロック信号生成回路２Ｍに入力される。
【００４４】マスタクロック信号生成回路２Ｍに入力さ
れたローレベルのスレイブクロック信号は、インバータ
ＩＮＶM21 においてレベル反転作用を受けてハイレベル
でｎＭＯＳトランジスタＮＴM21 ，ＮＴM23 、およびｐ
ＭＯＳトランジスタＰＴM21，ＰＴM22 のゲートに供給
される。その結果、ｎＭＯＳトランジスタＮＴM21 およ
びＮＴM23 がオン状態に切り換わり、ｐＭＯＳトランジ
スタＰＴM21 およびＰＴM22 がオフ状態に切り換わる。
これにより、出力段のｎＭＯＳトランジスタＮＴM25 の
ゲート電位はｎＭＯＳトランジスタＮＴM23 ，ＮＴM24
を介して接地レベルに引き込まれ、同様に、ｐＭＯＳト
ランジスタＰＴM25 のゲート電位はｎＭＯＳトランジス
タＮＴN21 〜ＮＴM24 を介して接地レベルに引き込まれ
る。その結果、ｎＭＯＳトランジスタＮＴM25 がオフ状
態に切り換わり、ｐＭＯＳトランジスタＰＴM25 がオン
状態に切り換わり、マスタクロック信号生成回路２Ｍの
出力ノードＮＤM21 には、ハイレベルの電源電圧ＶDDが
供給される。これにより、マスタクロック信号生成回路
２Ｍからはハイレベルのマスタクロック信号ＭＣＬＫが
出力される。また、このハイレベルのマスタクロック信
号ＭＣＬＫは、スレイブ側クロック遅延生成回路３Ｓに
入力される。
れたローレベルのスレイブクロック信号は、インバータ
ＩＮＶM21 においてレベル反転作用を受けてハイレベル
でｎＭＯＳトランジスタＮＴM21 ，ＮＴM23 、およびｐ
ＭＯＳトランジスタＰＴM21，ＰＴM22 のゲートに供給
される。その結果、ｎＭＯＳトランジスタＮＴM21 およ
びＮＴM23 がオン状態に切り換わり、ｐＭＯＳトランジ
スタＰＴM21 およびＰＴM22 がオフ状態に切り換わる。
これにより、出力段のｎＭＯＳトランジスタＮＴM25 の
ゲート電位はｎＭＯＳトランジスタＮＴM23 ，ＮＴM24
を介して接地レベルに引き込まれ、同様に、ｐＭＯＳト
ランジスタＰＴM25 のゲート電位はｎＭＯＳトランジス
タＮＴN21 〜ＮＴM24 を介して接地レベルに引き込まれ
る。その結果、ｎＭＯＳトランジスタＮＴM25 がオフ状
態に切り換わり、ｐＭＯＳトランジスタＰＴM25 がオン
状態に切り換わり、マスタクロック信号生成回路２Ｍの
出力ノードＮＤM21 には、ハイレベルの電源電圧ＶDDが
供給される。これにより、マスタクロック信号生成回路
２Ｍからはハイレベルのマスタクロック信号ＭＣＬＫが
出力される。また、このハイレベルのマスタクロック信
号ＭＣＬＫは、スレイブ側クロック遅延生成回路３Ｓに
入力される。
【００４５】このとき、スレイブ側クロック遅延生成回
路３Ｓでは、クロック遅延選択回路４により初段のトラ
ンスファーゲートＴＦＧS31 のみが導通状態に保持され
ており、ハイレベルのマスタクロック信号ＭＣＬＫは、
このトランスファーゲートＴＦＧS31 を通過し、スレイ
ブクロック信号生成回路２Ｓに入力される。
路３Ｓでは、クロック遅延選択回路４により初段のトラ
ンスファーゲートＴＦＧS31 のみが導通状態に保持され
ており、ハイレベルのマスタクロック信号ＭＣＬＫは、
このトランスファーゲートＴＦＧS31 を通過し、スレイ
ブクロック信号生成回路２Ｓに入力される。
【００４６】スレイブクロック信号生成回路２Ｓに入力
されたハイレベルのマスタクロック信号は、インバータ
ＩＮＶS21 においてレベル反転作用を受けてローレベル
でｎＭＯＳトランジスタＮＴS21 ，ＮＴS23 、およびｐ
ＭＯＳトランジスタＰＴS21，ＰＴS22 のゲートに供給
される。その結果、ｎＭＯＳトランジスタＮＴS21 およ
びＮＴS23 がオフ状態に保持され、ｐＭＯＳトランジス
タＰＴS21 およびＰＴ S22 がオン状態に切り換わる。こ
れにより、出力段のｎＭＯＳトランジスタＮＴS25 およ
びｐＭＯＳトランジスタＰＴS25 のゲート電位は電源電
圧ＶDDレベルに安定に保持される。その結果、スレイブ
クロック信号生成回路２Ｓからはローレベルのスレイブ
クロック信号ＳＣＬＫが安定に出力される。
されたハイレベルのマスタクロック信号は、インバータ
ＩＮＶS21 においてレベル反転作用を受けてローレベル
でｎＭＯＳトランジスタＮＴS21 ，ＮＴS23 、およびｐ
ＭＯＳトランジスタＰＴS21，ＰＴS22 のゲートに供給
される。その結果、ｎＭＯＳトランジスタＮＴS21 およ
びＮＴS23 がオフ状態に保持され、ｐＭＯＳトランジス
タＰＴS21 およびＰＴ S22 がオン状態に切り換わる。こ
れにより、出力段のｎＭＯＳトランジスタＮＴS25 およ
びｐＭＯＳトランジスタＰＴS25 のゲート電位は電源電
圧ＶDDレベルに安定に保持される。その結果、スレイブ
クロック信号生成回路２Ｓからはローレベルのスレイブ
クロック信号ＳＣＬＫが安定に出力される。
【００４７】以上のように、マスタクロック信号ＭＣＬ
Ｋは、基本クロック信号ＣＬＫが入力されてからスレイ
ブクロック信号生成回路２Ｓで生成されたスレイブクロ
ック信号ＳＣＬＫが入力されるまでの期間、ローレベル
のスレイブクロック信号ＳＣＬＫと同レベルに保持され
る。すなわち、マスタクロック信号ＭＣＬＫおよびスレ
イブクロック信号ＳＣＬＫにアイソレーション期間ＩＴ
が付与されたことになる。
Ｋは、基本クロック信号ＣＬＫが入力されてからスレイ
ブクロック信号生成回路２Ｓで生成されたスレイブクロ
ック信号ＳＣＬＫが入力されるまでの期間、ローレベル
のスレイブクロック信号ＳＣＬＫと同レベルに保持され
る。すなわち、マスタクロック信号ＭＣＬＫおよびスレ
イブクロック信号ＳＣＬＫにアイソレーション期間ＩＴ
が付与されたことになる。
【００４８】次に、クロック信号ＣＬＫがローレベルか
らハイレベルに切り換えられてクロック信号入力端Ｔ
CLK に入力された場合、そのハイレベルのクロック信号
ＣＬＫはハイレベルのままで、スレイブ側クロックレベ
ル選択回路１ＳのトランスファーゲートＴＦＧS12 、さ
らには２つのインバータＩＮＶ5 ，ＩＮＶ6 を介してス
レイブクロック信号生成回路２Ｓに入力される。また、
インバータＩＮＶ1 でレベル反転作用を受けたローレベ
ルのクロック信号ＣＬＫは、マスタ側クロックレベル選
択回路１ＭのトランスファーゲートＴＦＧM12 、さらに
は２つのインバータＩＮＶ3 ，ＩＮＶ4 を介してマスタ
クロック信号生成回路２Ｍに入力される。
らハイレベルに切り換えられてクロック信号入力端Ｔ
CLK に入力された場合、そのハイレベルのクロック信号
ＣＬＫはハイレベルのままで、スレイブ側クロックレベ
ル選択回路１ＳのトランスファーゲートＴＦＧS12 、さ
らには２つのインバータＩＮＶ5 ，ＩＮＶ6 を介してス
レイブクロック信号生成回路２Ｓに入力される。また、
インバータＩＮＶ1 でレベル反転作用を受けたローレベ
ルのクロック信号ＣＬＫは、マスタ側クロックレベル選
択回路１ＭのトランスファーゲートＴＦＧM12 、さらに
は２つのインバータＩＮＶ3 ，ＩＮＶ4 を介してマスタ
クロック信号生成回路２Ｍに入力される。
【００４９】スレイブクロック信号生成回路２Ｓに入力
されたハイレベルのクロック信号は、ｎＭＯＳトランジ
スタＮＴS22 ，ＮＴS24 、およびｐＭＯＳトランジスタ
ＰＴ S23 ，ＰＴS24 のゲートに供給される。その結果、
ｎＭＯＳトランジスタＮＴS2 2 およびＮＴS24 がオン状
態に切り換わり、ｐＭＯＳトランジスタＰＴS23 および
ＰＴS24 がオフ状態に切り換わる。これにより、出力段
のｐＭＯＳトランジスタＰＴM25 およびｎＭＯＳトラン
ジスタＮＴM25 のゲートへの電源電圧ＶDDの供給が停止
されるが、ｐＭＯＳトランジスタＰＴS21 およびＰＴ
S22 がオン状態であるので、スレイブクロック信号ＳＣ
ＬＫはローレベルのままに保持される。
されたハイレベルのクロック信号は、ｎＭＯＳトランジ
スタＮＴS22 ，ＮＴS24 、およびｐＭＯＳトランジスタ
ＰＴ S23 ，ＰＴS24 のゲートに供給される。その結果、
ｎＭＯＳトランジスタＮＴS2 2 およびＮＴS24 がオン状
態に切り換わり、ｐＭＯＳトランジスタＰＴS23 および
ＰＴS24 がオフ状態に切り換わる。これにより、出力段
のｐＭＯＳトランジスタＰＴM25 およびｎＭＯＳトラン
ジスタＮＴM25 のゲートへの電源電圧ＶDDの供給が停止
されるが、ｐＭＯＳトランジスタＰＴS21 およびＰＴ
S22 がオン状態であるので、スレイブクロック信号ＳＣ
ＬＫはローレベルのままに保持される。
【００５０】マスタクロック信号生成回路２Ｍに入力さ
れたローレベルのクロック信号は、ｎＭＯＳトランジス
タＮＴM22 ，ＮＴM24 、およびｐＭＯＳトランジスタＰ
ＴM2 3 ，ＰＴM24 のゲートに供給される。その結果、ｎ
ＭＯＳトランジスタＮＴM22およびＮＴM24 がオフ状態
に切り換わり、ｐＭＯＳトランジスタＰＴM23 およびＰ
ＴM24 がオン状態に切り換わる。ｎＭＯＳトランジスタ
ＮＴM22 およびＮＴM24 がオフ状態に切り換わったこと
に伴い、出力段のｐＭＯＳトランジスタＰＴM25 および
ｎＭＯＳトランジスタＮＴM25 のゲート電位の接地レベ
ルへの引き込みが停止され、一方、ｐＭＯＳトランジス
タＰＴM23 およびＰＴM24 がオン状態に切り換わったこ
とに伴い、ハイレベルの電源電圧ＶDDが出力段のｐＭＯ
ＳトランジスタＰＴM25 およびｎＭＯＳトランジスタＮ
ＴM25 のゲートに供給される。これにより、ｐＭＯＳト
ランジスタＰＴM25 がオフ状態に切り換わり、ｎＭＯＳ
トランジスタＮＴM25 がオン状態に切り換わる。その結
果、マスタクロック信号生成回路２Ｍの出力ノードＮＤ
M21 が接地レベルに引き込まれる。したがって、マスタ
クロック信号生成回路２Ｍからは、スレイブクロック信
号ＳＣＬＫのレベルにかかわりなくハイレベルからロー
レベルに切り換えられたマスタクロック信号ＭＣＬＫが
出力される。このハイレベルのマスタクロック信号ＭＣ
ＬＫは、スレイブ側クロック遅延生成回路３Ｓに入力さ
れる。
れたローレベルのクロック信号は、ｎＭＯＳトランジス
タＮＴM22 ，ＮＴM24 、およびｐＭＯＳトランジスタＰ
ＴM2 3 ，ＰＴM24 のゲートに供給される。その結果、ｎ
ＭＯＳトランジスタＮＴM22およびＮＴM24 がオフ状態
に切り換わり、ｐＭＯＳトランジスタＰＴM23 およびＰ
ＴM24 がオン状態に切り換わる。ｎＭＯＳトランジスタ
ＮＴM22 およびＮＴM24 がオフ状態に切り換わったこと
に伴い、出力段のｐＭＯＳトランジスタＰＴM25 および
ｎＭＯＳトランジスタＮＴM25 のゲート電位の接地レベ
ルへの引き込みが停止され、一方、ｐＭＯＳトランジス
タＰＴM23 およびＰＴM24 がオン状態に切り換わったこ
とに伴い、ハイレベルの電源電圧ＶDDが出力段のｐＭＯ
ＳトランジスタＰＴM25 およびｎＭＯＳトランジスタＮ
ＴM25 のゲートに供給される。これにより、ｐＭＯＳト
ランジスタＰＴM25 がオフ状態に切り換わり、ｎＭＯＳ
トランジスタＮＴM25 がオン状態に切り換わる。その結
果、マスタクロック信号生成回路２Ｍの出力ノードＮＤ
M21 が接地レベルに引き込まれる。したがって、マスタ
クロック信号生成回路２Ｍからは、スレイブクロック信
号ＳＣＬＫのレベルにかかわりなくハイレベルからロー
レベルに切り換えられたマスタクロック信号ＭＣＬＫが
出力される。このハイレベルのマスタクロック信号ＭＣ
ＬＫは、スレイブ側クロック遅延生成回路３Ｓに入力さ
れる。
【００５１】このとき、スレイブ側クロック遅延生成回
路３Ｓでは、クロック遅延選択回路４により初段のトラ
ンスファーゲートＴＦＧS31 のみが導通状態に保持され
ており、ハイレベルのマスタクロック信号ＣＬＫは、こ
のトランスファーゲートＴＦＧS31 を通過し、スレイブ
クロック信号生成回路２Ｓ入力される。
路３Ｓでは、クロック遅延選択回路４により初段のトラ
ンスファーゲートＴＦＧS31 のみが導通状態に保持され
ており、ハイレベルのマスタクロック信号ＣＬＫは、こ
のトランスファーゲートＴＦＧS31 を通過し、スレイブ
クロック信号生成回路２Ｓ入力される。
【００５２】スレイブクロック信号生成回路２Ｓに入力
されたローレベルのスレイブクロック信号は、インバー
タＩＮＶS21 においてレベル反転作用を受けてハイレベ
ルでｎＭＯＳトランジスタＮＴS21 ，ＮＴS23 、および
ｐＭＯＳトランジスタＰＴS2 1 ，ＰＴS22 のゲートに供
給される。その結果、ｎＭＯＳトランジスタＮＴS21お
よびＮＴS23 がオン状態に切り換わり、ｐＭＯＳトラン
ジスタＰＴS21 およびＰＴS22 がオフ状態に切り換わ
る。これにより、出力段のｎＭＯＳトランジスタＮＴ
S25 のゲート電位はｎＭＯＳトランジスタＮＴS23 ，Ｎ
ＴS24 を介して接地レベルに引き込まれ、同様に、ｐＭ
ＯＳトランジスタＰＴS25 のゲート電位はｎＭＯＳトラ
ンジスタＮＴS21 〜ＮＴS24 を介して接地レベルに引き
込まれる。その結果、ｎＭＯＳトランジスタＮＴS25 が
オフ状態に切り換わり、ｐＭＯＳトランジスタＰＴS25
がオン状態に切り換わり、スレイブクロック信号生成回
路２Ｓの出力ノードＮＤS21 には、ハイレベルの電源電
圧ＶDDが供給される。これにより、スレイブクロック信
号生成回路２Ｓからはハイレベルのスレイブクロック信
号ＳＣＬＫが出力される。このハイレベルのスレイブク
ロック信号ＳＣＬＫは、マスタ側クロック遅延生成回路
３Ｍに入力される。
されたローレベルのスレイブクロック信号は、インバー
タＩＮＶS21 においてレベル反転作用を受けてハイレベ
ルでｎＭＯＳトランジスタＮＴS21 ，ＮＴS23 、および
ｐＭＯＳトランジスタＰＴS2 1 ，ＰＴS22 のゲートに供
給される。その結果、ｎＭＯＳトランジスタＮＴS21お
よびＮＴS23 がオン状態に切り換わり、ｐＭＯＳトラン
ジスタＰＴS21 およびＰＴS22 がオフ状態に切り換わ
る。これにより、出力段のｎＭＯＳトランジスタＮＴ
S25 のゲート電位はｎＭＯＳトランジスタＮＴS23 ，Ｎ
ＴS24 を介して接地レベルに引き込まれ、同様に、ｐＭ
ＯＳトランジスタＰＴS25 のゲート電位はｎＭＯＳトラ
ンジスタＮＴS21 〜ＮＴS24 を介して接地レベルに引き
込まれる。その結果、ｎＭＯＳトランジスタＮＴS25 が
オフ状態に切り換わり、ｐＭＯＳトランジスタＰＴS25
がオン状態に切り換わり、スレイブクロック信号生成回
路２Ｓの出力ノードＮＤS21 には、ハイレベルの電源電
圧ＶDDが供給される。これにより、スレイブクロック信
号生成回路２Ｓからはハイレベルのスレイブクロック信
号ＳＣＬＫが出力される。このハイレベルのスレイブク
ロック信号ＳＣＬＫは、マスタ側クロック遅延生成回路
３Ｍに入力される。
【００５３】このとき、マスタ側クロック遅延生成回路
３Ｍでは、クロック遅延選択回路４により初段のトラン
スファーゲートＴＦＧM31 のみが導通状態に保持されて
おり、ハイレベルのスレイブクロック信号ＳＣＬＫは、
このトランスファーゲートＴＦＧM31 を通過し、マスタ
クロック信号生成回路２Ｍに入力される。
３Ｍでは、クロック遅延選択回路４により初段のトラン
スファーゲートＴＦＧM31 のみが導通状態に保持されて
おり、ハイレベルのスレイブクロック信号ＳＣＬＫは、
このトランスファーゲートＴＦＧM31 を通過し、マスタ
クロック信号生成回路２Ｍに入力される。
【００５４】マスタクロック信号生成回路２Ｍに入力さ
れたハイレベルのスレイブクロック信号は、インバータ
ＩＮＶM21 においてレベル反転作用を受けてローレベル
でｎＭＯＳトランジスタＮＴM21 ，ＮＴM23 、およびｐ
ＭＯＳトランジスタＰＴM21，ＰＴM22 のゲートに供給
される。その結果、ｎＭＯＳトランジスタＮＴM21 およ
びＮＴM23 がオフ状態に切り換わり、ｐＭＯＳトランジ
スタＰＴM21 およびＰＴM22 がオン状態に切り換わる。
これにより、出力段のｎＭＯＳトランジスタＮＴM25 お
よびｐＭＯＳトランジスタＰＴM25 のゲート電位は電源
電圧ＶDDレベルに安定に保持される。その結果、マスタ
クロック信号生成回路２Ｍからはローレベルのマスタク
ロック信号ＳＣＬＫが安定に出力される。
れたハイレベルのスレイブクロック信号は、インバータ
ＩＮＶM21 においてレベル反転作用を受けてローレベル
でｎＭＯＳトランジスタＮＴM21 ，ＮＴM23 、およびｐ
ＭＯＳトランジスタＰＴM21，ＰＴM22 のゲートに供給
される。その結果、ｎＭＯＳトランジスタＮＴM21 およ
びＮＴM23 がオフ状態に切り換わり、ｐＭＯＳトランジ
スタＰＴM21 およびＰＴM22 がオン状態に切り換わる。
これにより、出力段のｎＭＯＳトランジスタＮＴM25 お
よびｐＭＯＳトランジスタＰＴM25 のゲート電位は電源
電圧ＶDDレベルに安定に保持される。その結果、マスタ
クロック信号生成回路２Ｍからはローレベルのマスタク
ロック信号ＳＣＬＫが安定に出力される。
【００５５】したがって、スレイブクロック信号ＳＣＬ
Ｋは、基本クロック信号ＣＬＫが入力されてからマスタ
クロック信号ＭＣＬＫが入力されるまでの期間、ローレ
ベルのマスタクロック信号ＭＣＬＫと同レベルに保持さ
れる。すなわち、マスタクロック信号ＭＣＬＫおよびス
レイブクロック信号ＳＣＬＫにアイソレーション期間Ｉ
Ｔが付与されたことになる。
Ｋは、基本クロック信号ＣＬＫが入力されてからマスタ
クロック信号ＭＣＬＫが入力されるまでの期間、ローレ
ベルのマスタクロック信号ＭＣＬＫと同レベルに保持さ
れる。すなわち、マスタクロック信号ＭＣＬＫおよびス
レイブクロック信号ＳＣＬＫにアイソレーション期間Ｉ
Ｔが付与されたことになる。
【００５６】以降、以上の動作が繰り返されるが、上述
したように、マスタクロック信号ＭＣＬＫがハイレベル
に保持される時間は、スレイブクロック信号ＳＣＬＫが
ローレベルに保持される時間より短い。すなわち、両信
号共ローレベルとなるアイソレーション期間が設定され
て、出力される。
したように、マスタクロック信号ＭＣＬＫがハイレベル
に保持される時間は、スレイブクロック信号ＳＣＬＫが
ローレベルに保持される時間より短い。すなわち、両信
号共ローレベルとなるアイソレーション期間が設定され
て、出力される。
【００５７】なお、以上の動作中に、クロックスキュー
が発生した場合には、アイソレーション期間をさらに長
めに設定するため、クロック遅延選択回路４のクロック
遅延選択部４１のフューズＦ401 およびクロック遅延選
択部４２〜４５のうちの所望の遅延時間が設定可能なク
ロック遅延選択部のフューズＦ401 がレーザにより切断
される。これにより、マスタ側およびスレイブ側のクロ
ック遅延生成回路３Ｍ，３Ｓを通過するマスタクロック
信号ＭＣＬＫおよびスレイブクロック信号ＳＣＬＫの経
路が、より長い遅延時間が付与可能な経路に変更され
る。
が発生した場合には、アイソレーション期間をさらに長
めに設定するため、クロック遅延選択回路４のクロック
遅延選択部４１のフューズＦ401 およびクロック遅延選
択部４２〜４５のうちの所望の遅延時間が設定可能なク
ロック遅延選択部のフューズＦ401 がレーザにより切断
される。これにより、マスタ側およびスレイブ側のクロ
ック遅延生成回路３Ｍ，３Ｓを通過するマスタクロック
信号ＭＣＬＫおよびスレイブクロック信号ＳＣＬＫの経
路が、より長い遅延時間が付与可能な経路に変更され
る。
【００５８】また、通常のオペレーションではなく、た
とえばＣＰＵを停止させ、あるいは周辺素子も停止させ
るなどのアイドル（Ｉｄｌｅ）モード時には、コントロ
ール信号ＣＴＬはローレベルに設定される。その結果、
マスタ側クロックレベル選択回路１Ｍでは、トランスフ
ァーゲートＴＦＧM12 が非導通状態、トランスファーゲ
ートＴＦＧM11 が導通状態に制御される。これにより、
マスタ側クロックレベル選択回路１Ｍの出力は接地レベ
ル、すなわちローレベルに固定される。したがって、マ
スタクロック信号ＭＣＬＫもローレベルに固定される。
同様に、スレイブ側クロックレベル選択回路１Ｓでは、
トランスファーゲートＴＦＧS12 が非導通状態、トラン
スファーゲートＴＦＧS11 が導通状態に制御される。こ
れにより、スレイブ側クロックレベル選択回路１Ｓの出
力は電源電圧Ｖ DDレベル、すなわちハイレベルに固定さ
れる。したがって、スレイブクロック信号ＳＣＬＫはハ
イレベルに固定される。
とえばＣＰＵを停止させ、あるいは周辺素子も停止させ
るなどのアイドル（Ｉｄｌｅ）モード時には、コントロ
ール信号ＣＴＬはローレベルに設定される。その結果、
マスタ側クロックレベル選択回路１Ｍでは、トランスフ
ァーゲートＴＦＧM12 が非導通状態、トランスファーゲ
ートＴＦＧM11 が導通状態に制御される。これにより、
マスタ側クロックレベル選択回路１Ｍの出力は接地レベ
ル、すなわちローレベルに固定される。したがって、マ
スタクロック信号ＭＣＬＫもローレベルに固定される。
同様に、スレイブ側クロックレベル選択回路１Ｓでは、
トランスファーゲートＴＦＧS12 が非導通状態、トラン
スファーゲートＴＦＧS11 が導通状態に制御される。こ
れにより、スレイブ側クロックレベル選択回路１Ｓの出
力は電源電圧Ｖ DDレベル、すなわちハイレベルに固定さ
れる。したがって、スレイブクロック信号ＳＣＬＫはハ
イレベルに固定される。
【００５９】以上説明したように、本実施例によれば、
ローレベルの基本クロック信号ＣＬＫおよびローレベル
のスレイブクロック信号ＳＣＬＫに基づいてハイレベル
のマスタクロック信号ＭＣＬＫを生成し、ハイレベルの
基本クロック信号ＣＬＫに基づいてローレベルのマスタ
クロック信号ＭＣＬＫを生成するマスタクロック信号生
成回路２Ｍと、ローレベルの基本クロック信号ＣＬＫに
基づいてローレベルのスレイブクロック信号ＳＣＬＫを
生成し、ハイレベルの基本クロック信号ＣＬＫおよびロ
ーレベルのマスタクロック信号に基づいてハイレベルの
スレイブクロック信号ＳＣＬＫを生成するスレイブクロ
ック信号生成回路２Ｓと、遅延時間が任意に設定可能で
スレイブクロック信号生成回路２Ｓから出力されたスレ
イブクロック信号ＳＣＬＫを所望時間遅延させてマスタ
クロック信号生成回路２Ｍに入力させるマスタ側クロッ
ク遅延生成回路３Ｍと、遅延時間が任意に設定可能でマ
スタクロック信号生成回路２Ｍから出力されたマスタク
ロック信号ＭＣＬＫを所望時間遅延させてスレイブクロ
ック信号生成回路２Ｓに入力させるスレイブ側クロック
遅延生成回路３Ｓとを設けたので、クロックの管理が容
易で、的確にアイソレーション期間を設定でき、クロッ
クスキューの発生を防止でき、また、最終段のバッファ
におけるトランジスタに流れる貫通電流を防止できる。
アイソレーション期間を所望の時間に設定できことか
ら、たとえば後発的に発生したクロックスキューの抑止
を容易に行え、また容易に実デバイスの限界等を評価で
きる。また、マスタクロック信号生成回路２Ｍおよびス
レイブクロック信号生成回路２Ｓにおいては、ＮＡＮＤ
回路と同様の回路構成を採用しているので、応答速度が
速く、トランジスタサイズを小さくできる。更には、任
意のフューズを切断することによってアイソレーション
期間を制御できるので、半導体デバイスの製造工程の最
終段階にフューズをプログラミングすればよく、半導体
デバイスのデザインを変更する必要がない。従って、半
導体デバイスの開発期間を短縮することができる。
ローレベルの基本クロック信号ＣＬＫおよびローレベル
のスレイブクロック信号ＳＣＬＫに基づいてハイレベル
のマスタクロック信号ＭＣＬＫを生成し、ハイレベルの
基本クロック信号ＣＬＫに基づいてローレベルのマスタ
クロック信号ＭＣＬＫを生成するマスタクロック信号生
成回路２Ｍと、ローレベルの基本クロック信号ＣＬＫに
基づいてローレベルのスレイブクロック信号ＳＣＬＫを
生成し、ハイレベルの基本クロック信号ＣＬＫおよびロ
ーレベルのマスタクロック信号に基づいてハイレベルの
スレイブクロック信号ＳＣＬＫを生成するスレイブクロ
ック信号生成回路２Ｓと、遅延時間が任意に設定可能で
スレイブクロック信号生成回路２Ｓから出力されたスレ
イブクロック信号ＳＣＬＫを所望時間遅延させてマスタ
クロック信号生成回路２Ｍに入力させるマスタ側クロッ
ク遅延生成回路３Ｍと、遅延時間が任意に設定可能でマ
スタクロック信号生成回路２Ｍから出力されたマスタク
ロック信号ＭＣＬＫを所望時間遅延させてスレイブクロ
ック信号生成回路２Ｓに入力させるスレイブ側クロック
遅延生成回路３Ｓとを設けたので、クロックの管理が容
易で、的確にアイソレーション期間を設定でき、クロッ
クスキューの発生を防止でき、また、最終段のバッファ
におけるトランジスタに流れる貫通電流を防止できる。
アイソレーション期間を所望の時間に設定できことか
ら、たとえば後発的に発生したクロックスキューの抑止
を容易に行え、また容易に実デバイスの限界等を評価で
きる。また、マスタクロック信号生成回路２Ｍおよびス
レイブクロック信号生成回路２Ｓにおいては、ＮＡＮＤ
回路と同様の回路構成を採用しているので、応答速度が
速く、トランジスタサイズを小さくできる。更には、任
意のフューズを切断することによってアイソレーション
期間を制御できるので、半導体デバイスの製造工程の最
終段階にフューズをプログラミングすればよく、半導体
デバイスのデザインを変更する必要がない。従って、半
導体デバイスの開発期間を短縮することができる。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
クロックの管理が容易で、的確にアイソレーション期間
を設定でき、クロックスキューの発生を防止でき、最終
段のバッファにおけるトランジスタに流れる貫通電流を
防止できる。また、遅延時間を任意に設定できることか
ら、アイソレーション期間を所望の時間に設定でき、た
とえば後発的に発生したクロックスキューの抑止を容易
に行え、また容易に実デバイスの限界等を評価できるな
どの利点がある。
クロックの管理が容易で、的確にアイソレーション期間
を設定でき、クロックスキューの発生を防止でき、最終
段のバッファにおけるトランジスタに流れる貫通電流を
防止できる。また、遅延時間を任意に設定できることか
ら、アイソレーション期間を所望の時間に設定でき、た
とえば後発的に発生したクロックスキューの抑止を容易
に行え、また容易に実デバイスの限界等を評価できるな
どの利点がある。
【図１】本発明に係るクロック信号生成回路の一実施例
を示す要部回路図である。
を示す要部回路図である。
【図２】本発明に係るクロック遅延選択回路の構成例を
示す回路図である。
示す回路図である。
【図３】本発明に係るクロック遅延選択回路の回路パタ
ーン例を示す図である。
ーン例を示す図である。
【図４】マスタクロック信号、スレイブクロック信号、
並びに両信号に対するアイソレーション期間を説明する
ための図である。
並びに両信号に対するアイソレーション期間を説明する
ための図である。
ＴCLK …クロック信号入力端
ＴCTL …コントロール信号入力端
１Ｍ…マスタ側クロックレベル選択回路
１Ｓ…スレイブ側クロックレベル選択回路
２Ｍ…マスタクロック信号生成回路
２Ｓ…スレイブクロック信号生成回路
３Ｍ…マスタ側クロック遅延生成回路
３Ｓ…スレイブ側クロック遅延生成回路
４…クロック遅延選択回路
ＩＮＶ1 〜ＩＮＶ6 …インバータ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−311718（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/151
H03K 5/04
H03K 17/16
Claims (6)
- 【請求項１】第１の入力端子に入力される基本クロック
信号と第２の入力端子に入力されるクロック信号とに基
づいて第１のクロック信号を生成する第１のクロック信
号生成回路と、 第１の入力端子に入力される上記基本クロック信号と相
補的なクロック信号と第２の入力端子に入力されるクロ
ック信号とに基づいて上記第１のクロック信号と相補的
な第２のクロック信号を生成する第２のクロック信号生
成回路と、 上記第２のクロック信号生成回路から出力される上記第
２のクロック信号に所定の遅延時間を与えて上記第１の
クロック信号生成回路の上記第２の入力端子に出力する
第１の遅延回路と、 上記第１のクロック信号生成回路から出力される上記第
１のクロック信号に所定の遅延時間を与えて上記第２の
クロック信号生成回路の上記第２の入力端子に出力する
第２の遅延回路と、 を有し、 上記第１のクロック信号生成回路が、第１の電源電圧供
給端と出力端子との間に接続された第１の出力トランジ
スタと、第２の電源電圧供給端と上記出力端子との間に
接続された第２の出力トランジスタと、上記第１の出力
トランジスタ又は上記第２の出力トランジスタが遮断状
態となってから上記第２の出力トランジスタ又は上記第
１の出力トランジスタが導通状態となるように上記第１
の出力トランジスタの制御端子と上記第２の出力トラン
ジスタの制御端子とを制御する制御回路とを有し、上記
基本クロック信号が第２の電源電圧レベルのときに上記
第１のクロック信号を第２の電源電圧レベルとし、上記
基本クロック信号が第１の電源電圧レベルであって上記
第２のクロック信号が第２の電源電圧レベルであるとき
に上記第１のクロック信号を第１の電源電圧レベルと
し、 上記第２のクロック信号生成回路が、第１の電源電圧供
給端と出力端子との間に接続された第１の出力トランジ
スタと、第２の電源電圧供給端と上記出力端子との間に
接続された第２の出力トランジスタと、上記第１の出力
トランジスタ又は上記第２の出力トランジスタが遮断状
態となってから上記第２の出力トランジスタ又は上記第
１の出力トランジスタが導通状態となるように上記第１
の出力トランジスタの制御端子と上記第２の出力トラン
ジスタの制御端子とを制御する制御回路とを有し、上記
基本クロック信号が第１の電源電圧レベルのときに上記
第２のクロック信号を第２の電源電圧レベルとし、上記
基本クロック信号が第２の電源電圧レベルであって上記
第１のクロック信号が第２の電源電圧レベルであるとき
に上記第２のクロック信号を第１の電源電圧レベルとす
るクロック信号生成回路。 - 【請求項２】上記第１のクロック信号生成回路の上記制
御回路が、第１の電源電圧供給端と上記第１の出力トラ
ンジスタの制御端子との間に接続された第１及び第２の
電流路と、上記第１の出力トランジスタの制御端子と上
記第２の出力トランジスタの制御端子との間に接続され
た第３、第４及び第５の電流路と、上記第２の出力トラ
ンジスタの制御端子と第２の電源電圧供給端との間に接
続された第６の電流路とを有し、上記第１及び第４の電
流路が上記第１のクロック信号生成回路の上記第１の入
力端子に入力されるクロック信号により制御され、上記
第２及び第５の電流路が上記第１のクロック信号生成回
路の上記第２の入力端子に入力されるクロック信号によ
り制御され、上記第３及び第６の電流路が上記第１のク
ロック信号生成回路の上記第１の入力端子と上記第２の
入力端子とにそれぞれ入力される２つのクロック信号に
より制御され、 上記第２のクロック信号生成回路の上記制御回路が、第
１の電源電圧供給端と上記第１の出力トランジスタの制
御端子との間に接続された第１及び第２の電流路と、上
記第１の出力トランジスタの制御端子と上記第２の出力
トランジスタの制御端子との間に接続された第３、第４
及び第５の電流路と、上記第２の出力トランジスタの制
御端子と第２の電源電圧供給端との間に接続された第６
の電流路とを有し、上記第１及び第４の電流路が上記第
２のクロック信号生成回路の上記第１の入力端子に入力
されるクロック信号により制御され、上記第２及び第５
の電流路が上記第２のクロック信号生成回路の上記第２
の入力端子に入力されるクロック信号により制御され、
上記第３及び第６の電流路が上記第２のクロック信号生
成回路の上記第１の入力端子と上記第２の入力端子とに
それぞれ入力される２つのクロック信号により制御され
る請求項１に記載のクロック信号生成回路。 - 【請求項３】上記第１のクロック信号生成回路の上記第
１の出力トランジスタと上記第１、第２、第４及び第５
の電流路とがそれぞれｐＭＯＳトランジスタで構成さ
れ、上記第１のクロック信号生成回路の上記第２の出力
トランジスタがｎＭＯＳトランジスタで構成され、上記
第１のクロック信号生成回路の上記第３及び第６の電流
路がそれぞれ直列接続された２つのｎＭＯＳトランジス
タで構成され、 上記第２のクロック信号生成回路の上記第１の出力トラ
ンジスタと上記第１、第２、第４及び第５の電流路とが
それぞれｐＭＯＳトランジスタで構成され、上記第２の
クロック信号生成回路の上記第２の出力トランジスタが
ｎＭＯＳトランジスタで構成され、上記第２のクロック
信号生成回路の上記第３及び第６の電流路がそれぞれ直
列接続された２つのｎＭＯＳトランジスタで構成される
請求項２に記載のクロック信号生成回路。 - 【請求項４】上記第１の遅延回路が、入力端子と出力端
子との間に直列に接続された複数の遅延素子と、上記複
数の遅延素子の各出力端と上記出力端子との間にそれぞ
れ接続された複数のスイッチ素子とを有し、上記複数の
スイッチ素子の１つが選択されることにより所定の遅延
時間が設定され、 上記第２の遅延回路が、入力端子と出力端子との間に直
列に接続された複数の遅延素子と、上記複数の遅延素子
の各出力端と上記出力端子との間にそれぞれ接続された
複数のスイッチ素子とを有し、上記複数のスイッチ素子
の１つが選択されることにより所定の遅延時間が設定さ
れる請求項１、２又は３に記載のクロック信号生成回
路。 - 【請求項５】上記第１の遅延回路が上記複数のスイッチ
素子をそれぞれ選択して導通させるための複数のヒュー
ズ回路を有し、 上記第２の遅延回路が上記複数のスイッチ素子をそれぞ
れ選択して導通させるための複数のヒューズ回路を有す
る請求項４に記載のクロック信号生成回路。 - 【請求項６】コントロール信号に応じて上記第１のクロ
ック信号生成回路の上記第１の入力端子にクロック信号
を入力するかまたは上記第１の入力端子の電圧レベルを
第１の電源電圧レベル又は第２の電源電圧レベルとする
第１の選択回路と、 上記コントロール信号に応じて上記第２のクロック信号
生成回路の上記第１の入力端子にクロック信号を入力す
るかまたは上記第１の入力端子の電圧レベルを第１の電
源電圧レベル又は第２の電源電圧レベルとする第２の選
択回路と、 を有する請求項１、２、３、４又は５に記載のクロック
信号生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02277394A JP3441780B2 (ja) | 1994-02-21 | 1994-02-21 | クロック信号生成回路 |
| US08/905,194 US5818275A (en) | 1994-02-21 | 1997-08-01 | Clock signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02277394A JP3441780B2 (ja) | 1994-02-21 | 1994-02-21 | クロック信号生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235864A JPH07235864A (ja) | 1995-09-05 |
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Family
ID=12091992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02277394A Expired - Fee Related JP3441780B2 (ja) | 1994-02-21 | 1994-02-21 | クロック信号生成回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3441780B2 (ja) |
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| JPH03102911A (ja) * | 1989-09-18 | 1991-04-30 | Nec Corp | クロック信号発生回路 |
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-
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- 1994-02-21 JP JP02277394A patent/JP3441780B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-01 US US08/905,194 patent/US5818275A/en not_active Expired - Lifetime
Also Published As
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