JPH08213883A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH08213883A JPH08213883A JP7017021A JP1702195A JPH08213883A JP H08213883 A JPH08213883 A JP H08213883A JP 7017021 A JP7017021 A JP 7017021A JP 1702195 A JP1702195 A JP 1702195A JP H08213883 A JPH08213883 A JP H08213883A
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Abstract
(57)【要約】
【目的】 貫通電流及び誤動作の防止を可能とするラッ
チ回路を提供する。 【構成】 第１のクロックドＣＭＯＳインバータ回路
と、第２のクロックドＣＭＯＳインバータ回路と、ＣＭ
ＯＳインバータ回路とを備え、同一周期で且つパルスが
同時に高電位となる期間が存在しない第１と第２のクロ
ックを、第１及び第２のクロックドＣＭＯＳインバータ
回路にそれそれ供給する。
チ回路を提供する。 【構成】 第１のクロックドＣＭＯＳインバータ回路
と、第２のクロックドＣＭＯＳインバータ回路と、ＣＭ
ＯＳインバータ回路とを備え、同一周期で且つパルスが
同時に高電位となる期間が存在しない第１と第２のクロ
ックを、第１及び第２のクロックドＣＭＯＳインバータ
回路にそれそれ供給する。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路等に使用され
るラッチ回路に関する。
るラッチ回路に関する。
【０００２】
【従来の技術】従来、この種のラッチ回路としては、例
えば次のようなものがあった。
えば次のようなものがあった。
【０００３】図４（ａ），（ｂ）は、従来のラッチ回路
の構成を示す図であり、同図（ａ）はその論理図、及び
同図（ｂ）は具体的な回路図である。また、図５及び図
６は、図４に示したラッチ回路の動作を示すタイムチャ
ートである。なお、図中のクロックφは一定の周期でパ
ルスを発生するクロック信号で、φバーはその反転信号
である。
の構成を示す図であり、同図（ａ）はその論理図、及び
同図（ｂ）は具体的な回路図である。また、図５及び図
６は、図４に示したラッチ回路の動作を示すタイムチャ
ートである。なお、図中のクロックφは一定の周期でパ
ルスを発生するクロック信号で、φバーはその反転信号
である。
【０００４】このラッチ回路では、まず、クロックφが
“Ｈ”レベルの時では、初段クロックドＣＭＯＳインバ
ータ回路１０１のクロックゲートであるＰチャネルＭＯ
Ｓトランジスタ（以下、Ｐ−ＭＯＳという）１０１ａと
ＮチャネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳとい
う）１０１ｂが導通する。同時にＰ−ＭＯＳ１０１ｃ及
びＮ−ＭＯＳ１０１ｄのゲートに入力する入力データＤ
（クロックφとは非同期）により中間ノードＡに入力デ
ータＤの反転信号が出力され、さらに後段のＰ−ＭＯＳ
１０２ａとＮ−ＭＯＳ１０２ｂから成るＣＭＯＳインバ
ータ回路１０２の出力端からは入力データＤと同位相の
ラッチ出力Ｑが出力される。
“Ｈ”レベルの時では、初段クロックドＣＭＯＳインバ
ータ回路１０１のクロックゲートであるＰチャネルＭＯ
Ｓトランジスタ（以下、Ｐ−ＭＯＳという）１０１ａと
ＮチャネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳとい
う）１０１ｂが導通する。同時にＰ−ＭＯＳ１０１ｃ及
びＮ−ＭＯＳ１０１ｄのゲートに入力する入力データＤ
（クロックφとは非同期）により中間ノードＡに入力デ
ータＤの反転信号が出力され、さらに後段のＰ−ＭＯＳ
１０２ａとＮ−ＭＯＳ１０２ｂから成るＣＭＯＳインバ
ータ回路１０２の出力端からは入力データＤと同位相の
ラッチ出力Ｑが出力される。
【０００５】この時、帰還クロックドＣＭＯＳインバー
タ回路１０３は、そのクロックゲートであるＰ−ＭＯＳ
１０３ａ及びＮ−ＭＯＳ１０３ｂが閉塞していてハイ・
インピーダンス状態にある。
タ回路１０３は、そのクロックゲートであるＰ−ＭＯＳ
１０３ａ及びＮ−ＭＯＳ１０３ｂが閉塞していてハイ・
インピーダンス状態にある。
【０００６】次にクロックφが“Ｌ”レベルになると、
Ｐ−ＭＯＳ１０１ａ及びＮ−ＭＯＳ１０１ｂが閉塞して
回路１０１の出力はハイ・インピーダンス状態となり、
逆にＰ−ＭＯＳ１０３ａ及びＮ−ＭＯＳ１０３ｂが導通
して回路１０３のＰ−ＭＯＳ１０３ｃ及びＮ−ＭＯＳ１
０３ｄのゲートが前記ラッチ出力Ｑを受け、中間ノード
Ａにスタティックな定常電位をもたらす。
Ｐ−ＭＯＳ１０１ａ及びＮ−ＭＯＳ１０１ｂが閉塞して
回路１０１の出力はハイ・インピーダンス状態となり、
逆にＰ−ＭＯＳ１０３ａ及びＮ−ＭＯＳ１０３ｂが導通
して回路１０３のＰ−ＭＯＳ１０３ｃ及びＮ−ＭＯＳ１
０３ｄのゲートが前記ラッチ出力Ｑを受け、中間ノード
Ａにスタティックな定常電位をもたらす。
【０００７】すなわち、本ラッチ回路は、図５に示すよ
うに、クロックφ＝“Ｈ”レベルの時に取り込んだ入力
データＤによるラッチ出力Ｑの状態が、次のクロックφ
＝“Ｌ”レベルの間持続されるものである。
うに、クロックφ＝“Ｈ”レベルの時に取り込んだ入力
データＤによるラッチ出力Ｑの状態が、次のクロックφ
＝“Ｌ”レベルの間持続されるものである。
【０００８】図７は、従来の他のラッチ回路の構成を示
す図であり、同図（ａ）がその論理図、及び同図（ｂ）
が具体的な回路図である。また、図８は、図７に示した
ラッチ回路の動作を示すタイムチャートである。
す図であり、同図（ａ）がその論理図、及び同図（ｂ）
が具体的な回路図である。また、図８は、図７に示した
ラッチ回路の動作を示すタイムチャートである。
【０００９】このラッチ回路は、上記の図４に示したラ
ッチ回路において、帰還クロックドＣＭＯＳインバータ
回路１０３を除去した構成となっている。
ッチ回路において、帰還クロックドＣＭＯＳインバータ
回路１０３を除去した構成となっている。
【００１０】まず、クロックφが“Ｈ”レベルの時で
は、初段クロックドＣＭＯＳインバータ回路１０１のＰ
−ＭＯＳ１０１ａとＮ−ＭＯＳ１０１ｂが導通して、且
つ入力する入力データＤにより中間ノードＡにデータ信
号Ｄの反転信号が出力され、さらに後段のＣＭＯＳイン
バータ回路１０２の出力端からは入力データＤと同位相
のラッチ出力Ｑが出力される。
は、初段クロックドＣＭＯＳインバータ回路１０１のＰ
−ＭＯＳ１０１ａとＮ−ＭＯＳ１０１ｂが導通して、且
つ入力する入力データＤにより中間ノードＡにデータ信
号Ｄの反転信号が出力され、さらに後段のＣＭＯＳイン
バータ回路１０２の出力端からは入力データＤと同位相
のラッチ出力Ｑが出力される。
【００１１】次にクロックφが“Ｌ”レベルになると、
Ｐ−ＭＯＳ１０１ａ及びＮ−ＭＯＳ１０１ｂが閉塞して
中間ノードＡはハイ・インピーダンス状態となり、中間
ノードＡの電位はその電極に付随する寄生容量のリーク
成分により減衰する。
Ｐ−ＭＯＳ１０１ａ及びＮ−ＭＯＳ１０１ｂが閉塞して
中間ノードＡはハイ・インピーダンス状態となり、中間
ノードＡの電位はその電極に付随する寄生容量のリーク
成分により減衰する。
【００１２】すなわち、本ラッチ回路は、クロックφ＝
“Ｈ”レベルの時に取り込んだ入力データＤによるラッ
チ出力Ｑの状態が、次のクロックφ＝“Ｌ”レベル時に
ダイナミック保持される中間ノードＡの電位に依存する
ものである（図８中のＰ１：φ＝“Ｌ”によるダイナミ
ック期間）。
“Ｈ”レベルの時に取り込んだ入力データＤによるラッ
チ出力Ｑの状態が、次のクロックφ＝“Ｌ”レベル時に
ダイナミック保持される中間ノードＡの電位に依存する
ものである（図８中のＰ１：φ＝“Ｌ”によるダイナミ
ック期間）。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来のラッチ回路では次のような問題点があった。
来のラッチ回路では次のような問題点があった。
【００１４】（１）上述の図４に示したラッチ回路にお
いては、例えば図５の時刻ｔ１のタイミングに注目した
場合に、直前の状態がクロックφ＝“Ｌ”レベルによ
り、中間ノードＡ及びＣＭＯＳインバータ回路１０２の
出力端にはラッチされた定常電位が出力され続けてい
る。しかし、その途中の時刻ｔ２で入力データＤの電位
が切り替わる。ここで、図５で示すように、入力データ
Ｄ＝“Ｌ”レベル、及びラッチ出力Ｑ＝“Ｈ”レベルに
よりＰ−ＭＯＳ１０１ｃ及びＮ−ＭＯＳ１０３ｄが導通
している。この時、クロックφが“Ｌ”→“Ｈ”レベル
（同時にφバーが“Ｈ”→“Ｌ”レベル）に推移する過
渡状態でＰ−ＭＯＳ１０１ａ、Ｎ−ＭＯＳ１０１ｂ、Ｐ
−ＭＯＳ１０３ａ及びＮ−ＭＯＳ１０３ｂが全て導通
し、Ｐ−ＭＯＳ１０１ｃから中間ノードＡを経てＮ−Ｍ
ＯＳ１０３ｄに貫通電流が発生する（図９（ａ）の矢印
参照）。
いては、例えば図５の時刻ｔ１のタイミングに注目した
場合に、直前の状態がクロックφ＝“Ｌ”レベルによ
り、中間ノードＡ及びＣＭＯＳインバータ回路１０２の
出力端にはラッチされた定常電位が出力され続けてい
る。しかし、その途中の時刻ｔ２で入力データＤの電位
が切り替わる。ここで、図５で示すように、入力データ
Ｄ＝“Ｌ”レベル、及びラッチ出力Ｑ＝“Ｈ”レベルに
よりＰ−ＭＯＳ１０１ｃ及びＮ−ＭＯＳ１０３ｄが導通
している。この時、クロックφが“Ｌ”→“Ｈ”レベル
（同時にφバーが“Ｈ”→“Ｌ”レベル）に推移する過
渡状態でＰ−ＭＯＳ１０１ａ、Ｎ−ＭＯＳ１０１ｂ、Ｐ
−ＭＯＳ１０３ａ及びＮ−ＭＯＳ１０３ｂが全て導通
し、Ｐ−ＭＯＳ１０１ｃから中間ノードＡを経てＮ−Ｍ
ＯＳ１０３ｄに貫通電流が発生する（図９（ａ）の矢印
参照）。
【００１５】また、図６の時刻ｔ１１に示すように、入
力データＤ＝“Ｈ”レベル及びラッチ出力Ｑ＝“Ｌ”レ
ベル時にクロックφが“Ｌ”→“Ｈ”レベルへ推移する
場合も同様に、Ｐ−ＭＯＳ１０３ｃから中間ノードＡを
経てＮ−ＭＯＳ１０１ｄに貫通電流が発生する（図９
（ｂ）の矢印参照）。
力データＤ＝“Ｈ”レベル及びラッチ出力Ｑ＝“Ｌ”レ
ベル時にクロックφが“Ｌ”→“Ｈ”レベルへ推移する
場合も同様に、Ｐ−ＭＯＳ１０３ｃから中間ノードＡを
経てＮ−ＭＯＳ１０１ｄに貫通電流が発生する（図９
（ｂ）の矢印参照）。
【００１６】このように従来のラッチ回路では、一般に
基準信号として一定周期でパルスを発生する信号と、そ
の反転信号よりなる１相クロック信号を使用するが、ク
ロック信号の電位切り替わり時に、クロック信号が入力
されたＭＯＳトランジスタが同時に導通する状態とな
り、貫通電流が発生し、これが消費電力増大の一因とな
っていた。
基準信号として一定周期でパルスを発生する信号と、そ
の反転信号よりなる１相クロック信号を使用するが、ク
ロック信号の電位切り替わり時に、クロック信号が入力
されたＭＯＳトランジスタが同時に導通する状態とな
り、貫通電流が発生し、これが消費電力増大の一因とな
っていた。
【００１７】（２）上述の図７に示したラッチ回路にお
いては、使用するクロックφの周期が大きい場合、つま
りクロックφ＝“Ｌ”レベルの期間が長すぎると、中間
ノードＡの電位の減衰量も大きくなり、正常なラッチ出
力Ｑが得られなくなる（図１０のＰ２は誤動作によって
発生したパルスを示す）。
いては、使用するクロックφの周期が大きい場合、つま
りクロックφ＝“Ｌ”レベルの期間が長すぎると、中間
ノードＡの電位の減衰量も大きくなり、正常なラッチ出
力Ｑが得られなくなる（図１０のＰ２は誤動作によって
発生したパルスを示す）。
【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、貫通電流を確
実に防止して、低消費電力化を図ることができるラッチ
回路を提供することである。またその他の目的は、誤動
作を確実に防止することができるラッチ回路を提供する
ことである。
するためになされたもので、その目的は、貫通電流を確
実に防止して、低消費電力化を図ることができるラッチ
回路を提供することである。またその他の目的は、誤動
作を確実に防止することができるラッチ回路を提供する
ことである。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、第１の電源と中間ノードとの間に
直列接続された複数のＰチャネルＭＯＳトランジスタと
前記中間ノードと第２の電源との間に直列接続された複
数のＮチャネルＭＯＳトランジスタとを有する第１のク
ロックドＣＭＯＳインバータ回路と、前記第１の電源と
前記中間ノードとの間に直列接続された複数のＰチャネ
ルＭＯＳトランジスタと前記中間ノードと前記第２の電
源との間に直列接続された複数のＮチャネルＭＯＳトラ
ンジスタとを有する第２のクロックドＣＭＯＳインバー
タ回路と、前記中間ノードの電位を反転して出力データ
を出力するＣＭＯＳインバータ回路とを備え、前記第１
のクロックドＣＭＯＳインバータ回路中の少なくとも１
つのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタを第１のクロックゲートとしてその各制御
電極に第１のクロックとその反転信号をそれぞれ供給す
る構成にすると共に、前記第１のクロックゲートを除く
前記第１のクロックドＣＭＯＳインバータ回路中の少な
くとも１つのＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタの各制御電極に入力データを供給
する構成にすると共に、前記第２のクロックドＣＭＯＳ
インバータ回路中の少なくとも１つのＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタを第２の
クロックゲートとしてその各制御電極に第２のクロック
とその反転信号をそれぞれ供給する構成にすると共に、
前記第２のクロックゲートを除く前記第２のクロックド
ＣＭＯＳインバータ回路中の少なくとも１つのＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
の各制御電極に前記出力データを供給する構成にし、前
記第１と第２のクロックは、同一周期で且つパルスが同
時に高電位となる期間が存在しない２相クロック方式と
したことにある。
に、本発明の特徴は、第１の電源と中間ノードとの間に
直列接続された複数のＰチャネルＭＯＳトランジスタと
前記中間ノードと第２の電源との間に直列接続された複
数のＮチャネルＭＯＳトランジスタとを有する第１のク
ロックドＣＭＯＳインバータ回路と、前記第１の電源と
前記中間ノードとの間に直列接続された複数のＰチャネ
ルＭＯＳトランジスタと前記中間ノードと前記第２の電
源との間に直列接続された複数のＮチャネルＭＯＳトラ
ンジスタとを有する第２のクロックドＣＭＯＳインバー
タ回路と、前記中間ノードの電位を反転して出力データ
を出力するＣＭＯＳインバータ回路とを備え、前記第１
のクロックドＣＭＯＳインバータ回路中の少なくとも１
つのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタを第１のクロックゲートとしてその各制御
電極に第１のクロックとその反転信号をそれぞれ供給す
る構成にすると共に、前記第１のクロックゲートを除く
前記第１のクロックドＣＭＯＳインバータ回路中の少な
くとも１つのＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタの各制御電極に入力データを供給
する構成にすると共に、前記第２のクロックドＣＭＯＳ
インバータ回路中の少なくとも１つのＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタを第２の
クロックゲートとしてその各制御電極に第２のクロック
とその反転信号をそれぞれ供給する構成にすると共に、
前記第２のクロックゲートを除く前記第２のクロックド
ＣＭＯＳインバータ回路中の少なくとも１つのＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
の各制御電極に前記出力データを供給する構成にし、前
記第１と第２のクロックは、同一周期で且つパルスが同
時に高電位となる期間が存在しない２相クロック方式と
したことにある。
【００２０】また、前記第１及び第２のクロックドＣＭ
ＯＳインバータ回路を、ＣＭＯＳインバータ回路とその
出力側にＰチャネルＭＯＳトランジスタ及びＮチャネル
ＭＯＳトランジスタが並列接続された伝送ゲート回路と
で構成される論理回路にそれぞれ置き換えてもよい。
ＯＳインバータ回路を、ＣＭＯＳインバータ回路とその
出力側にＰチャネルＭＯＳトランジスタ及びＮチャネル
ＭＯＳトランジスタが並列接続された伝送ゲート回路と
で構成される論理回路にそれぞれ置き換えてもよい。
【００２１】
【作用】上述の如き構成によれば、同一周期で且つパル
スが同時に高電位となる期間が存在しない第１と第２の
クロックが、第１及び第２のクロックドＣＭＯＳインバ
ータ回路にそれそれ供給されるので、該第１と第２のク
ロックドＣＭＯＳインバータ回路との間には、データの
受け渡し時に一方の回路が閉塞して一定時間経過後に他
方の回路が導通されるという関係が成立する。すなわ
ち、第１のクロックドＣＭＯＳインバータ回路の第１の
クロックゲートと第２のクロックドＣＭＯＳインバータ
回路の第２のクロックゲートが同時に導通する期間がな
くなり、従来回路で発生していた貫通電流を確実に防止
する。
スが同時に高電位となる期間が存在しない第１と第２の
クロックが、第１及び第２のクロックドＣＭＯＳインバ
ータ回路にそれそれ供給されるので、該第１と第２のク
ロックドＣＭＯＳインバータ回路との間には、データの
受け渡し時に一方の回路が閉塞して一定時間経過後に他
方の回路が導通されるという関係が成立する。すなわ
ち、第１のクロックドＣＭＯＳインバータ回路の第１の
クロックゲートと第２のクロックドＣＭＯＳインバータ
回路の第２のクロックゲートが同時に導通する期間がな
くなり、従来回路で発生していた貫通電流を確実に防止
する。
【００２２】さらに、中間ノードにおいて、例えば第１
及び第２のクロック＝“Ｌ”／“Ｌ”によるダイナミッ
ク期間と、第１及び第２のクロック＝“Ｌ”／“Ｈ”に
よるスタティク期間とが組み合わされ、従来回路で発生
していた電位の減衰量を削減し、クロック周期に依存す
るラッチ回路の誤動作を確実に防止する。
及び第２のクロック＝“Ｌ”／“Ｌ”によるダイナミッ
ク期間と、第１及び第２のクロック＝“Ｌ”／“Ｈ”に
よるスタティク期間とが組み合わされ、従来回路で発生
していた電位の減衰量を削減し、クロック周期に依存す
るラッチ回路の誤動作を確実に防止する。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１（ａ），（ｂ）は、本発明の実施例に係るラ
ッチ回路の構成を示す図であり、同図（ａ）はその論理
図、及び同図（ｂ）は具体的な回路図である。
する。図１（ａ），（ｂ）は、本発明の実施例に係るラ
ッチ回路の構成を示す図であり、同図（ａ）はその論理
図、及び同図（ｂ）は具体的な回路図である。
【００２４】本実施例のラッチ回路は、回路的には上述
の図４に示す従来回路と同一の構成を成しており、ただ
異なる点は、初段クロックドＣＭＯＳインバータ回路と
帰還クロックドＣＭＯＳインバータ回路にそれぞれ供給
されるクロックが、２相クロック方式となっている点で
ある。すなわち、同一周期で且つパルスが同時に“Ｈ”
レベルとなる期間が存在しないような２相クロック信号
を用意し、それぞれを初段クロックドＣＭＯＳインバー
タ回路と帰還クロックドＣＭＯＳインバータ回路に供給
するようにしたものである。
の図４に示す従来回路と同一の構成を成しており、ただ
異なる点は、初段クロックドＣＭＯＳインバータ回路と
帰還クロックドＣＭＯＳインバータ回路にそれぞれ供給
されるクロックが、２相クロック方式となっている点で
ある。すなわち、同一周期で且つパルスが同時に“Ｈ”
レベルとなる期間が存在しないような２相クロック信号
を用意し、それぞれを初段クロックドＣＭＯＳインバー
タ回路と帰還クロックドＣＭＯＳインバータ回路に供給
するようにしたものである。
【００２５】本実施例の回路構成を具体的に説明する。
【００２６】図１（ａ）に示すように、本実施例のラッ
チ回路は、入力データＤを印加する入力端子１と中間ノ
ードＡとの間に接続された初段クロックドＣＭＯＳイン
バータ回路（第１のクロックドＣＭＯＳインバータ回
路）２と、ラッチ出力Ｑを出力する出力端子３と前記中
間ノードＡとの間に逆並列接続されたＣＭＯＳインバー
タ回路４と帰還クロックドＣＭＯＳインバータ回路（第
２のクロックドＣＭＯＳインバータ回路）５とから構成
されている。初段／帰還クロックドＣＭＯＳインバータ
回路２，５は、それぞれ第１のクロックφ１及びその反
転信号φ１バーと、第２のクロックφ２及びその反転信
号φ２バーとにより出力状態が制御される。ここで、第
１と第２のクロックφ１，φ２は、前述したように同一
周期で且つパルスが同時に“Ｈ”レベルとならないよう
な２相クロック信号である。
チ回路は、入力データＤを印加する入力端子１と中間ノ
ードＡとの間に接続された初段クロックドＣＭＯＳイン
バータ回路（第１のクロックドＣＭＯＳインバータ回
路）２と、ラッチ出力Ｑを出力する出力端子３と前記中
間ノードＡとの間に逆並列接続されたＣＭＯＳインバー
タ回路４と帰還クロックドＣＭＯＳインバータ回路（第
２のクロックドＣＭＯＳインバータ回路）５とから構成
されている。初段／帰還クロックドＣＭＯＳインバータ
回路２，５は、それぞれ第１のクロックφ１及びその反
転信号φ１バーと、第２のクロックφ２及びその反転信
号φ２バーとにより出力状態が制御される。ここで、第
１と第２のクロックφ１，φ２は、前述したように同一
周期で且つパルスが同時に“Ｈ”レベルとならないよう
な２相クロック信号である。
【００２７】図１（ｂ）において、前記初段クロックド
ＣＭＯＳインバータ回路２は、電源電位ＶＣＣ（第１の
電源）と中間ノードＡとの間に直列接続されたＰ−ＭＯ
Ｓ２ａ，２ｂと、前記中間ノードＡとグランド電位ＧＮ
Ｄ（第２の電源）との間に直列接続されたＮ−ＭＯＳ２
ｃ，２ｄとで構成されている。そして、Ｐ−ＭＯＳ２ａ
とＮ−ＭＯＳ２ｄの各ゲートが、前記入力データＤ印加
用の入力端子１に共通接続され、残りのＰ−ＭＯＳ２ｂ
とＮ−ＭＯＳ２ｃ（第１のクロックゲート）の各ゲート
が、前記反転クロックφ１バー印加用の入力端子２ｅと
前記クロックφ１印加用の入力端子２ｆにそれぞれ接続
されている。
ＣＭＯＳインバータ回路２は、電源電位ＶＣＣ（第１の
電源）と中間ノードＡとの間に直列接続されたＰ−ＭＯ
Ｓ２ａ，２ｂと、前記中間ノードＡとグランド電位ＧＮ
Ｄ（第２の電源）との間に直列接続されたＮ−ＭＯＳ２
ｃ，２ｄとで構成されている。そして、Ｐ−ＭＯＳ２ａ
とＮ−ＭＯＳ２ｄの各ゲートが、前記入力データＤ印加
用の入力端子１に共通接続され、残りのＰ−ＭＯＳ２ｂ
とＮ−ＭＯＳ２ｃ（第１のクロックゲート）の各ゲート
が、前記反転クロックφ１バー印加用の入力端子２ｅと
前記クロックφ１印加用の入力端子２ｆにそれぞれ接続
されている。
【００２８】また、ＣＭＯＳインバータ回路４は、電源
電位ＶＣＣとグランド電位ＧＮＤとの間に直列接続され
たＰ−ＭＯＳ４ａとＮ−ＭＯＳ４ｂとで構成され、その
接続点が出力端子３に接続されている。
電位ＶＣＣとグランド電位ＧＮＤとの間に直列接続され
たＰ−ＭＯＳ４ａとＮ−ＭＯＳ４ｂとで構成され、その
接続点が出力端子３に接続されている。
【００２９】一方、帰還クロックドＣＭＯＳインバータ
回路５は、電源電位ＶＣＣと中間ノードＡとの間に直列
接続されたＰ−ＭＯＳ５ａ，５ｂと、前記中間ノードＡ
とグランド電位ＧＮＤとの間に直列接続されたＮ−ＭＯ
Ｓ５ｃ，５ｄとで構成されている。そして、Ｐ−ＭＯＳ
５ａとＮ−ＭＯＳ５ｄの各ゲートが、前記出力端子３に
共通接続され、残りのＰ−ＭＯＳ５ｂとＮ−ＭＯＳ５ｃ
（第２のクロックゲート）の各ゲートが、前記反転クロ
ックφ２バー印加用の入力端子５ｅと前記クロックφ２
印加用の入力端子５ｆにそれぞれ接続されている。
回路５は、電源電位ＶＣＣと中間ノードＡとの間に直列
接続されたＰ−ＭＯＳ５ａ，５ｂと、前記中間ノードＡ
とグランド電位ＧＮＤとの間に直列接続されたＮ−ＭＯ
Ｓ５ｃ，５ｄとで構成されている。そして、Ｐ−ＭＯＳ
５ａとＮ−ＭＯＳ５ｄの各ゲートが、前記出力端子３に
共通接続され、残りのＰ−ＭＯＳ５ｂとＮ−ＭＯＳ５ｃ
（第２のクロックゲート）の各ゲートが、前記反転クロ
ックφ２バー印加用の入力端子５ｅと前記クロックφ２
印加用の入力端子５ｆにそれぞれ接続されている。
【００３０】次に、本実施例の動作を図２のタイムチャ
ートを用いて説明する。
ートを用いて説明する。
【００３１】まず、時刻Ｔ１のクロックφ１＝“Ｈ”レ
ベル時では、回路２のＰ−ＭＯＳ２ｂとＮ−ＭＯＳ２ｃ
が共に導通すると同時に、“Ｈ”レベルの入力データＤ
によりＰ−ＭＯＳ２ａが閉塞し、Ｎ−ＭＯＳ２ｄが導通
する結果、中間ノードＡには入力データ信号Ｄの反転信
号である“Ｌ”レベルが出力される。この時、ＣＭＯＳ
インバータ回路４の出力端からは入力データＤと同レベ
ルの“Ｈ”レベルのラッチ出力Ｑが出力される。また、
回路５は、“Ｌ”レベルのクロックφ２によりＰ−ＭＯ
Ｓ５ｂ及びＮ−ＭＯＳ５ｃが閉塞していてハイ・インピ
ーダンス状態にある。
ベル時では、回路２のＰ−ＭＯＳ２ｂとＮ−ＭＯＳ２ｃ
が共に導通すると同時に、“Ｈ”レベルの入力データＤ
によりＰ−ＭＯＳ２ａが閉塞し、Ｎ−ＭＯＳ２ｄが導通
する結果、中間ノードＡには入力データ信号Ｄの反転信
号である“Ｌ”レベルが出力される。この時、ＣＭＯＳ
インバータ回路４の出力端からは入力データＤと同レベ
ルの“Ｈ”レベルのラッチ出力Ｑが出力される。また、
回路５は、“Ｌ”レベルのクロックφ２によりＰ−ＭＯ
Ｓ５ｂ及びＮ−ＭＯＳ５ｃが閉塞していてハイ・インピ
ーダンス状態にある。
【００３２】時刻Ｔ２に至りクロックφ１が“Ｌ”レベ
ルに立ち下がると、Ｐ−ＭＯＳ２ｂ及びＮ−ＭＯＳ２ｃ
が閉塞すると共に、クロックφ２は“Ｌ”レベルのまま
であるため回路５のＰ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃ
も閉塞状態であり、中間ノードＡはハイ・インピーダン
ス状態となり、ラッチ出力Ｑは“Ｈ”レベルを持続す
る。
ルに立ち下がると、Ｐ−ＭＯＳ２ｂ及びＮ−ＭＯＳ２ｃ
が閉塞すると共に、クロックφ２は“Ｌ”レベルのまま
であるため回路５のＰ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃ
も閉塞状態であり、中間ノードＡはハイ・インピーダン
ス状態となり、ラッチ出力Ｑは“Ｈ”レベルを持続す
る。
【００３３】クロックφ２が“Ｈ”レベルになる時刻Ｔ
３では、回路５が“Ｈ”レベルのラッチ出力Ｑを取り込
む。つまり、Ｐ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃが導通
して、中間ノードＡは“Ｌ”レベルであり、ラッチ出力
Ｑは“Ｈ”レベルを持続する。この時、入力データＤが
“Ｌ”レベルへ立ち下がるが、クロックφ１＝“Ｌ”レ
ベルでＰ−ＭＯＳ２ｂ及びＮ−ＭＯＳ２ｃが共に閉塞し
ているため、回路２はハイ・インピーダンス状態のまま
である。
３では、回路５が“Ｈ”レベルのラッチ出力Ｑを取り込
む。つまり、Ｐ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃが導通
して、中間ノードＡは“Ｌ”レベルであり、ラッチ出力
Ｑは“Ｈ”レベルを持続する。この時、入力データＤが
“Ｌ”レベルへ立ち下がるが、クロックφ１＝“Ｌ”レ
ベルでＰ−ＭＯＳ２ｂ及びＮ−ＭＯＳ２ｃが共に閉塞し
ているため、回路２はハイ・インピーダンス状態のまま
である。
【００３４】その後の時刻Ｔ４では、クロックφ１／φ
２＝“Ｌ”／“Ｌ”となり、Ｐ−ＭＯＳ２ｂ及びＮ−Ｍ
ＯＳ２ｃとＰ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃとが閉塞
状態となるため、中間ノードＡはハイ・インピーダンス
状態となる。このとき、ラッチ出力Ｑは“Ｈ”レベルを
持続している。
２＝“Ｌ”／“Ｌ”となり、Ｐ−ＭＯＳ２ｂ及びＮ−Ｍ
ＯＳ２ｃとＰ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃとが閉塞
状態となるため、中間ノードＡはハイ・インピーダンス
状態となる。このとき、ラッチ出力Ｑは“Ｈ”レベルを
持続している。
【００３５】そして、時刻Ｔ５で、再びクロックφ１が
“Ｌ”→“Ｈ”レベルへ立上がる時、図２の矢印で示し
たように過渡的に入力データＤ＝“Ｌ”レベル且つラッ
チ出力Ｑ＝“Ｈ”レベルとなり、前述した図９（ａ）で
説明した不具合時と同一条件となる。しかし、本実施例
では、この時、前記時刻Ｔ４からクロックφ２＝“Ｌ”
レベルとなりＰ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃの閉塞
状態が持続されているので、前述の図９（ａ）で説明し
たような貫通電流を防止することができる。
“Ｌ”→“Ｈ”レベルへ立上がる時、図２の矢印で示し
たように過渡的に入力データＤ＝“Ｌ”レベル且つラッ
チ出力Ｑ＝“Ｈ”レベルとなり、前述した図９（ａ）で
説明した不具合時と同一条件となる。しかし、本実施例
では、この時、前記時刻Ｔ４からクロックφ２＝“Ｌ”
レベルとなりＰ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃの閉塞
状態が持続されているので、前述の図９（ａ）で説明し
たような貫通電流を防止することができる。
【００３６】その後の時刻Ｔ６で再びクロックφ１／φ
２＝“Ｌ”／“Ｌ”となると、中間ノードＡがハイ・イ
ンピーダンス状態となり、“Ｈ”レベルの中間ノードＡ
の電位はその電極に付随する寄生容量のリーク成分によ
り減衰する。従来回路では、このような状態が長く継続
して中間ノードＡの電位の減衰量が大きくなり、正常な
ラッチ出力Ｑが得られなくなる可能性があった（図１０
のＰ２参照）。しかし、本実施例では、中間ノードＡの
電位の減衰量が大きくなる前に、次の時刻Ｔ７〜Ｔ８の
期間でクロックφ２が“Ｈ”レベルになって“Ｌ”レベ
ルのラッチ出力Ｑを取り込むので、中間ノードＡの電位
は定常電位へ迅速に回復する。従って、前述の図１０の
Ｐ２に示したような誤動作によるパルス発生を防止する
ことができる。
２＝“Ｌ”／“Ｌ”となると、中間ノードＡがハイ・イ
ンピーダンス状態となり、“Ｈ”レベルの中間ノードＡ
の電位はその電極に付随する寄生容量のリーク成分によ
り減衰する。従来回路では、このような状態が長く継続
して中間ノードＡの電位の減衰量が大きくなり、正常な
ラッチ出力Ｑが得られなくなる可能性があった（図１０
のＰ２参照）。しかし、本実施例では、中間ノードＡの
電位の減衰量が大きくなる前に、次の時刻Ｔ７〜Ｔ８の
期間でクロックφ２が“Ｈ”レベルになって“Ｌ”レベ
ルのラッチ出力Ｑを取り込むので、中間ノードＡの電位
は定常電位へ迅速に回復する。従って、前述の図１０の
Ｐ２に示したような誤動作によるパルス発生を防止する
ことができる。
【００３７】上述したように本実施例では、入力データ
Ｄ＝“Ｌ”レベル且つラッチ出力Ｑ＝“Ｈ”レベルの状
態になり、図９（ａ）で説明した不具合時と同一条件に
なった場合は、まず、今まで導通してしたＰ−ＭＯＳ５
ｂ及びＮ−ＭＯＳ５ｃを、クロックφ２＝“Ｌ”レベル
（φ２バー＝“Ｈ”レベル）により同時に閉塞する（時
刻Ｔ４）。ここから、Ｐ−ＭＯＳ２ｂ、Ｎ−ＭＯＳ２
ｃ、Ｐ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃの全てが一定期
間、閉塞状態を持続し、その後の時刻Ｔ５にクロックφ
１＝“Ｈ”レベル（φ１バー＝“Ｌ”レベル）として、
入力データＤの取り込みを再び開始するのである。
Ｄ＝“Ｌ”レベル且つラッチ出力Ｑ＝“Ｈ”レベルの状
態になり、図９（ａ）で説明した不具合時と同一条件に
なった場合は、まず、今まで導通してしたＰ−ＭＯＳ５
ｂ及びＮ−ＭＯＳ５ｃを、クロックφ２＝“Ｌ”レベル
（φ２バー＝“Ｈ”レベル）により同時に閉塞する（時
刻Ｔ４）。ここから、Ｐ−ＭＯＳ２ｂ、Ｎ−ＭＯＳ２
ｃ、Ｐ−ＭＯＳ５ｂ及びＮ−ＭＯＳ５ｃの全てが一定期
間、閉塞状態を持続し、その後の時刻Ｔ５にクロックφ
１＝“Ｈ”レベル（φ１バー＝“Ｌ”レベル）として、
入力データＤの取り込みを再び開始するのである。
【００３８】これにより、初段クロックドＣＭＯＳイン
バータ回路２の第１のクロックゲートと帰還クロックド
ＣＭＯＳインバータ回路５の第２のクロックゲートが同
時に導通する期間がなくなり、図４に示した従来回路で
発生していた貫通電流を確実に防止することができる。
なお、入力データＤ＝“Ｈ”レベル且つラッチ出力Ｑ＝
“Ｌ”レベル時にクロックφ１が“Ｌ”→“Ｈ”レベル
へ推移する場合も、図９（ｂ）に示したような貫通電流
を防止することができることはいうまでもない。
バータ回路２の第１のクロックゲートと帰還クロックド
ＣＭＯＳインバータ回路５の第２のクロックゲートが同
時に導通する期間がなくなり、図４に示した従来回路で
発生していた貫通電流を確実に防止することができる。
なお、入力データＤ＝“Ｈ”レベル且つラッチ出力Ｑ＝
“Ｌ”レベル時にクロックφ１が“Ｌ”→“Ｈ”レベル
へ推移する場合も、図９（ｂ）に示したような貫通電流
を防止することができることはいうまでもない。
【００３９】さらに、本実施例では、中間ノードＡにお
いて、クロックφ１／φ２＝“Ｌ”／“Ｌ”によるダイ
ナミック期間（図２のＰ１１：時刻Ｔ６〜Ｔ７）と、ク
ロックφ１／φ２＝“Ｌ”／“Ｈ”（図２のＰ１２：時
刻Ｔ７〜Ｔ８）によるスタティク期間とを組み合わせて
いるので、図７の従来回路で発生していた電位の減衰量
を削減し、クロック周期に依存するラッチ回路の誤動作
を防止することができる。
いて、クロックφ１／φ２＝“Ｌ”／“Ｌ”によるダイ
ナミック期間（図２のＰ１１：時刻Ｔ６〜Ｔ７）と、ク
ロックφ１／φ２＝“Ｌ”／“Ｈ”（図２のＰ１２：時
刻Ｔ７〜Ｔ８）によるスタティク期間とを組み合わせて
いるので、図７の従来回路で発生していた電位の減衰量
を削減し、クロック周期に依存するラッチ回路の誤動作
を防止することができる。
【００４０】図３は、上記実施例で説明したラッチ回路
の変形例を示す論理図である。
の変形例を示す論理図である。
【００４１】図３に示すラッチ回路は、前記初段クロッ
クドＣＭＯＳインバータ回路２を、ＣＭＯＳインバータ
回路２０とその出力側にＰチャネルＭＯＳトランジスタ
及びＮチャネルＭＯＳトランジスタが並列接続された伝
送ゲート回路２１とで構成される論理回路に置き換え、
前記帰還クロックドＣＭＯＳインバータ回路５を、ＣＭ
ＯＳインバータ回路２２とその出力側にＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタが並
列接続された伝送ゲート回路２３とで構成される論理回
路に置き換えたものである。
クドＣＭＯＳインバータ回路２を、ＣＭＯＳインバータ
回路２０とその出力側にＰチャネルＭＯＳトランジスタ
及びＮチャネルＭＯＳトランジスタが並列接続された伝
送ゲート回路２１とで構成される論理回路に置き換え、
前記帰還クロックドＣＭＯＳインバータ回路５を、ＣＭ
ＯＳインバータ回路２２とその出力側にＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタが並
列接続された伝送ゲート回路２３とで構成される論理回
路に置き換えたものである。
【００４２】このラッチ回路によれば、前述の実施例と
同様の動作を行う。
同様の動作を行う。
【００４３】
【発明の効果】以上詳細に説明したように本発明によれ
ば、同一周期で且つパルスが同時に高電位となる期間が
存在しない第１と第２のクロックが、第１及び第２のク
ロックドＣＭＯＳインバータ回路にそれそれ供給される
ので、次のような効果が得られる。
ば、同一周期で且つパルスが同時に高電位となる期間が
存在しない第１と第２のクロックが、第１及び第２のク
ロックドＣＭＯＳインバータ回路にそれそれ供給される
ので、次のような効果が得られる。
【００４４】（１）第１のクロックドＣＭＯＳインバー
タ回路から第２のクロックドＣＭＯＳインバータ回路
へ、また第２のクロックドＣＭＯＳインバータ回路から
第１のクロックドＣＭＯＳインバータ回路へ流れる貫通
電流を確実に防止することができ、低消費電力化を図る
ことが可能となる。
タ回路から第２のクロックドＣＭＯＳインバータ回路
へ、また第２のクロックドＣＭＯＳインバータ回路から
第１のクロックドＣＭＯＳインバータ回路へ流れる貫通
電流を確実に防止することができ、低消費電力化を図る
ことが可能となる。
【００４５】（２）クロック周期に依存するラッチ回路
の誤動作を確実に防止することが可能となる。
の誤動作を確実に防止することが可能となる。
【図１】本発明の実施例に係るラッチ回路の構成を示す
図である。
図である。
【図２】実施例の動作を示すタイムチャートである。
【図３】変形例を示す論理図である。
【図４】従来のラッチ回路の構成を示す図である。
【図５】図４に示したラッチ回路の動作を示すタイムチ
ャートである。
ャートである。
【図６】図４に示したラッチ回路の動作を示すタイムチ
ャートである。
ャートである。
【図７】従来の他のラッチ回路の構成を示す図である。
【図８】図７に示したラッチ回路の動作を示すタイムチ
ャートである。
ャートである。
【図９】従来の課題を説明するための図である。
【図１０】従来の課題を説明するための図である。
２ 初段クロックドＣＭＯＳインバータ回路 ２ｂ，２ｃ 第１のクロックゲート ４ ＣＭＯＳインバータ回路 ５ 帰還クロックドＣＭＯＳインバータ回路 ５ｂ，５ｃ 第２のクロックゲート ２１，２３ 伝送ゲート回路 φ１ 第１のクロック φ１バー 第１のクロックの反転信号 φ２ 第２のクロック φ２バー 第２のクロックの反転信号 Ａ 中間ノード
Claims (2)
- 【請求項１】 第１の電源と中間ノードとの間に直列接
続された複数のＰチャネルＭＯＳトランジスタと前記中
間ノードと第２の電源との間に直列接続された複数のＮ
チャネルＭＯＳトランジスタとを有する第１のクロック
ドＣＭＯＳインバータ回路と、 前記第１の電源と前記中間ノードとの間に直列接続され
た複数のＰチャネルＭＯＳトランジスタと前記中間ノー
ドと前記第２の電源との間に直列接続された複数のＮチ
ャネルＭＯＳトランジスタとを有する第２のクロックド
ＣＭＯＳインバータ回路と、 前記中間ノードの電位を反転して出力データを出力する
ＣＭＯＳインバータ回路とを備え、 前記第１のクロックドＣＭＯＳインバータ回路中の少な
くとも１つのＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタを第１のクロックゲートとしてそ
の各制御電極に第１のクロックとその反転信号をそれぞ
れ供給する構成にすると共に、前記第１のクロックゲー
トを除く前記第１のクロックドＣＭＯＳインバータ回路
中の少なくとも１つのＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタの各制御電極に入力デー
タを供給する構成にすると共に、 前記第２のクロックドＣＭＯＳインバータ回路中の少な
くとも１つのＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタを第２のクロックゲートとしてそ
の各制御電極に第２のクロックとその反転信号をそれぞ
れ供給する構成にすると共に、前記第２のクロックゲー
トを除く前記第２のクロックドＣＭＯＳインバータ回路
中の少なくとも１つのＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタの各制御電極に前記出力
データを供給する構成にし、 前記第１と第２のクロックは、同一周期で且つパルスが
同時に高電位となる期間が存在しない２相クロック方式
としたことを特徴とするラッチ回路。 - 【請求項２】 前記第１及び第２のクロックドＣＭＯＳ
インバータ回路を、ＣＭＯＳインバータ回路とその出力
側にＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯ
Ｓトランジスタが並列接続された伝送ゲート回路とで構
成される論理回路にそれぞれ置き換えたことを特徴とす
る請求項１記載のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7017021A JPH08213883A (ja) | 1995-02-03 | 1995-02-03 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7017021A JPH08213883A (ja) | 1995-02-03 | 1995-02-03 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213883A true JPH08213883A (ja) | 1996-08-20 |
Family
ID=11932350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7017021A Withdrawn JPH08213883A (ja) | 1995-02-03 | 1995-02-03 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1387494A1 (en) * | 2002-07-09 | 2004-02-04 | National Space Development Agency of Japan | CMOS circuits with protection for a single event upset |
-
1995
- 1995-02-03 JP JP7017021A patent/JPH08213883A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1387494A1 (en) * | 2002-07-09 | 2004-02-04 | National Space Development Agency of Japan | CMOS circuits with protection for a single event upset |
| US7332780B2 (en) | 2002-07-09 | 2008-02-19 | Japan Aerospace Exploration Agency | Inverter, semiconductor logic circuit, static random access memory and data latch circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |