JPH0212412B2 - - Google Patents
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- JPH0212412B2 JPH0212412B2 JP58049927A JP4992783A JPH0212412B2 JP H0212412 B2 JPH0212412 B2 JP H0212412B2 JP 58049927 A JP58049927 A JP 58049927A JP 4992783 A JP4992783 A JP 4992783A JP H0212412 B2 JPH0212412 B2 JP H0212412B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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- Nonlinear Science (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は相補MOS型集積回路装置内に設け
られる２相同期信号発生回路に関し、特に１相の
同期信号からこの同期信号と同一の周波数を持つ
２相の基本同期信号を発生する２相同期信号発生
回路に関する。 〔発明の技術的背景とその問題点〕 従来、入力基本クロツク信号φから、これと同
一周波数でかつ互いに能動レベル（たとえばＮチ
ヤネルMOSFETの場合には“１”レベル、Ｐチ
ヤネルMOSFETの場合には“０”レベル）の期
間が重ならない様に位相をずらせた２相のクロツ
ク信号を発生する回路としては第１図のような回
路がある。 第１図に示す従来の２相同期信号発生回路は、
入力基本クロツク信号φを反転するインバータ１
１、偶数個のインバータを縦列接続してなり上記
インバータ１１の出力信号を所定時間遅延する遅
延回路１２、この遅延回路１２の出力信号と上記
インバータ１１の出力信号とが並列的にそれぞれ
入力されるNORゲート１３およびNANDゲート
１４、上記NORゲート１３からの出力信号を反
転して２相のうちの一方のクロツク信号1を出
力するインバータ１５および上記NANDゲート
１４からの出力信号を反転して２相のうちの他方
のクロツク信号φ2を出力するインバータ１６か
ら構成されている。この回路では第２図のタイミ
ングチヤートに示すように、遅延回路１２におけ
る信号遅延時間を利用して信号1の“０”レベ
ル期間が信号φ2の“１”レベル期間と重ならな
いようにしている。 ところが、この回路では信号1，φ2の負荷容
量の駆動能力を考慮して、遅延回路１２における
信号遅延時間を十分に設定する必要があり、回路
設計が容易ではない。また、信号1，φ2の負荷
容量に差がある場合には、この信号1，φ2の
“０”レベル期間と“１”レベル期間との間の期
間（両者がともに能動レベルとならない期間であ
り、以降この期間をオフ・オフ期間と称する）が
確実にとれなくなるという欠点がある。 第３図および第５図はそれぞれ、第１図回路の
欠点である回路設計の困難性およびオフ・オン期
間が確実にとれないということを解消したさらに
従来の２相同期信号発生回路の回路図である。第
３図の回路は、NORゲート２１とこのNORゲー
ト２１の出力端に縦列接続される２個のインバー
タ２２，２３と、NORゲート２４とこのNORゲ
ート２４の出力端に縦列接続される２個のインバ
ータ２５，２６とでフリツプフロツプ回路２７を
構成し、このフリツプフロツプ回路２７の一方入
力信号として入力基本クロツク信号φを入力し、
また他方入力信号として信号φをインバータ２８
を介して入力するようにしたものである。そして
２相のクロツク信号φ1，φ2はフリツプフロツプ
回路２７の出力信号として得られる。 この回路では、信号φ1，φ2の“０”レベルを
互いに確認した後に信号φ2，φ1が“１”レベル
に変わるように動作する。このため、信号φ1，
φ2の負荷容量に差があつても、NORゲート２１
または２４の１段分と２個のインバータ２２，２
３または２５，２６の２段分の計３段分のゲート
遅延時間がオフ・オフ期間として自動的に確保さ
れる。したがつて、回路設計の困難性を伴なわず
にオフ・オフ期間を確実にとることができる。な
お、第４図に第３図回路のタイミングチヤートを
示す。 第５図の回路は第３図回路中NORゲート２１，
２４の代りにNANDゲート２９，３０をそれぞ
れ用いて前記フリツプフロツプ回路２７を構成し
たものであり、２相の出力クロツク信号1，2
の“１”レベルを互いに確認した後に信号2，
φ1が“０”レベルに変わるように動作する点が
異なつている。そしてこの回路の動作は第６図の
タイミングチヤートに示す通りである。 上記のように、第３図および第５図の従来回路
では第１図回路の持つ欠点を解消し得る。ところ
が、この両回路では次のような問題点がある。 近年、LSIの大規模化に伴ない消費電力の問題
がでてきており、特に低消費電力を特長とする
CMOS型のLSIが注目されている。クロツク信号
発生回路をCMOSLSIに内蔵させる場合を考えた
場合、クロツク信号の出力動作が停止していると
きにLSIではほとんど電力は消費されない。とこ
ろが、クロツク信号が出力されているときには
CMOSLSIといえども電力は消費される。とりわ
け、クロツク信号発生回路はLSIの中で最も高い
周波数で常時動作しているだけに、この部分にお
ける消費電力は大きい。一方、CMOS回路にお
ける消費電力は次の２つに大別されることがよく
知られている。第１は内部容量の充放電電流や
種々のリーク電流によるものであり、第２は直列
接続されているＰチヤネルおよびＮチヤネル
MOSFETのスイツチング時に両MOSFETが共
にオンし、電源間に直流電流経路が生じてここに
流れる電流（貫通電流）によるものである。リー
ク電流によるものは別として上記各電流による消
費電力は、周波数が高い程大きくなる。このた
め、たとえばマイクロコンピユータシステムのよ
うに高速、高周波動作が要求されるものに使用さ
れるCMOSLSIでは、その消費電力が問題となり
つつある。一方、LSIが大規模化される程内部の
クロツクラインの負荷容量が増大し、内部基本ク
ロツク信号を発生する駆動MOSトランジスタと
しては電流駆動能力が大きく寸法も大きなものが
必要となり、また高速動作を行なうためにも駆動
MOSトランジスタのgm値（コンダクタンス）は
大きくする必要がある。このような情況におい
て、上記第３図あるいは第５図回路中の最終段の
インバータ２３，２６それぞれを構成する
MOSFETのgm値を大きくして上記のようなLSI
の大規模化、高速化に対処しようとすると、結
局、前段のインバータ２２，２５の負荷容量を増
すことになる。すると、インバータ２３，２６の
入力信号波形がなまつてしまい、各インバータ２
３，２６それぞれで前記貫通電流が流れる期間が
長くなり、しかもインバータ２３，２６内の
MOSFETのgm値も大きくされているので、この
両インバータ２３，２６それぞれにおける消費電
力は大きなものとなつてしまう。そこで上記両イ
ンバータ２３，２６への入力信号波形のなまりを
防止するために前段のインバータ２２，２５内の
MOSFETのgm値も大きくすれば、各２段のイン
バータ２２と２３および２５と２６それぞれのゲ
ート遅延時間が十分に確保できない。これによつ
て信号φ1とφ2あるいは信号1とφ2それぞれのオ
フ・オフ期間が短かくなつてしまい、安全な最小
のオフ・オフ期間がとれなくなつてしまう。 このためにさらに従来では、第７図に示すよう
に、前記第５図回路中のそれぞれ１個のインバー
タ２２，２５の代りに、それぞれ偶数個のインバ
ータを縦列接続して構成されるプリバツフアを兼
ねた遅延回路３１，３２を設けることによつて十
分な遅延時間を得るようにしている。しかしなが
ら、この回路でも本質的に最終段のインバータ２
３，２６における貫通電流を解消するとはでき
ず、また各段のインバータ内のMOSFETのgm値
および遅延回路３１，３２内のインバータの段数
等を貫通電流や遅延時間を考慮して設計する必要
があり、回路設計が困難である。 上記第１図、第３図、第５図および第７図に示
す従来回路は、いずれの場合も入力基本クロツク
信号φと周波数が等しい２相のクロツク信号1
とφ2、φ1とφ2あるいは1と2を発生するための
ものであるが、入力基本クロツク信号φを順次分
周した信号を用いて２相クロツク信号を作り出す
方式も考えられる。この方式による従来回路には
たとえば第８図に示す構成のものがある。この回
路はシフトレジスタやカウンタ等を用いた分周回
路４１により入力基本クロツク信号φを分周して
２相の信号を作り、それぞれの信号をプリバツフ
ア用のインバータ４２，４３それぞれを介して駆
動用のインバータ４４，４５それぞれに供給する
ことによつて２相のクロツク信号φ1，φ2を作つ
ている。この回路で作られる信号φ1，φ2のオ
フ・オフ期間は、第９図のタイミングチヤートに
示すように入力基本クロツク信号φのパルス幅あ
るいは周期を利用して形成されている。ところが
この回路においても貫通電流が発生する。しかも
２相のクロツク信号φ1，φ2のオフ・オフ期間は、
入力基本クロツク信号φによつて決定されてしま
い、必要以上に長くなつてしまうおそれがある。
このオフ・オフ期間は、２相のクロツク信号φ1，
φ2が供給されるCMOS回路においてたとえばシ
フトレジスタ等が含まれる場合にクロックによる
データのレーシング誤動作（データのつき抜け現
象）を防止するため、あるいはダイナミツク回路
におけるプリチヤージやデイスチヤージの干渉に
よる誤動作防止のために設けられているものであ
る。そしてこの両クロツク信号φ1，φ2に基づい
て動作する回路の動作速度からみれば、上記オ
フ・オフ期間は上記誤動作が発生しない安全な長
さでかつ最小であることが望ましい。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たもので、その目的は、消費電力が少なくかつ高
速動作および高集積化に適し、しかも回路設計の
困難さを伴なわずに２相同期信号の能動期間相互
の間の期間を安全な長さの最小に設定し得る２相
同期信号発生回路を提供することにある。 〔発明の概要〕 この発明によれば、高電位供給端子と２相クロ
ツク信号のうちの一方が出力される第１の出力端
子との間にＰチヤネルの第１のMOSFETを挿入
し、上記第１の出力端子と低電位供給端子との間
にＮチヤネルの第２のMOSFETを挿入し、上記
高電位供給端子と２相クロツク信号のうちの他方
が出力される第２の出力端子との間にＰチヤネル
の第３のMOSFETを挿入し、上記第２の出力端
子と上記低電位供給端子との間にＮチヤネルの第
４のMOSFETを挿入し、１つの同期信号が入力
され上記各MOSFETのゲートに供給される第１
ないし第４のMOSFETのゲートに各々供給され
る第１ないし第４の４相の制御信号を発生する４
相信号発生回路を設け、上記４相信号発生回路で
発生される第１の制御信号の“０”レベルの期間
が第２の制御信号の“１”レベルの期間とは重な
らず、かつ第３の制御信号の“０”レベルの期間
が第４の制御信号の“１”レベルの期間とは重な
らないようにされた２相同期信号発生回路が提供
されている。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。第１０図はこの発明に係る２相同期信号発
生回路の一実施例の構成を示す回路図である。図
において正極性の電源電圧VDDが供給される端子
５１（第１の端子）と２相クロツク信号（２相同
期信号）の一方の信号φ1が出力される出力端子
５２（第３の端子）との間にはＰチヤネルの
MOSFET５３（第１のMOSFET）が挿入され
る。上記出力端子５２と接地電圧VSS（OV）が供
給される端子５４（第２の端子）との間にはＮチ
ヤネルのMOSFET５５（第２のMOSFET）が
挿入される。上記端子５１と２相クロツク信号の
他方の信号φ2が出力される出力端子５６（第４
の端子）との間にはＰチヤネルのMOSFET５７
（第３のMOSFET）が挿入される。上記出力端
子５６と上記端子５４との間にはＮチヤネルの
MOSFET５８（第４のMOSFET）が挿入され
る。 さらに第１０図において、４相信号発生回路
（４相信号発生手段）６１は入力基本クロツク信
号φから第１１図のタイミングチヤートに示す４
相の第１ないし第４の制御パルス（第１ないし第
４の制御信号）p1，φo1，p2，φo2をそれぞれ発
生するものであり、これらの制御パルスp1，
φo1，p2，φo2それぞれは上記４個のMOSFET５
３，５５，５７，５８それぞれのゲートに供給さ
れる。 上記４相信号発生回路６１で発生される４相の
制御パルスのうち、制御パルスp1の“０”のレ
ベルの期間は制御パルスφo1の“１”レベルの期
間と互いに重ならないように設定され、また制御
パルスp2の“０”レベルの期間は制御パルスφo2
の“１”レベルの期間と互いに重ならないように
設定される。しかも制御パルスφo1が“０”レベ
ルから“１”レベルに変化してこれよりも所定期
間遅れてから制御パルスp2が“１”レベルから
“０”レベルに反転され、かつ制御パルスφo2が
“０”レベルから“１”レベルに変化してこれよ
りも所定期間遅れてから制御パルスp1が“１”
レベルから“０”レベルに反転される。 このような構成において、いま制御パルスp1
が“０”レベルとなつている期間ではMOSFET
５３がオンされ、出力端子５２における信号φ1
は第１１図に示すように“１”レベルに設定され
る。次に制御パルスp1が“０”レベルから“１”
レベルに変化した後から、制御パルスφo1が“０”
レベルから“１”レベルに変化するまでの期間で
は、MOSFET５３，５５がともにオフされる。
したがつてこの期間では、信号φ1は“１”レベ
ルのまま保持される。次に制御パルスφo1が“１”
レベルとなつている期間ではMOSFET５５がオ
ンされ、出力端子５２における信号φ1は今度は
“０”レベルに設定される。次に制御パルスφo1が
“１”レベルから“０”レベルに変化した後から、
制御パルスp1が“１”レベルから“０”レベル
に変化するまでの期間では、再びMOSFET５
３，５５がともにオフされる。したがつてこの期
間では、信号φ1は“０”レベルのまま保持され
る。 一方、制御パルスp2が“０”レベルとなつて
いる期間ではMOSFET５７がオンされ、出力端
子５６における信号φ2は第１１図に示すように
“１”レベルに設定される。次に制御パルスp2が
“０”レベルから“１”レベルに変化した後から、
制御パルスφo2が“０”レベルから“１”レベル
に変化するまでの期間では、MOSFET５７，５
８がともにオフにされる。したがつてこの期間で
は、信号φ2は“１”レベルのまま保持される。
次に制御パルスφo2が“１”レベルとなつている
期間ではMOSFET５８がオンされ、出力端子５
６における信号φ2は今度は“０”レベルに設定
される。次に制御パルスφo2が“１”レベルから
“０”レベルに変化した後から、制御パルスp2が
“１”レベルから“０”レベルに変化するまでの
期間では、再びMOSFET５７，５８がともにオ
フされる。したがつてこの期間では、信号φ2は
“０”レベルのまま保持される。 ここで、制御パルスφo1が“０”レベルから
“１”レベルに変化するタイミング（第１１図中
のt1のタイミング）に対して制御パルスp2が
“１”レベルから“０”レベルに変化するタイミ
ング（t2のタイミング）は所定定期間遅れてお
り、かつ制御パルスφo2が“０”レベルから“１”
レベルに変化するタイミング（t3のタイミング）
に対して制御パルスp1が“１”レベルから“０”
レベルに変化するタイミング（t4のタイミング）
も所定期間遅れている。 したがつてこの実施例回路の２つの出力端子５
２，５６からは、第１１図に示すように、“１”
レベル期間が互いに重なり合わない２相のクロツ
ク信号φ1，φ2が出力される。しかも信号φ1，φ2
それぞれを出力するためのMOSFET５３と５５
および５７と５８とはそれぞれ、同時にオンされ
ることがないので、端子５１と５４との間に直列
挿入されたMOSFET５３，５５および
MOSFET５７，５８それぞれにおいて貫通電流
は発生せず、消費電力を少なくすることができ
る。しかもMOSFET５３，５５および
MOSFET５７，５８に貫通電流が発生しないの
で、ここでの消費電力を考慮することなしにそれ
ぞれのMOSFETの電流駆動能力を高めることが
でき、これによつて出力端子５２，５６それぞれ
に接続される負荷容量を急速に充放電することが
できる。すなわち、これによつて高集積化および
高速動作を可能ならしめるものである。また、制
御パルスφo1が“１”レベルに変化した後、次に
制御パルスp2が“０”レベルに変化するまでの
期間（t1からt2までの期間）および制御パルスφo2
が“１”レベルに変化した後、次に制御パルス
φp1が“０”レベルに変化するまでの期間（t3か
らt4までの期間）のそれぞれを設定することによ
り、２相のクロツク信号φ1，φ2がそれぞれ“１”
レベル（能動レベル）となつている期間相互の間
の期間を回路設計の困難性を伴なわずに安全な長
さの最小値にすることができる。 第１２図はこの発明の他の実施例に係る２相同
期信号発生回路の構成を示す回路図である。この
実施例回路が上記第１０図の実施例回路と異なつ
ているところは、前記入力基本クロツク信号φの
みから４相の制御パルスp1，φo1，p2，φo2を発
生する４相信号発生回路６１の代りに、新たな４
相信号発生回路６２が設けられているところにあ
る。そしてこの４相信号発生回路６２には入力基
本クロツク信号φと前記出力端子５２，５６それ
ぞれから出力される２相のクロツク信号φ1，φ2
が入力される。そして４相信号発生回路６２は上
記入力される３種のクロツク信号φ1，φ2に応じ
て前記４相の制御パルスp1，φo1，p2，φo2それ
ぞれを発生する。 さらに第１２図中の４相信号発生回路６２は、
第１３図に示すように２つの回路ブロツク６２
Ａ，６２Ｂで構成されている。上記一方の回路ブ
ロツク６２Ａは、入力基本クロツク信号φと前記
一方の出力端子５６から出力される一方のクロツ
ク信号φ2とから前記２相の制御パルスp1，φo1を
発生する。また他方の回路ブロツク６２Ｂは、入
力基本クロツク信号φと前記他方の出力端子５２
から出力される他方のクロツク信号φ1とから前
記２相の制御パルスp2，φo2を発生する。 第１４図は上記第１３図中の２つの回路ブロツ
ク６２Ａ，６２Ｂそれぞれを具体的に示す全体の
回路図である。図示するように、一方の回路ブロ
ツク６２Ａは３個のインバータ７１，７２，７
３、それぞれ１個ずつのNORゲート７４、
MANDゲート７５およびORゲート７６を備えて
いる。上記NORゲート７４の一方入力端にはイ
ンバータ７１を介して入力基本クロツク信号φが
入力される。このNORゲート７４の出力信号は
インバータ７２を介してNANDゲート７５の一
方入力端に入力される。このNANDゲート７５
からの出力信号はインバータ７３を介して上記
NORゲート７４の他方入力端に入力される。ま
たORゲート７６には上記インバータ７１からの
出力信号と前記クロツク信号φ2が入力され、こ
のORゲート７６からの出力信号は上記NANDゲ
ート７５の他方入力端に入力される。すなわち、
この回路ブロツク６２Ａでは、NORゲート７４
およびインバータ７２とからなる実質的な論理和
型のゲート回路７７（第１のゲート回路）と、
NANDゲート７５およびインバータ７３とから
なる実質的な論理積型のゲート回路７８（第２の
ゲート回路）とでフリツプフロツプ回路７９が構
成され、ゲート回路７８の前後にクロツク信号
φ，φ2を入力とするORゲート７６（第３のゲー
ト回路）が設けられている。 他方の回路ブロツク６２Ｂは、一方の回路ブロ
ツク６２Ａ内に設けられているインバータ７２，
７３、NORゲート７４、NANDゲート７５、
ORゲート７６それぞれに対応したインバータ８
２，８３、NORゲート８４、NANDゲート８
５、ORゲート８６それぞれを備えている。この
回路ブロツク６２Ｂでも上記回路ブロツク６２Ａ
と同様に、NORゲート８４およびインバータ８
２とからなる実質的な論理和型のゲート回路８７
（第１のゲート回路）と、NANDゲート８５およ
びインバータ８３とからなる実質的な論理積型の
ゲート回路８８（第２のゲート回路）とでフリツ
プフロツプ回路７９が構成され、ゲート回路８８
の前後にクロツク信号φ，φ1を入力とするORゲ
ート８６（第３のゲート回路）が設けられてい
る。 そして上記一方の回路ブロツク６２Ａ内のイン
バータ７２，７３それぞれの出力信号が前記制御
パルスp1，φo1として出力され、他方の回路ブロ
ツク６２Ｂ内のインバータ８２，８３それぞれの
出力信号が前記制御パルスp2，φo2として出力さ
れる。 次に第１４図のように構成された回路の動作を
第１５図のタイミングチヤートを用いて説明す
る。まず始めに制御パルスp1，φo1がともに
“０”レベルがありかつ制御パルスp2，φp2がと
もに“１”レベルであるとする。このとき
MOSFET５３はオン、MOSFET５５はオフさ
れ、出力端子５２における信号φ1は“１”レベ
ルに設定される。同様にMOSFET５７はオフ、
MOSFET５８はオフされ、出力端子５６におけ
る信号φ2は“０”レベルに設定される。さらに
このとき、回路ブロツク６２Ｂ内のNANDゲー
ト８５には“１”レベルとなつている制御パルス
φp2が入力し、かつORゲート８６を介して、“１”
レベルとなつている信号φ1が入力しているので
その出力信号は“０”レベルのまま固定される。
しかも回路ブロツク６２Ｂ内のNORゲート８４
には“１”レベルとなつている制御パルスφo2が
入力しているので、信号φにかかわらずこの
NORゲート８４の出力信号も“０”レベルのま
ま固定される。すなわち、信号φ1が“１”レベ
ルの期間では、回路ブロツク６２Ｂの動作は信号
φのレベル変化にかかわらず固定され制御パルス
φp2，φo2はそれぞれ“１”レベルのまま固定され
る。したがつて信号φ2は“０”レベルのままで
ある。 次にφ1＝“１”レベル、φ2＝“０”レベルのと
きに入力基本クロツク信号φが“１”レベルから
“０”レベルに変化する。これにより回路ブロツ
ク６２Ａ内においてインバータ７１の出力信号が
“０”レベルから“１”レベルに変化する。さら
に続いてNORゲート７４の出力信号が“１”レ
ベルから“０”レベルに変化し、この後、インバ
ータ７２の出力信号も反転して制御パルスp1が
“０”レベルから“１”レベルに変わる。すると
いままでオンされていたMOSFET５３がオフさ
れる。制御パルスp1が“１”レベルに変化した
ときまでにORゲート７６の出力信号はすでにク
ロツク信号φによつて“１”レベルにされている
ので、制御パルスp1の変化の後にNANDゲート
７５の出力信号が“１”レベルから“０”レベル
に変化し、この後、インバータ７３の出力信号も
反転して制御パルスφo1が“０”レベルから“１”
レベルに変わる。するといままでオフされていた
MOSFET５５がオンされ、信号φ1が“０”レベ
ルに設定される。ここで入力基本クロツク信号φ
のレベル変化に応動した第１の回路ブロツク６２
Ａからの制御パルスp1，φo1により、クロツク信
号φ1は“１”レベルから“０”レベルに変化さ
れるものであるが、制御パルスp1が“０”レベ
ルから“１”レベルに変化されてMOSFET５３
がオンするとき、制御パルスφo1は“０”レベル
に保たれておりMOSFET５５はオフしている。
そして制御パルスp1の変化がNANDゲート７５
およびインバータ７３からなるゲート回路７８を
通して伝達されることによつて始めてMOSFET
５５がオンされる。このために、MOSFET５
３，５５がオン・オフそれぞれの状態からオフ・
オンそれぞれの状態に移る際には、ゲート回路７
８による信号遅延時間に相当する期間だけ、とも
にオフの状態を経て移り、MOSFET５３，５５
における貫通電流は発生しない。 次に信号φ1が“０”レベルになると、第２の
回路ブロツク６２Ｂ内のORゲート８６の出力信
号が“１”レベルから“０”レベルに反転する。
するとこれに続いてNANDゲート８５の出力信
号が“０”レベルから“１”レベルに変化し、さ
らにこれに続いてインバータ８３の出力信号が反
転して制御パルスφo2が“１”レベルから“０”
レベルに変化する。するといままでオンされてい
たMOSFET５８がオフされる。制御パルスφo2が
“０”レベルに変化した後にNORゲート８４の出
力信号が“０”レベルから“１”レベルに変化
し、さらにこの後、インバータ８２の出力信号も
反転して制御パルスp2が“１”レベルから“０”
レベルに変わる。これにより、いままでオフされ
ていたMOSFET５７がオンされて、信号φ2が
“１”レベルに設定される。このように第２の回
路ブロツク６２Ｂから出力されるクロツク信号
φ2は、第１の回路ブロツク６２Ａから出力され
るクロツク信号φ1が“１”レベルから“０”レ
ベルに変化した後に“０”レベルから“１”レベ
ルに変化される。そしてこのクロツク信号φ2が
“０”レベルから“１”レベルに変化するとき、
すなわちMOSFET５７，５８がオフ・オンそれ
ぞれの状態からオン・オフそれぞれの状態に移る
ときには、上記と同様に制御パルスφo2の変化が
ゲート回路８７による信号遅延時間に相当する期
間だけMOSFET５７，５８はともにオフ状態を
経て移る。したがつて、クロツク信号φ2のレベ
ル変化時にも、MOSFET５７，５８における貫
通電流は発生しない。 クロツク信号φ2が“１”レベルになるとこの
期間では、上記と同じ理由によつて第１の回路ブ
ロツク６２Ａの動作は信号φのレベル変化にかか
わらず固定され、制御パルスp1，φo1はそれぞれ
“１”レベルのまま固定される。したがつて信号
φ1は“０”レベルのままである。 次にφ1＝“０”レベル、φ2＝“１”レベルのと
きに入力基本クロツク信号φが“０”レベルから
“１”レベルに変化する。これにより第２の回路
ブロツク６２Ｂ内においてNORゲート８４の出
力信号が“１”レベルから“０”レベルに変化
し、続いてインバータ８２の出力信号が反転して
制御パルスp2が“０”レベルから“１”レベル
に変わる。するとMOSFET５７がまずオフされ
る。この制御パルスp2が“１”レベルに変わる
ときまでにORゲート８６の出力信号はすでにク
ロツク信号φによつて“１”レベルにされている
ので、制御パルスp2が変化した後にNANDゲー
ト８５の出力信号が“１”レベルから“０”レベ
ルに変化し、この後、インバータ８３の出力信号
も反転して制御パルスφo2が“０”レベルから
“１”レベルに変わる。するといままでオフされ
ていたMOSFET５８がオンされ、信号φ2が
“１”レベルから“０”レベルに反転される。こ
こで、入力基本クロツク信号φのレベル変化に応
動した第２の回路ブロツク６２Ｂからの制御パル
スp2，φo2により、クロツク信号φ2は“１”レベ
ルから“０”レベルに変化されるものであるが、
MOSFET５７，５８がオン・オフそれぞれの状
態からオフ・オンそれぞれの状態に移る際には、
ゲート回路８８による信号遅延時間に相当する期
間だけ、ともにオフの状態を経て移るために、こ
の場合にもMOSFET５７，５８における貫通電
流は発生しない。 次に信号インバータφ2が“０”レベルになる
と、第１の回路ブロツク６２Ａ内のORゲート７
６の出力信号が“１”レベルから“０”レベルに
反転する。するとこれに続いてNANDゲート７
５の出力信号が“０”レベルから“１”レベルに
変化し、さらにこれに続いてインバータ７３の出
力信号が反転して制御パルスφo1が“１”レベル
から“０”レベルに変化する。するといままでオ
ンされていたMOSFET５５がオフされる。制御
パルスφo1が“０”レベルに変化した後にNORゲ
ート７４の出力信号が“０”レベルから“１”レ
ベルに変化し、さらにこの後、インバータ７２の
出力信号も反転して制御パルスp1が“１”レベ
ルから“０”レベルに変わる。これにより、いま
までオフされていたMOSFET５３がオンされ
て、信号φ1が“１”レベルに設定される。この
ように第１の回路ブロツク６２Ａから出力される
クロツク信号φ1は、第２の回路ブロツク６２Ｂ
から出力されるクロツク信号φ2が“１”レベル
から“０”レベルに変化した後に“０”レベルか
ら“１”レベルに変化される。そしてこのクロツ
ク信号φ1が“０”レベルから“１”レベルに変
化するとき、すなわちMOSFET５３，５５がオ
フ・オンそれぞれの状態からオン・オフのそれぞ
れの状態に移るときには、上記と同様に制御パル
スφo1の変化がゲート回路７７による信号遅延時
間に相当する期間だけMOSFET５３，５５はと
もにオフの状態を経て移る。したがつて、クロツ
ク信号φ1の“０”レベルから“１”レベルのレ
ベル変化時にも、MOSFET５３，５５における
貫通電流は発生しない。 クロツク信号φ1が“１”レベルになるとこの
期間では、上記と同じ理由によつて第２の回路ブ
ロツク６２Ｂの動作は信号φのレベル変化にかか
わらず固定され、制御パルスp2，φo2はそれぞれ
“１”レベルのまま固定される。したがつて信号
φ2は“０”レベルのままである。そしてこれ以
降は上記と同様の動作が繰り返し行なわれる。 このようにこの実施例回路によれば、第１５図
に示すように“１”レベル期間が互いに重なり合
わない２相のクロツク信号φ1，φ2を得ることが
できる。しかも信号φ1，φ2それぞれを出力する
ためのMOSFET５３と５５および５７と５８と
はそれぞれ同時にオンされることがないので、端
子５１と５４との間に直列挿入されたMOSFET
５３，５５およびMOSFET５７，５８それぞれ
において貫通電流を発生せず、消費電力を少なく
することができる。またクロツク信号φ1，φ2が
それぞれ“１”レベルとなつている期間相互の間
の期間は、ゲート回路７７と７８における信号遅
延時間の和あるいはゲート回路８８と７８におけ
る信号遅延時間の和に相当する期間に自動的に設
定される。このために特別な遅延回路を設けるこ
となしに、しかも回路設計上の困難性を伴なわず
に、上記クロツク信号φ1，φ2を用いる回路にお
いて前記レーシングおよびプリチヤージとデイス
チヤージの干渉によるそれぞれの誤動作が発生し
ない安全な長さのしかも最小値に上記期間を設定
することができる。さらに制御パルスp1とφo1、
φp2とφo2それぞれとの間では、ゲート回路７７，
７８，８７，８８によつて必らずともに能動レベ
ルとならない期間が作られるために、MOSFET
５３，５５およびMOSFET５７，５８それぞれ
で貫通電流は発生せず、ここでの消費電力が最小
の状態でそれぞれのMOSFETの電流駆動能力を
高めることができる。これによつて出力端子５
２，５６それぞれに接続される負荷容量を急速に
充放電することができ、これによつて消費電力を
増加させることなしに高集積化と高速動作性とを
可能ならしめるものである。 なお、第１４図回路の動作を示す第１５図のタ
イミングチヤートは、前記第１１図に示すタイミ
ングチヤートと同じであることがわかる。 また第１４図回路と従来回路たとえば第７図回
路とをそれぞれ集積化した場合のチツプサイズを
比較した場合、第１４図回路の方が一見素子数が
多いようにみえる。ところがパターン面積は配線
を考えても同等にでき、回路は対称性を持つた
め、チツプサイズはほぼ従来と同等にすることが
できる。 第１６図および第１７図はそれぞれ、第１３図
中の４相信号発生回路６２の他の例を示す回路図
であり、このような回路をそれぞれ用いることも
できる。 第１６図に示す４相信号発生回路６２は２つの
回路ブロツク６２Ｃ，６２Ｄで構成されている。
一方の回路ブロツク６２Ｃは、NORゲート９４
およびインバータ９２とからなる実質的な論理和
型のゲート回路９７と、NANDゲート９５およ
びインバータ９３とからなる実質的な論理積型の
ゲート回路９８とで構成されたフリツプフロツプ
回路９９、上記ゲート回路９７の前段に設けられ
る、クロツク信号φおよび2を入力するANDゲ
ート９６を備えている。他方の回路ブロツク６２
Ｄは、NORゲート１０４およびインバータ１０
２とからなる実質的な論理和型のゲート回路１０
７と、NANDゲート１０５およびインバータ１
０３とからなる実質的な論理積型のゲート回路１
０８とで構成されたフリツプフロツプ回路１０
９、入力基本クロツク信号φを反転するインバー
タ１０１および上記ゲート回路１０７の前段に設
けられ上記インバータ１０１からの出力信号と、
φ1を入力とするANDゲート１０６とを備えてい
る。すなわち、この第１、第２の回路ブロツク６
２Ｃ，６２Ｄでは、前記制御パルスp1，φo1，
φp2，φo2の代りにこれらと逆相のパルスφp1，
φo1，φp2，o2が出力されるため、第１４図の場
合とは異なり信号φ2，φ1それぞれと逆相の信号
φ2，1が前記出力端子５２，５６で得られ、こ
の両信号が第１，第２の回路ブロツク６２Ｃ，６
２Ｄに制御信号として入力される。 第１７図に示す４相信号発生回路６２も２つの
回路ブロツク６２Ｅ，６２Ｆで構成されている。
一方の回路ブロツク６２Ｅは、NORゲート１１
４およびインバータ１１２とからなる実質的な論
理和型のゲート回路１１７と、NANDゲート１
１５およびインバータ１１３とからなる実質的な
論理積型のゲート回路１１８とで構成されたフリ
ツプフロツプ回路１１９、信号φ2を反転するイ
ンバータ１１１および上記ゲート回路１１７の前
段に設けられ上記インバータ１１１からの出力信
号2と信号φとを入力するANDゲート１１６を
備えている。他方の回路ブロツク６２Ｆは、
NORゲート１２４およびインバータ１２２とか
らなる実質的な論理和型のゲート回路１２７と、
NANDゲート１２５およびインバータ１２３と
からなる実質的な論理積型のゲート回路１２８と
で構成されたフリツプフロツプ回路１２９、信号
φ1を反転するインバータ１２１および上記ゲー
ト回路１２８の前段に設けられ上記インバータ１
２１からの出力信号φ1と信号φとを入力するOR
ゲート１２６を備えている。すなわち、この第１
７図回路において第１の回路ブロツク６２Ｅから
は前記制御パルスp1，φo1の代りにこれらと逆相
のパルスφp1，o1が出力されるため、第１４図の
場合とは異なり信号φ1と逆相の1が前記出力端
子５２で得られ、この信号1が第２の回路ブロ
ツク６２Ｆに制御信号として入力される。 そして上記第１６図および第１７図に示すよう
な構成の４相信号発生回路６２を用いても、上記
と同様な効果を得ることができる。 〔発明の効果〕 以上説明したようにこの発明によれば、消費電
力が少なくかつ高速動作および高集積化に適し、
しかも回路設計の困難さを伴なわずに２相同期信
号の能動期間相互の間の期間を安全な長さの最小
に設定し得る２相同期信号発生回路を提供するこ
とができる。
られる２相同期信号発生回路に関し、特に１相の
同期信号からこの同期信号と同一の周波数を持つ
２相の基本同期信号を発生する２相同期信号発生
回路に関する。 〔発明の技術的背景とその問題点〕 従来、入力基本クロツク信号φから、これと同
一周波数でかつ互いに能動レベル（たとえばＮチ
ヤネルMOSFETの場合には“１”レベル、Ｐチ
ヤネルMOSFETの場合には“０”レベル）の期
間が重ならない様に位相をずらせた２相のクロツ
ク信号を発生する回路としては第１図のような回
路がある。 第１図に示す従来の２相同期信号発生回路は、
入力基本クロツク信号φを反転するインバータ１
１、偶数個のインバータを縦列接続してなり上記
インバータ１１の出力信号を所定時間遅延する遅
延回路１２、この遅延回路１２の出力信号と上記
インバータ１１の出力信号とが並列的にそれぞれ
入力されるNORゲート１３およびNANDゲート
１４、上記NORゲート１３からの出力信号を反
転して２相のうちの一方のクロツク信号1を出
力するインバータ１５および上記NANDゲート
１４からの出力信号を反転して２相のうちの他方
のクロツク信号φ2を出力するインバータ１６か
ら構成されている。この回路では第２図のタイミ
ングチヤートに示すように、遅延回路１２におけ
る信号遅延時間を利用して信号1の“０”レベ
ル期間が信号φ2の“１”レベル期間と重ならな
いようにしている。 ところが、この回路では信号1，φ2の負荷容
量の駆動能力を考慮して、遅延回路１２における
信号遅延時間を十分に設定する必要があり、回路
設計が容易ではない。また、信号1，φ2の負荷
容量に差がある場合には、この信号1，φ2の
“０”レベル期間と“１”レベル期間との間の期
間（両者がともに能動レベルとならない期間であ
り、以降この期間をオフ・オフ期間と称する）が
確実にとれなくなるという欠点がある。 第３図および第５図はそれぞれ、第１図回路の
欠点である回路設計の困難性およびオフ・オン期
間が確実にとれないということを解消したさらに
従来の２相同期信号発生回路の回路図である。第
３図の回路は、NORゲート２１とこのNORゲー
ト２１の出力端に縦列接続される２個のインバー
タ２２，２３と、NORゲート２４とこのNORゲ
ート２４の出力端に縦列接続される２個のインバ
ータ２５，２６とでフリツプフロツプ回路２７を
構成し、このフリツプフロツプ回路２７の一方入
力信号として入力基本クロツク信号φを入力し、
また他方入力信号として信号φをインバータ２８
を介して入力するようにしたものである。そして
２相のクロツク信号φ1，φ2はフリツプフロツプ
回路２７の出力信号として得られる。 この回路では、信号φ1，φ2の“０”レベルを
互いに確認した後に信号φ2，φ1が“１”レベル
に変わるように動作する。このため、信号φ1，
φ2の負荷容量に差があつても、NORゲート２１
または２４の１段分と２個のインバータ２２，２
３または２５，２６の２段分の計３段分のゲート
遅延時間がオフ・オフ期間として自動的に確保さ
れる。したがつて、回路設計の困難性を伴なわず
にオフ・オフ期間を確実にとることができる。な
お、第４図に第３図回路のタイミングチヤートを
示す。 第５図の回路は第３図回路中NORゲート２１，
２４の代りにNANDゲート２９，３０をそれぞ
れ用いて前記フリツプフロツプ回路２７を構成し
たものであり、２相の出力クロツク信号1，2
の“１”レベルを互いに確認した後に信号2，
φ1が“０”レベルに変わるように動作する点が
異なつている。そしてこの回路の動作は第６図の
タイミングチヤートに示す通りである。 上記のように、第３図および第５図の従来回路
では第１図回路の持つ欠点を解消し得る。ところ
が、この両回路では次のような問題点がある。 近年、LSIの大規模化に伴ない消費電力の問題
がでてきており、特に低消費電力を特長とする
CMOS型のLSIが注目されている。クロツク信号
発生回路をCMOSLSIに内蔵させる場合を考えた
場合、クロツク信号の出力動作が停止していると
きにLSIではほとんど電力は消費されない。とこ
ろが、クロツク信号が出力されているときには
CMOSLSIといえども電力は消費される。とりわ
け、クロツク信号発生回路はLSIの中で最も高い
周波数で常時動作しているだけに、この部分にお
ける消費電力は大きい。一方、CMOS回路にお
ける消費電力は次の２つに大別されることがよく
知られている。第１は内部容量の充放電電流や
種々のリーク電流によるものであり、第２は直列
接続されているＰチヤネルおよびＮチヤネル
MOSFETのスイツチング時に両MOSFETが共
にオンし、電源間に直流電流経路が生じてここに
流れる電流（貫通電流）によるものである。リー
ク電流によるものは別として上記各電流による消
費電力は、周波数が高い程大きくなる。このた
め、たとえばマイクロコンピユータシステムのよ
うに高速、高周波動作が要求されるものに使用さ
れるCMOSLSIでは、その消費電力が問題となり
つつある。一方、LSIが大規模化される程内部の
クロツクラインの負荷容量が増大し、内部基本ク
ロツク信号を発生する駆動MOSトランジスタと
しては電流駆動能力が大きく寸法も大きなものが
必要となり、また高速動作を行なうためにも駆動
MOSトランジスタのgm値（コンダクタンス）は
大きくする必要がある。このような情況におい
て、上記第３図あるいは第５図回路中の最終段の
インバータ２３，２６それぞれを構成する
MOSFETのgm値を大きくして上記のようなLSI
の大規模化、高速化に対処しようとすると、結
局、前段のインバータ２２，２５の負荷容量を増
すことになる。すると、インバータ２３，２６の
入力信号波形がなまつてしまい、各インバータ２
３，２６それぞれで前記貫通電流が流れる期間が
長くなり、しかもインバータ２３，２６内の
MOSFETのgm値も大きくされているので、この
両インバータ２３，２６それぞれにおける消費電
力は大きなものとなつてしまう。そこで上記両イ
ンバータ２３，２６への入力信号波形のなまりを
防止するために前段のインバータ２２，２５内の
MOSFETのgm値も大きくすれば、各２段のイン
バータ２２と２３および２５と２６それぞれのゲ
ート遅延時間が十分に確保できない。これによつ
て信号φ1とφ2あるいは信号1とφ2それぞれのオ
フ・オフ期間が短かくなつてしまい、安全な最小
のオフ・オフ期間がとれなくなつてしまう。 このためにさらに従来では、第７図に示すよう
に、前記第５図回路中のそれぞれ１個のインバー
タ２２，２５の代りに、それぞれ偶数個のインバ
ータを縦列接続して構成されるプリバツフアを兼
ねた遅延回路３１，３２を設けることによつて十
分な遅延時間を得るようにしている。しかしなが
ら、この回路でも本質的に最終段のインバータ２
３，２６における貫通電流を解消するとはでき
ず、また各段のインバータ内のMOSFETのgm値
および遅延回路３１，３２内のインバータの段数
等を貫通電流や遅延時間を考慮して設計する必要
があり、回路設計が困難である。 上記第１図、第３図、第５図および第７図に示
す従来回路は、いずれの場合も入力基本クロツク
信号φと周波数が等しい２相のクロツク信号1
とφ2、φ1とφ2あるいは1と2を発生するための
ものであるが、入力基本クロツク信号φを順次分
周した信号を用いて２相クロツク信号を作り出す
方式も考えられる。この方式による従来回路には
たとえば第８図に示す構成のものがある。この回
路はシフトレジスタやカウンタ等を用いた分周回
路４１により入力基本クロツク信号φを分周して
２相の信号を作り、それぞれの信号をプリバツフ
ア用のインバータ４２，４３それぞれを介して駆
動用のインバータ４４，４５それぞれに供給する
ことによつて２相のクロツク信号φ1，φ2を作つ
ている。この回路で作られる信号φ1，φ2のオ
フ・オフ期間は、第９図のタイミングチヤートに
示すように入力基本クロツク信号φのパルス幅あ
るいは周期を利用して形成されている。ところが
この回路においても貫通電流が発生する。しかも
２相のクロツク信号φ1，φ2のオフ・オフ期間は、
入力基本クロツク信号φによつて決定されてしま
い、必要以上に長くなつてしまうおそれがある。
このオフ・オフ期間は、２相のクロツク信号φ1，
φ2が供給されるCMOS回路においてたとえばシ
フトレジスタ等が含まれる場合にクロックによる
データのレーシング誤動作（データのつき抜け現
象）を防止するため、あるいはダイナミツク回路
におけるプリチヤージやデイスチヤージの干渉に
よる誤動作防止のために設けられているものであ
る。そしてこの両クロツク信号φ1，φ2に基づい
て動作する回路の動作速度からみれば、上記オ
フ・オフ期間は上記誤動作が発生しない安全な長
さでかつ最小であることが望ましい。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たもので、その目的は、消費電力が少なくかつ高
速動作および高集積化に適し、しかも回路設計の
困難さを伴なわずに２相同期信号の能動期間相互
の間の期間を安全な長さの最小に設定し得る２相
同期信号発生回路を提供することにある。 〔発明の概要〕 この発明によれば、高電位供給端子と２相クロ
ツク信号のうちの一方が出力される第１の出力端
子との間にＰチヤネルの第１のMOSFETを挿入
し、上記第１の出力端子と低電位供給端子との間
にＮチヤネルの第２のMOSFETを挿入し、上記
高電位供給端子と２相クロツク信号のうちの他方
が出力される第２の出力端子との間にＰチヤネル
の第３のMOSFETを挿入し、上記第２の出力端
子と上記低電位供給端子との間にＮチヤネルの第
４のMOSFETを挿入し、１つの同期信号が入力
され上記各MOSFETのゲートに供給される第１
ないし第４のMOSFETのゲートに各々供給され
る第１ないし第４の４相の制御信号を発生する４
相信号発生回路を設け、上記４相信号発生回路で
発生される第１の制御信号の“０”レベルの期間
が第２の制御信号の“１”レベルの期間とは重な
らず、かつ第３の制御信号の“０”レベルの期間
が第４の制御信号の“１”レベルの期間とは重な
らないようにされた２相同期信号発生回路が提供
されている。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。第１０図はこの発明に係る２相同期信号発
生回路の一実施例の構成を示す回路図である。図
において正極性の電源電圧VDDが供給される端子
５１（第１の端子）と２相クロツク信号（２相同
期信号）の一方の信号φ1が出力される出力端子
５２（第３の端子）との間にはＰチヤネルの
MOSFET５３（第１のMOSFET）が挿入され
る。上記出力端子５２と接地電圧VSS（OV）が供
給される端子５４（第２の端子）との間にはＮチ
ヤネルのMOSFET５５（第２のMOSFET）が
挿入される。上記端子５１と２相クロツク信号の
他方の信号φ2が出力される出力端子５６（第４
の端子）との間にはＰチヤネルのMOSFET５７
（第３のMOSFET）が挿入される。上記出力端
子５６と上記端子５４との間にはＮチヤネルの
MOSFET５８（第４のMOSFET）が挿入され
る。 さらに第１０図において、４相信号発生回路
（４相信号発生手段）６１は入力基本クロツク信
号φから第１１図のタイミングチヤートに示す４
相の第１ないし第４の制御パルス（第１ないし第
４の制御信号）p1，φo1，p2，φo2をそれぞれ発
生するものであり、これらの制御パルスp1，
φo1，p2，φo2それぞれは上記４個のMOSFET５
３，５５，５７，５８それぞれのゲートに供給さ
れる。 上記４相信号発生回路６１で発生される４相の
制御パルスのうち、制御パルスp1の“０”のレ
ベルの期間は制御パルスφo1の“１”レベルの期
間と互いに重ならないように設定され、また制御
パルスp2の“０”レベルの期間は制御パルスφo2
の“１”レベルの期間と互いに重ならないように
設定される。しかも制御パルスφo1が“０”レベ
ルから“１”レベルに変化してこれよりも所定期
間遅れてから制御パルスp2が“１”レベルから
“０”レベルに反転され、かつ制御パルスφo2が
“０”レベルから“１”レベルに変化してこれよ
りも所定期間遅れてから制御パルスp1が“１”
レベルから“０”レベルに反転される。 このような構成において、いま制御パルスp1
が“０”レベルとなつている期間ではMOSFET
５３がオンされ、出力端子５２における信号φ1
は第１１図に示すように“１”レベルに設定され
る。次に制御パルスp1が“０”レベルから“１”
レベルに変化した後から、制御パルスφo1が“０”
レベルから“１”レベルに変化するまでの期間で
は、MOSFET５３，５５がともにオフされる。
したがつてこの期間では、信号φ1は“１”レベ
ルのまま保持される。次に制御パルスφo1が“１”
レベルとなつている期間ではMOSFET５５がオ
ンされ、出力端子５２における信号φ1は今度は
“０”レベルに設定される。次に制御パルスφo1が
“１”レベルから“０”レベルに変化した後から、
制御パルスp1が“１”レベルから“０”レベル
に変化するまでの期間では、再びMOSFET５
３，５５がともにオフされる。したがつてこの期
間では、信号φ1は“０”レベルのまま保持され
る。 一方、制御パルスp2が“０”レベルとなつて
いる期間ではMOSFET５７がオンされ、出力端
子５６における信号φ2は第１１図に示すように
“１”レベルに設定される。次に制御パルスp2が
“０”レベルから“１”レベルに変化した後から、
制御パルスφo2が“０”レベルから“１”レベル
に変化するまでの期間では、MOSFET５７，５
８がともにオフにされる。したがつてこの期間で
は、信号φ2は“１”レベルのまま保持される。
次に制御パルスφo2が“１”レベルとなつている
期間ではMOSFET５８がオンされ、出力端子５
６における信号φ2は今度は“０”レベルに設定
される。次に制御パルスφo2が“１”レベルから
“０”レベルに変化した後から、制御パルスp2が
“１”レベルから“０”レベルに変化するまでの
期間では、再びMOSFET５７，５８がともにオ
フされる。したがつてこの期間では、信号φ2は
“０”レベルのまま保持される。 ここで、制御パルスφo1が“０”レベルから
“１”レベルに変化するタイミング（第１１図中
のt1のタイミング）に対して制御パルスp2が
“１”レベルから“０”レベルに変化するタイミ
ング（t2のタイミング）は所定定期間遅れてお
り、かつ制御パルスφo2が“０”レベルから“１”
レベルに変化するタイミング（t3のタイミング）
に対して制御パルスp1が“１”レベルから“０”
レベルに変化するタイミング（t4のタイミング）
も所定期間遅れている。 したがつてこの実施例回路の２つの出力端子５
２，５６からは、第１１図に示すように、“１”
レベル期間が互いに重なり合わない２相のクロツ
ク信号φ1，φ2が出力される。しかも信号φ1，φ2
それぞれを出力するためのMOSFET５３と５５
および５７と５８とはそれぞれ、同時にオンされ
ることがないので、端子５１と５４との間に直列
挿入されたMOSFET５３，５５および
MOSFET５７，５８それぞれにおいて貫通電流
は発生せず、消費電力を少なくすることができ
る。しかもMOSFET５３，５５および
MOSFET５７，５８に貫通電流が発生しないの
で、ここでの消費電力を考慮することなしにそれ
ぞれのMOSFETの電流駆動能力を高めることが
でき、これによつて出力端子５２，５６それぞれ
に接続される負荷容量を急速に充放電することが
できる。すなわち、これによつて高集積化および
高速動作を可能ならしめるものである。また、制
御パルスφo1が“１”レベルに変化した後、次に
制御パルスp2が“０”レベルに変化するまでの
期間（t1からt2までの期間）および制御パルスφo2
が“１”レベルに変化した後、次に制御パルス
φp1が“０”レベルに変化するまでの期間（t3か
らt4までの期間）のそれぞれを設定することによ
り、２相のクロツク信号φ1，φ2がそれぞれ“１”
レベル（能動レベル）となつている期間相互の間
の期間を回路設計の困難性を伴なわずに安全な長
さの最小値にすることができる。 第１２図はこの発明の他の実施例に係る２相同
期信号発生回路の構成を示す回路図である。この
実施例回路が上記第１０図の実施例回路と異なつ
ているところは、前記入力基本クロツク信号φの
みから４相の制御パルスp1，φo1，p2，φo2を発
生する４相信号発生回路６１の代りに、新たな４
相信号発生回路６２が設けられているところにあ
る。そしてこの４相信号発生回路６２には入力基
本クロツク信号φと前記出力端子５２，５６それ
ぞれから出力される２相のクロツク信号φ1，φ2
が入力される。そして４相信号発生回路６２は上
記入力される３種のクロツク信号φ1，φ2に応じ
て前記４相の制御パルスp1，φo1，p2，φo2それ
ぞれを発生する。 さらに第１２図中の４相信号発生回路６２は、
第１３図に示すように２つの回路ブロツク６２
Ａ，６２Ｂで構成されている。上記一方の回路ブ
ロツク６２Ａは、入力基本クロツク信号φと前記
一方の出力端子５６から出力される一方のクロツ
ク信号φ2とから前記２相の制御パルスp1，φo1を
発生する。また他方の回路ブロツク６２Ｂは、入
力基本クロツク信号φと前記他方の出力端子５２
から出力される他方のクロツク信号φ1とから前
記２相の制御パルスp2，φo2を発生する。 第１４図は上記第１３図中の２つの回路ブロツ
ク６２Ａ，６２Ｂそれぞれを具体的に示す全体の
回路図である。図示するように、一方の回路ブロ
ツク６２Ａは３個のインバータ７１，７２，７
３、それぞれ１個ずつのNORゲート７４、
MANDゲート７５およびORゲート７６を備えて
いる。上記NORゲート７４の一方入力端にはイ
ンバータ７１を介して入力基本クロツク信号φが
入力される。このNORゲート７４の出力信号は
インバータ７２を介してNANDゲート７５の一
方入力端に入力される。このNANDゲート７５
からの出力信号はインバータ７３を介して上記
NORゲート７４の他方入力端に入力される。ま
たORゲート７６には上記インバータ７１からの
出力信号と前記クロツク信号φ2が入力され、こ
のORゲート７６からの出力信号は上記NANDゲ
ート７５の他方入力端に入力される。すなわち、
この回路ブロツク６２Ａでは、NORゲート７４
およびインバータ７２とからなる実質的な論理和
型のゲート回路７７（第１のゲート回路）と、
NANDゲート７５およびインバータ７３とから
なる実質的な論理積型のゲート回路７８（第２の
ゲート回路）とでフリツプフロツプ回路７９が構
成され、ゲート回路７８の前後にクロツク信号
φ，φ2を入力とするORゲート７６（第３のゲー
ト回路）が設けられている。 他方の回路ブロツク６２Ｂは、一方の回路ブロ
ツク６２Ａ内に設けられているインバータ７２，
７３、NORゲート７４、NANDゲート７５、
ORゲート７６それぞれに対応したインバータ８
２，８３、NORゲート８４、NANDゲート８
５、ORゲート８６それぞれを備えている。この
回路ブロツク６２Ｂでも上記回路ブロツク６２Ａ
と同様に、NORゲート８４およびインバータ８
２とからなる実質的な論理和型のゲート回路８７
（第１のゲート回路）と、NANDゲート８５およ
びインバータ８３とからなる実質的な論理積型の
ゲート回路８８（第２のゲート回路）とでフリツ
プフロツプ回路７９が構成され、ゲート回路８８
の前後にクロツク信号φ，φ1を入力とするORゲ
ート８６（第３のゲート回路）が設けられてい
る。 そして上記一方の回路ブロツク６２Ａ内のイン
バータ７２，７３それぞれの出力信号が前記制御
パルスp1，φo1として出力され、他方の回路ブロ
ツク６２Ｂ内のインバータ８２，８３それぞれの
出力信号が前記制御パルスp2，φo2として出力さ
れる。 次に第１４図のように構成された回路の動作を
第１５図のタイミングチヤートを用いて説明す
る。まず始めに制御パルスp1，φo1がともに
“０”レベルがありかつ制御パルスp2，φp2がと
もに“１”レベルであるとする。このとき
MOSFET５３はオン、MOSFET５５はオフさ
れ、出力端子５２における信号φ1は“１”レベ
ルに設定される。同様にMOSFET５７はオフ、
MOSFET５８はオフされ、出力端子５６におけ
る信号φ2は“０”レベルに設定される。さらに
このとき、回路ブロツク６２Ｂ内のNANDゲー
ト８５には“１”レベルとなつている制御パルス
φp2が入力し、かつORゲート８６を介して、“１”
レベルとなつている信号φ1が入力しているので
その出力信号は“０”レベルのまま固定される。
しかも回路ブロツク６２Ｂ内のNORゲート８４
には“１”レベルとなつている制御パルスφo2が
入力しているので、信号φにかかわらずこの
NORゲート８４の出力信号も“０”レベルのま
ま固定される。すなわち、信号φ1が“１”レベ
ルの期間では、回路ブロツク６２Ｂの動作は信号
φのレベル変化にかかわらず固定され制御パルス
φp2，φo2はそれぞれ“１”レベルのまま固定され
る。したがつて信号φ2は“０”レベルのままで
ある。 次にφ1＝“１”レベル、φ2＝“０”レベルのと
きに入力基本クロツク信号φが“１”レベルから
“０”レベルに変化する。これにより回路ブロツ
ク６２Ａ内においてインバータ７１の出力信号が
“０”レベルから“１”レベルに変化する。さら
に続いてNORゲート７４の出力信号が“１”レ
ベルから“０”レベルに変化し、この後、インバ
ータ７２の出力信号も反転して制御パルスp1が
“０”レベルから“１”レベルに変わる。すると
いままでオンされていたMOSFET５３がオフさ
れる。制御パルスp1が“１”レベルに変化した
ときまでにORゲート７６の出力信号はすでにク
ロツク信号φによつて“１”レベルにされている
ので、制御パルスp1の変化の後にNANDゲート
７５の出力信号が“１”レベルから“０”レベル
に変化し、この後、インバータ７３の出力信号も
反転して制御パルスφo1が“０”レベルから“１”
レベルに変わる。するといままでオフされていた
MOSFET５５がオンされ、信号φ1が“０”レベ
ルに設定される。ここで入力基本クロツク信号φ
のレベル変化に応動した第１の回路ブロツク６２
Ａからの制御パルスp1，φo1により、クロツク信
号φ1は“１”レベルから“０”レベルに変化さ
れるものであるが、制御パルスp1が“０”レベ
ルから“１”レベルに変化されてMOSFET５３
がオンするとき、制御パルスφo1は“０”レベル
に保たれておりMOSFET５５はオフしている。
そして制御パルスp1の変化がNANDゲート７５
およびインバータ７３からなるゲート回路７８を
通して伝達されることによつて始めてMOSFET
５５がオンされる。このために、MOSFET５
３，５５がオン・オフそれぞれの状態からオフ・
オンそれぞれの状態に移る際には、ゲート回路７
８による信号遅延時間に相当する期間だけ、とも
にオフの状態を経て移り、MOSFET５３，５５
における貫通電流は発生しない。 次に信号φ1が“０”レベルになると、第２の
回路ブロツク６２Ｂ内のORゲート８６の出力信
号が“１”レベルから“０”レベルに反転する。
するとこれに続いてNANDゲート８５の出力信
号が“０”レベルから“１”レベルに変化し、さ
らにこれに続いてインバータ８３の出力信号が反
転して制御パルスφo2が“１”レベルから“０”
レベルに変化する。するといままでオンされてい
たMOSFET５８がオフされる。制御パルスφo2が
“０”レベルに変化した後にNORゲート８４の出
力信号が“０”レベルから“１”レベルに変化
し、さらにこの後、インバータ８２の出力信号も
反転して制御パルスp2が“１”レベルから“０”
レベルに変わる。これにより、いままでオフされ
ていたMOSFET５７がオンされて、信号φ2が
“１”レベルに設定される。このように第２の回
路ブロツク６２Ｂから出力されるクロツク信号
φ2は、第１の回路ブロツク６２Ａから出力され
るクロツク信号φ1が“１”レベルから“０”レ
ベルに変化した後に“０”レベルから“１”レベ
ルに変化される。そしてこのクロツク信号φ2が
“０”レベルから“１”レベルに変化するとき、
すなわちMOSFET５７，５８がオフ・オンそれ
ぞれの状態からオン・オフそれぞれの状態に移る
ときには、上記と同様に制御パルスφo2の変化が
ゲート回路８７による信号遅延時間に相当する期
間だけMOSFET５７，５８はともにオフ状態を
経て移る。したがつて、クロツク信号φ2のレベ
ル変化時にも、MOSFET５７，５８における貫
通電流は発生しない。 クロツク信号φ2が“１”レベルになるとこの
期間では、上記と同じ理由によつて第１の回路ブ
ロツク６２Ａの動作は信号φのレベル変化にかか
わらず固定され、制御パルスp1，φo1はそれぞれ
“１”レベルのまま固定される。したがつて信号
φ1は“０”レベルのままである。 次にφ1＝“０”レベル、φ2＝“１”レベルのと
きに入力基本クロツク信号φが“０”レベルから
“１”レベルに変化する。これにより第２の回路
ブロツク６２Ｂ内においてNORゲート８４の出
力信号が“１”レベルから“０”レベルに変化
し、続いてインバータ８２の出力信号が反転して
制御パルスp2が“０”レベルから“１”レベル
に変わる。するとMOSFET５７がまずオフされ
る。この制御パルスp2が“１”レベルに変わる
ときまでにORゲート８６の出力信号はすでにク
ロツク信号φによつて“１”レベルにされている
ので、制御パルスp2が変化した後にNANDゲー
ト８５の出力信号が“１”レベルから“０”レベ
ルに変化し、この後、インバータ８３の出力信号
も反転して制御パルスφo2が“０”レベルから
“１”レベルに変わる。するといままでオフされ
ていたMOSFET５８がオンされ、信号φ2が
“１”レベルから“０”レベルに反転される。こ
こで、入力基本クロツク信号φのレベル変化に応
動した第２の回路ブロツク６２Ｂからの制御パル
スp2，φo2により、クロツク信号φ2は“１”レベ
ルから“０”レベルに変化されるものであるが、
MOSFET５７，５８がオン・オフそれぞれの状
態からオフ・オンそれぞれの状態に移る際には、
ゲート回路８８による信号遅延時間に相当する期
間だけ、ともにオフの状態を経て移るために、こ
の場合にもMOSFET５７，５８における貫通電
流は発生しない。 次に信号インバータφ2が“０”レベルになる
と、第１の回路ブロツク６２Ａ内のORゲート７
６の出力信号が“１”レベルから“０”レベルに
反転する。するとこれに続いてNANDゲート７
５の出力信号が“０”レベルから“１”レベルに
変化し、さらにこれに続いてインバータ７３の出
力信号が反転して制御パルスφo1が“１”レベル
から“０”レベルに変化する。するといままでオ
ンされていたMOSFET５５がオフされる。制御
パルスφo1が“０”レベルに変化した後にNORゲ
ート７４の出力信号が“０”レベルから“１”レ
ベルに変化し、さらにこの後、インバータ７２の
出力信号も反転して制御パルスp1が“１”レベ
ルから“０”レベルに変わる。これにより、いま
までオフされていたMOSFET５３がオンされ
て、信号φ1が“１”レベルに設定される。この
ように第１の回路ブロツク６２Ａから出力される
クロツク信号φ1は、第２の回路ブロツク６２Ｂ
から出力されるクロツク信号φ2が“１”レベル
から“０”レベルに変化した後に“０”レベルか
ら“１”レベルに変化される。そしてこのクロツ
ク信号φ1が“０”レベルから“１”レベルに変
化するとき、すなわちMOSFET５３，５５がオ
フ・オンそれぞれの状態からオン・オフのそれぞ
れの状態に移るときには、上記と同様に制御パル
スφo1の変化がゲート回路７７による信号遅延時
間に相当する期間だけMOSFET５３，５５はと
もにオフの状態を経て移る。したがつて、クロツ
ク信号φ1の“０”レベルから“１”レベルのレ
ベル変化時にも、MOSFET５３，５５における
貫通電流は発生しない。 クロツク信号φ1が“１”レベルになるとこの
期間では、上記と同じ理由によつて第２の回路ブ
ロツク６２Ｂの動作は信号φのレベル変化にかか
わらず固定され、制御パルスp2，φo2はそれぞれ
“１”レベルのまま固定される。したがつて信号
φ2は“０”レベルのままである。そしてこれ以
降は上記と同様の動作が繰り返し行なわれる。 このようにこの実施例回路によれば、第１５図
に示すように“１”レベル期間が互いに重なり合
わない２相のクロツク信号φ1，φ2を得ることが
できる。しかも信号φ1，φ2それぞれを出力する
ためのMOSFET５３と５５および５７と５８と
はそれぞれ同時にオンされることがないので、端
子５１と５４との間に直列挿入されたMOSFET
５３，５５およびMOSFET５７，５８それぞれ
において貫通電流を発生せず、消費電力を少なく
することができる。またクロツク信号φ1，φ2が
それぞれ“１”レベルとなつている期間相互の間
の期間は、ゲート回路７７と７８における信号遅
延時間の和あるいはゲート回路８８と７８におけ
る信号遅延時間の和に相当する期間に自動的に設
定される。このために特別な遅延回路を設けるこ
となしに、しかも回路設計上の困難性を伴なわず
に、上記クロツク信号φ1，φ2を用いる回路にお
いて前記レーシングおよびプリチヤージとデイス
チヤージの干渉によるそれぞれの誤動作が発生し
ない安全な長さのしかも最小値に上記期間を設定
することができる。さらに制御パルスp1とφo1、
φp2とφo2それぞれとの間では、ゲート回路７７，
７８，８７，８８によつて必らずともに能動レベ
ルとならない期間が作られるために、MOSFET
５３，５５およびMOSFET５７，５８それぞれ
で貫通電流は発生せず、ここでの消費電力が最小
の状態でそれぞれのMOSFETの電流駆動能力を
高めることができる。これによつて出力端子５
２，５６それぞれに接続される負荷容量を急速に
充放電することができ、これによつて消費電力を
増加させることなしに高集積化と高速動作性とを
可能ならしめるものである。 なお、第１４図回路の動作を示す第１５図のタ
イミングチヤートは、前記第１１図に示すタイミ
ングチヤートと同じであることがわかる。 また第１４図回路と従来回路たとえば第７図回
路とをそれぞれ集積化した場合のチツプサイズを
比較した場合、第１４図回路の方が一見素子数が
多いようにみえる。ところがパターン面積は配線
を考えても同等にでき、回路は対称性を持つた
め、チツプサイズはほぼ従来と同等にすることが
できる。 第１６図および第１７図はそれぞれ、第１３図
中の４相信号発生回路６２の他の例を示す回路図
であり、このような回路をそれぞれ用いることも
できる。 第１６図に示す４相信号発生回路６２は２つの
回路ブロツク６２Ｃ，６２Ｄで構成されている。
一方の回路ブロツク６２Ｃは、NORゲート９４
およびインバータ９２とからなる実質的な論理和
型のゲート回路９７と、NANDゲート９５およ
びインバータ９３とからなる実質的な論理積型の
ゲート回路９８とで構成されたフリツプフロツプ
回路９９、上記ゲート回路９７の前段に設けられ
る、クロツク信号φおよび2を入力するANDゲ
ート９６を備えている。他方の回路ブロツク６２
Ｄは、NORゲート１０４およびインバータ１０
２とからなる実質的な論理和型のゲート回路１０
７と、NANDゲート１０５およびインバータ１
０３とからなる実質的な論理積型のゲート回路１
０８とで構成されたフリツプフロツプ回路１０
９、入力基本クロツク信号φを反転するインバー
タ１０１および上記ゲート回路１０７の前段に設
けられ上記インバータ１０１からの出力信号と、
φ1を入力とするANDゲート１０６とを備えてい
る。すなわち、この第１、第２の回路ブロツク６
２Ｃ，６２Ｄでは、前記制御パルスp1，φo1，
φp2，φo2の代りにこれらと逆相のパルスφp1，
φo1，φp2，o2が出力されるため、第１４図の場
合とは異なり信号φ2，φ1それぞれと逆相の信号
φ2，1が前記出力端子５２，５６で得られ、こ
の両信号が第１，第２の回路ブロツク６２Ｃ，６
２Ｄに制御信号として入力される。 第１７図に示す４相信号発生回路６２も２つの
回路ブロツク６２Ｅ，６２Ｆで構成されている。
一方の回路ブロツク６２Ｅは、NORゲート１１
４およびインバータ１１２とからなる実質的な論
理和型のゲート回路１１７と、NANDゲート１
１５およびインバータ１１３とからなる実質的な
論理積型のゲート回路１１８とで構成されたフリ
ツプフロツプ回路１１９、信号φ2を反転するイ
ンバータ１１１および上記ゲート回路１１７の前
段に設けられ上記インバータ１１１からの出力信
号2と信号φとを入力するANDゲート１１６を
備えている。他方の回路ブロツク６２Ｆは、
NORゲート１２４およびインバータ１２２とか
らなる実質的な論理和型のゲート回路１２７と、
NANDゲート１２５およびインバータ１２３と
からなる実質的な論理積型のゲート回路１２８と
で構成されたフリツプフロツプ回路１２９、信号
φ1を反転するインバータ１２１および上記ゲー
ト回路１２８の前段に設けられ上記インバータ１
２１からの出力信号φ1と信号φとを入力するOR
ゲート１２６を備えている。すなわち、この第１
７図回路において第１の回路ブロツク６２Ｅから
は前記制御パルスp1，φo1の代りにこれらと逆相
のパルスφp1，o1が出力されるため、第１４図の
場合とは異なり信号φ1と逆相の1が前記出力端
子５２で得られ、この信号1が第２の回路ブロ
ツク６２Ｆに制御信号として入力される。 そして上記第１６図および第１７図に示すよう
な構成の４相信号発生回路６２を用いても、上記
と同様な効果を得ることができる。 〔発明の効果〕 以上説明したようにこの発明によれば、消費電
力が少なくかつ高速動作および高集積化に適し、
しかも回路設計の困難さを伴なわずに２相同期信
号の能動期間相互の間の期間を安全な長さの最小
に設定し得る２相同期信号発生回路を提供するこ
とができる。
第１図は従来回路の回路図、第２図は第１図回
路のタイミングチヤート、第３図は従来回路の回
路図、第４図は第３図回路のタイミングチヤー
ト、第５図は従来回路の回路図、第６図は第５図
回路のタイミングチヤート、第７図および第８図
はそれぞれ従来回路の回路図、第９図は上記第８
図回路のタイミングチヤート、第１０図はこの発
明の一実施例の構成を示す回路図、第１１図は第
１０図回路のタイミングチヤート、第１２図はこ
の発明の他の実施例の構成を示す回路図、第１３
図は第１２図中の一部分が具体化された回路図、
第１４図は第１３図中の一部分を詳細に示した回
路図、第１５図は第１４図回路のタイミングチヤ
ート、第１６および第１７図はそれぞれ第１３図
中の一部回路の他の例を示す回路図である。 ５３，５７…ＰチヤネルのMOSFET、５５，
５８…ＮチヤネルのMOSFET、６１，６２…４
相信号発生回路、６２Ａ，６２Ｂ，６２Ｃ，６２
Ｄ，６２Ｅ，６２Ｆ…回路ブロツク。
路のタイミングチヤート、第３図は従来回路の回
路図、第４図は第３図回路のタイミングチヤー
ト、第５図は従来回路の回路図、第６図は第５図
回路のタイミングチヤート、第７図および第８図
はそれぞれ従来回路の回路図、第９図は上記第８
図回路のタイミングチヤート、第１０図はこの発
明の一実施例の構成を示す回路図、第１１図は第
１０図回路のタイミングチヤート、第１２図はこ
の発明の他の実施例の構成を示す回路図、第１３
図は第１２図中の一部分が具体化された回路図、
第１４図は第１３図中の一部分を詳細に示した回
路図、第１５図は第１４図回路のタイミングチヤ
ート、第１６および第１７図はそれぞれ第１３図
中の一部回路の他の例を示す回路図である。 ５３，５７…ＰチヤネルのMOSFET、５５，
５８…ＮチヤネルのMOSFET、６１，６２…４
相信号発生回路、６２Ａ，６２Ｂ，６２Ｃ，６２
Ｄ，６２Ｅ，６２Ｆ…回路ブロツク。
Claims (1)
- 【特許請求の範囲】 １ 第１電位が供給される第１の端と、第２電位
が供給される第２の端子と、２相同期信号のうち
の一方が出力される第３の端子と、２相同期信号
のうちの他方が出力される第４の端子と、上記第
１の端子と第３の端子との間に挿入される一方チ
ヤネルの第１のMOSFETと、上記第３の端子と
第２の端子との間に挿入される他方チヤネルの第
２のMOSFETと、上記第１の端子と第４の端子
との間に挿入される一方チヤネルの第３の
MOSFETと、上記第４の端子と第２の端子との
間に挿入される第４のMOSFETと、１つの同期
信号が入力され上記第１ないし第４のMOSFET
の各ゲートに供給される第１ないし第４の４相の
制御信号を発生する４相信号発生手段とを具備
し、上記第１のMOSFETをオンさせるような第
１の制御信号の一方レベルの期間が第２の
MOSFETをオンさせるような第２の制御信号の
一方レベルの期間とは重ならず、かつ第３の
MOSFETをオンさせるような第３の制御信号の
一方レベルの期間が第４のMOSFETをオンさせ
るような第４の制御信号の一方レベルの期間とは
重ならず、上記第２の制御信号が第２の
MOSFETをオンさせるレベルに変化した後に上
記第３の制御信号が第３のMOSFETをオンさせ
るレベルに変化し、かつ第４の制御信号が第４の
MOSFETをオンさせるレベルに変化した後に上
記第１の制御信号が第１のMOSFETをオンさせ
るレベルに変化するように構成したことを特徴と
する２相同期信号発生回路。 ２ 第１電位が供給される第１の端子と、第２電
位が供給される第２の端子と、２相同期信号のう
ちの一方が出力される第３の端子と、２相同期信
号のうちの他方が出力される第４の端子と、上記
第１の端子と第３の端子との間に挿入される一方
チヤネルの第１のMOSFETと、上記第３の端子
と第２の端子との間に挿入される他方チヤネルの
第２のMOSFETと、上記第１の端子と第４の端
子との間に挿入される一方チヤネルの第３の
MOSFETと、上記第４の端子と第２の端子との
間に挿入される第４のMOSFETと、１つの同期
信号および上記第３と第４の端子から出力される
２相同期信号から上記第１ないし第４の
MOSFETの各ゲートに供給される第１ないし第
４の４相の制御信号を発生する４相信号発生手段
とを具備し、上記第１のMOSFETをオンさせる
ような第１の制御信号の一方レベルの期間が第２
のMOSFETをオンさせるような第２の制御信号
の一方レベルの期間とは重ならず、かつ第３の
MOSFETをオンさせるような第３の制御信号の
一方レベルの期間が第４のMOSFETをオンさせ
るような第４の制御信号の一方レベルの期間とは
重ならず、上記第２の制御信号が第２の
MOSFETをオンさせるレベルに変化した後に上
記第３の制御信号が第３のMOSFETをオンさせ
るレベルに変化し、かつ第４の制御信号が第４の
MOSFETをオンさせるレベルに変化した後に上
記第１の制御信号が第１のMOSFETをオンさせ
るレベルに変化するように構成したことを特徴と
する２相同期信号発生回路。 ３ 前記４相信号発生手段は第１，第２の回路ブ
ロツクから構成され、第１の回路ブロツクは前記
１つの同期信号と前記第４の端子から出力される
２相同期信号のうちの一方とから前記第１，第２
の制御信号を発生し、第２の回路ブロツクは前記
１つの同期信号と前記第３の端子から出力される
２相同期信号のうちの他方とから前記第３，第４
の制御信号を発生するように構成される特許請求
の範囲第２項に記載の２相同期信号発生回路。 ４ 前記第１，第２の回路ブロツクは前記第４，
第３の端子それぞれから出力される２相同期信号
を制御信号とし、これら各制御信号が一方レベル
のときには前記１つの同期信号のレベル変化に応
動して前記第１と第２および第３と第４の
MOSFETのそれぞれ一方がオン、他方がオフの
状態からにともにオフの状態を経て一方がオフ、
他方がオンの状態となるように前記第１ないし第
４の制御信号のレベル設定を行ない、上記２相同
期の各制御信号が他方レベルのときには前記１つ
の同期信号のレベル変化にかかわらず前記第１と
第２および第３と第４のMOSFETのうちそれぞ
れいずれか一方のMOSFETをオフ状態のまま固
定するように前記第１ないし第４の制御信号のレ
ベル設定を行なうように構成される特許請求の範
囲第３項に記載の２相同期信号発生回路。 ５ 前記第１，第２の回路ブロツクのそれぞれ
は、２入力論理和型の第１のゲート回路と２入力
論理積型の第２のゲート回路とからなるフリツプ
フロツプ回路と、上記第１あるいは第２のゲート
回路の前段に設けられる２入力論理積型あるいは
２入力論理和型の第３のゲート回路とを備え、上
記第３のゲート回路には前記制御信号としての２
相同期信号のいずれか一方と前記１つの同期信号
とを入力し、上記フリツプフロツプ回路には上記
第３のゲート回路の出力信号と前記１つの同期信
号とを入力するようにした特許請求の範囲第４項
に記載の２相同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049927A JPS59175214A (ja) | 1983-03-25 | 1983-03-25 | ２相同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049927A JPS59175214A (ja) | 1983-03-25 | 1983-03-25 | ２相同期信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175214A JPS59175214A (ja) | 1984-10-04 |
| JPH0212412B2 true JPH0212412B2 (ja) | 1990-03-20 |
Family
ID=12844645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049927A Granted JPS59175214A (ja) | 1983-03-25 | 1983-03-25 | ２相同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175214A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4509737B2 (ja) * | 2004-10-28 | 2010-07-21 | 株式会社東芝 | 差動信号生成回路および差動信号送信回路 |
| JP4877334B2 (ja) * | 2009-02-02 | 2012-02-15 | 凸版印刷株式会社 | チャージポンプ回路 |
| JP4877333B2 (ja) * | 2009-02-02 | 2012-02-15 | 凸版印刷株式会社 | チャージポンプ回路 |
| JP4877332B2 (ja) * | 2009-02-02 | 2012-02-15 | 凸版印刷株式会社 | パルス昇圧回路 |
-
1983
- 1983-03-25 JP JP58049927A patent/JPS59175214A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59175214A (ja) | 1984-10-04 |
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