JP4877333B2 - チャージポンプ回路 - Google Patents

Description

この発明は、直流低電圧を昇圧して直流高電圧を生成するチャージポンプ回路に関する。

近年のＬＳＩ（大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は１電源で、ＬＳＩ内部において多電源を生成することが要求される。

ＬＳＩ内部において、外部から供給される電源電圧Ｖccより高い電圧を生成する回路として、チャージポンプ回路が用いられる。図９は、従来のチャージポンプ回路の構成を示す回路図である。この図において、符号２０１は波高値Ｖccでデューティ５０％の周期パルスが供給される入力端子、２０２は電源電圧Ｖccが加えられる端子、２０３〜２０７はダイオード、２１１〜２１４はコンデンサ、２２０はインバータ、２３０は出力端子である。

このような構成において、入力端子２０１が電圧０（接地電位）の時はダイオード２０３を介してコンデンサ２１１が電圧Ｖccに充電される。次に、入力端子２０１が電圧Ｖccになると、コンデンサ２１１の一端（ダイオード２０４のアノード側）が２Ｖccとなり、また、インバータ２２０の出力が電圧０となる。これにより、コンデンサ２１２が電圧２Ｖccに充電される。次に、入力端子２０１が再び電圧０、インバータ２２０の出力が電圧Ｖccになると、コンデンサ２１２の一端が電圧３Ｖccとなり、コンデンサ２１３がこの電圧３Ｖccに充電される。次に、入力端子２０１が電圧Ｖcc、インバータ２２０の出力が電圧０になると、コンデンサ２１３の一端が電圧４Ｖccとなり、コンデンサ２１４がこの電圧４Ｖccに充電される。次に、入力端子２０１が電圧０、インバータ２２０の出力が電圧Ｖccになると、コンデンサ２１４の一端が電圧５Ｖccとなる。この電圧５Ｖccがダイオード２０７を介して出力端子２３０へ出力される。なお、この出力電圧は、正確にはダイオード２０３〜２０７の順降下電圧を引いた電圧となる。
なお、従来の技術として特許文献１に記載されるものが知られている。

特開２００２−２０８２９０号公報

ところで、近年、例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も例えば１Ｖ（ボルト）とかなり低くなってきている。このため、上述したチャージポンプ回路によって、１Ｖの電源電圧を例えば１０Ｖまで昇圧しようとすると、図９における１個のコンデンサおよび１個のダイオードからなるブロックが１０個またはそれ以上必要となる。しかし、特に、コンデンサはＬＳＩ内部において大きい面積を必要とし、このため、ＬＳＩ内に多くのコンデンサを作成することは、他の回路を作成する面積が少なくなって極めて好ましくない。
本発明は上記事情を考慮してなされたもので、その目的は、コンデンサの面積を従来のものより少なくすることができるチャージポンプ回路を提供することにある。

この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、順方向に直列接続され、第１のダイオード素子が電源端子に接続された第１〜第ｎ（ｎは正の整数）のダイオード素子と、前記第１〜第ｎのダイオード素子と対応して設けられ、周期パルスを昇圧して出力する第１〜第ｎのパルス昇圧回路と、前記各パルス昇圧回路の出力端と前記各ダイオード素子の接続点間に介挿されたｎ個のコンデンサと、入力端子に得られる周期パルスを前記第１、第３・・・のパルス昇圧回路へ供給すると共に、該周期パルスを反転して前記第２、第４・・・のパルス昇圧回路へ供給する回路とを具備することを特徴とするチャージポンプ回路である。

請求項２に記載の発明は、順方向に直列接続され、第１のダイオード素子が電源端子に接続された第１〜第ｎ（ｎは正の整数）のダイオード素子と、前記第１〜第ｎのダイオード素子と対応して設けられ、周期パルスを昇圧して出力する第１〜第ｎのパルス昇圧回路と、前記各パルス昇圧回路の出力端と前記各ダイオード素子の接続点間に介挿された第１〜第ｎのコンデンサと、入力端子に得られる周期パルスを前記第１、第３・・・のパルス昇圧回路へ供給すると共に、前記周期パルスを反転して前記第２、第４・・・のパルス昇圧回路へ供給する第１の回路と、順方向に直列接続され、第（ｎ＋１）のダイオード素子が前記第ｎのダイオード素子に接続された第（ｎ＋１）〜第ｍ（ｍはｎより大きい正の整数）のダイオード素子と、前記第（ｎ＋１）〜第ｍの各ダイオード素子の接続点に一端が接続された第（ｎ＋１）〜第ｍのコンデンサと、入力端子に得られる周期パルスまたは該周期パルスを反転した反転周期パルスを前記第（ｎ＋１）、第（ｎ＋３）・・・のコンデンサの他端へ供給すると共に、前記反転周期パルスまたは入力端子に得られる周期パルスを前記第（ｍ＋２）、第（ｍ＋４）・・・のコンデンサの他端へ供給する第２の回路とを具備することを特徴とするチャージポンプ回路である。

請求項３に記載の発明は、請求項１または請求項２に記載のチャージポンプ回路において、前記パルス昇圧回路は、入力される周期パルスが第１のレベルの時、コンデンサを充電する充電回路と、第１、第２のレベルを繰り返す入力端子の周期パルスの変化に応じて、前記第１のレベルと、前記コンデンサの充電電圧に電源電圧を加算した電圧とを交互に出力端子へ出力するスイッチング回路とを具備することを特徴とする。

請求項４に記載の発明は、請求項３に記載のチャージポンプ回路において、前記スイッチング回路は直列接続された導電型が異なる第１、第２の増幅素子からなることを特徴とする。
請求項５に記載の発明は、請求項４に記載のチャージポンプ回路において、前記第１、第２のレベルを繰り返す第１の周期パルスと、前記第１の周期パルスの立ち上がりより微少時間早く立ち上がり、前記第１の周期パルスの立ち下がりより微少時間遅く立ち下がる第２の周期パルスを出力するパルス発生回路を設け、前記第１、第２の増幅素子を各々前記第１、第２の周期パルスによって駆動することを特徴とする。

以上説明したように、この発明によれば、コンデンサの面積を従来のものより少なくすることができる効果がある。

この発明の第１の実施形態によるチャージポンプ回路の構成を示すブロック図である。 この発明の第２の実施形態によるチャージポンプ回路の構成を示すブロック図である。 図１におけるパルス昇圧回路１０２の第１の構成例を示す回路図である。 図１におけるパルス昇圧回路１０２の第２の構成例を示す回路図である。 図１におけるパルス昇圧回路１０２の第３の構成例を示す回路図である。 図５におけるパルス発生回路２０の動作を説明するためのタイミング図である。 図５におけるパルス発生回路２０の具体例を示す回路図である。 図１におけるパルス昇圧回路１０２の第４の構成例を示す回路図である。 従来のチャージポンプ回路の構成例を示す回路図である。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるチャージポンプ回路の構成を示す回路図である。この図において、符号１０１は、波高値Ｖcc（電源電圧）、デューティ比５０％の矩形状周期パルスが印加される入力端子であり、パルス昇圧回路１０２の入力端子に接続されると共に、インバータ１０３を介してパルス昇圧回路１０４の入力端子に接続されている。パルス昇圧回路１０２、１０４は同一の回路であり、入力される周期パルスを波高値２Ｖccまで昇圧して出力する。すなわち、パルス昇圧回路１０２は入力端子１０１へ供給される周期パルスと同相で波高値が２Ｖccの周期パルスを出力し、パルス昇圧回路１０４は入力端子１０１へ供給される周期パルスと位相が逆相で波高値が２Ｖccの周期パルスを出力する。

図３はパルス昇圧回路１０２（１０４）の具体的構成を示す回路図である。この図において、符号ＩＮは、波高値Ｖcc、デューティ比５０％の矩形状の周期パルスが入力される入力端子であり、この入力端子ＩＮに入力された周期パルスはインバータ８によって反転され、ＦＥＴ（電界効果トランジスタ）３のゲートへ供給される。ＦＥＴ３は、ＮチャネルＦＥＴであり、そのドレインが電源電圧Ｖccに接続され、ソースがコンデンサ４を介して入力端子ＩＮに接続されると共に、ＦＥＴ５のゲートに接続される。ＦＥＴ５はＮチャネルＦＥＴであり、そのドレインが電源電圧Ｖccに接続され、ソースがコンデンサ６の一端およびＦＥＴ７のソースに接続されている。インバータ８は、入力端子ＩＮの周期パルスを反転し、コンデンサ６の他端へ出力する。ＦＥＴ７およびＦＥＴ９はそれぞれＰチャネルおよびＮチャネルＦＥＴであり、これらのＦＥＴ７，９の各ゲートおよびドレインが共通接続され、これによってインバータが構成されている。そして、ＦＥＴ７，９のゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続され、また、ＦＥＴ９のソースが接地されている。

このような構成において、入力端子ＩＮの電圧が”Ｈ”（ハイレベル＝Ｖcc）の時は、インバータ８の出力が”Ｌ”（ロー＝接地電位）となり、ＦＥＴ３がオフとなる。またこの時、入力端子ＩＮの”Ｈ”がコンデンサ４を介してＦＥＴ５のゲートへ供給され、ＦＥＴ５がオンとなる。ここで、後に示すように、接続点Ａは予めＶcc−Ｖth（ＶthはＦＥＴ３のしきい値）に充電されているため、接続点Ｂは２Ｖcc−Ｖthとなり、Ｖccより高い電圧となるので、ＦＥＴが３極管動作となる。
ＦＥＴ５がオンとなると、このＦＥＴ５を介してコンデンサ６に電圧Ｖccが充電される。また、この時点において、ＦＥＴ７，９の各ゲートへは”Ｈ”が加えられ、これにより、ＦＥＴ９がオン、ＦＥＴ７がオフとなり、出力端子ＯＵＴが接地電位となる。この時、接続点Ａの電圧は、Ｖcc-Ｖthであり、Ｖccより低い電圧にある。

次に、入力端子ＩＮが”Ｌ”になると、インバータ８の出力が”Ｈ”となり、ＦＥＴ３がオンとなる。これにより、ＦＥＴ３からコンデンサ４の充電電流が流れ、ＦＥＴ５のゲートが”Ｌ”となり、ＦＥＴ５がオフとなる。また、この時点で、コンデンサ６には電圧Ｖccが充電されていることから、インバータ８の出力が”Ｈ”になると、接続点Ｂの電圧が、２Ｖccとなる。そして、この時点でＦＥＴ７がオン、ＦＥＴ９がオフとなることから、上記の電圧２Ｖccが出力端子ＯＵＴから出力される。

次に、入力端子ＩＮが再び”Ｈ”になると、再び、出力端子ＯＵＴが接地電位となると共に、コンデンサ６の充電が行われ、入力端子ＩＮが”Ｌ”になると、出力端子ＯＵＴが電圧２Ｖccとなり、以下、この動作が繰り返される。
このように、上記実施形態のパルス昇圧回路によれば、波高値Ｖccの周期パルスを波高値２Ｖccの周期パルスに変換することができる。

次に、図１に戻ると、符号１０６、１０７は各々、一端がパルス昇圧回路１０２、１０４の各出力端に接続されたコンデンサ、１０９は電源電圧Ｖccが供給される端子である。１１０〜１１２は各々、ゲートとドレインが接続されたＮチャネルＦＥＴであり、ＦＥＴ１１０のドレインが電源端子１０９に接続され、ＦＥＴ１１０のソースとＦＥＴ１１１のドレインが共通接続されると共に、コンデンサ１０６の他端に接続され、ＦＥＴ１１１のソースとＦＥＴ１１２のドレインが共通接続されると共に、コンデンサ１０７の他端に接続され、ＦＥＴ１１２のソースが出力端子１１５に接続されている。ここで、ＦＥＴ１１０〜１１２はダイオードとして使用されている。

次に、図１に示す回路の動作を説明する。
まず、入力端子１０１が電圧０（接地電位）になると、パルス昇圧回路１０２の出力電圧が０となり、コンデンサ１０６がＦＥＴ１１０を介して電圧（Ｖcc−Ｖth）に充電される。ここで、ＶthはＦＥＴ１１０のゲート−ソース間電圧であり、約０．７Ｖである。次に、入力端子１０１が電圧Ｖccになると、パルス昇圧回路１０２の出力電圧が電圧２Ｖccとなり、この結果、点Ｃ１の電圧（ＦＥＴ１１１のドレイン電圧）が
２Ｖcc＋Ｖcc−Ｖth＝３Ｖcc−Ｖth
となる。

またこの時、インバータ１０３の電圧が０となり、パルス昇圧回路１０４の出力電圧が０となる。この結果、コンデンサ１０７に電圧（３Ｖcc−Ｖth−Ｖth）が充電される。次に、入力端子１０１が電圧０になると、インバータ１０３の出力が電圧Ｖccになり、パルス昇圧回路１０４の出力電圧が２Ｖccとなる。この結果、点Ｃ２の電圧（ＦＥＴ１１２のドレイン電圧）が
２Ｖcc＋３Ｖcc−Ｖth−Ｖth＝５Ｖcc−２Ｖth
となる。そして、この点Ｃ２の電圧がＦＥＴ１１２を通して、
５Ｖcc−２Ｖth−Ｖth＝５Ｖcc−３Ｖth
となり、出力端子１１５へ出力される。
このように、上述した第１の実施形態によれば、前述した図９の回路と近似した出力電圧を得ることができる。

ところで、図９の回路におけるコンデンサ２１１〜２１４には各々、３０００μｍ^２の面積が必要であり、したがって図９の回路をＬＳＩ内に作成するには、コンデンサのために１２０００μｍ^２の面積を必要とする。
これに対し、図３のコンデンサ４、６には各々５００μｍ^２および１０００μｍ^２の面積が必要であり、また、図１のコンデンサ１０６、１０７には各々１０００μｍ^２の面積が必要である。この結果、図１の回路をＬＳＩ内に構成するためには、５０００μｍ^２の面積でよいことになる。このように、図１の実施形態は、従来の回路に比較し、回路面積を小さくすることができる。

上述したように、図１に示す実施形態は、回路面積を小さくすることができる利点がある。しかし、この実施形態は負荷電流が従来の回路より小さい問題がある。そこで、負荷電流を従来の回路と同様にとることができ、しかも、回路面積を従来のものより小さくすることができるこの発明の第２の実施形態について説明する。

図２はこの発明の第２の実施形態の構成を示す回路図であり、この図において、図１の各部に対応する部分には同一の符号を付してある。この図に示す回路が図１に示す回路と異なる点は、入力端子１０１とＦＥＴ１１２のソースとの間に介挿されたコンデンサ１２１と、ＦＥＴ１１２と出力端子１１５との間に介挿され、そのゲートとドレインが接続されたＮチャネルＦＥＴ１２２とが設けられている点である。

このような構成によれば、入力端子１０１の電圧が０の時、点Ｃ３（ＦＥＴ１２２のドレイン）の電圧が前述したように、
５Ｖｃｃ−３Ｖｔｈ
となり、この電圧がコンデンサ１２１に充電される。そして、入力端子１０１の電圧がＶｃｃになると、点Ｃ３の電圧が、
Ｖｃｃ＋（５Ｖｃｃ−３Ｖｔｈ）＝６Ｖｃｃ−３Ｖｔｈ
となり、この点Ｃ３の電圧がＦＥＴ１２２を通して、
６Ｖｃｃ−３Ｖｔｈ−Ｖｔｈ＝６Ｖｃｃ−４Ｖｔｈ
となり、出力端子１１５へ出力される。

ここで、コンデンサ１２１を面積２０００μｍ^２によって構成すれば、図９に示す回路とほぼ同じ負荷電流をとることができることが実験によって確認された。そして、この実施形態の場合、全コンデンサの面積は７０００μｍ^２となり、図９の回路の約６割の面積で済むことになる。

なお、上記実施形態は、図１に示す第１の実施形態における点Ｃ２の後部にダイオードとして機能するＦＥＴおよびコンデンサを１組設けたものであるが、図２の点Ｃ３の後部にさらに複数のＦＥＴおよびコンデンサの組を設けてもよい。
この場合、コンデンサへ供給する周期パルスは１個おきに位相を逆転させることは勿論である。

次に、パルス昇圧回路１０２（１０４）の他の構成例を説明する。
図４は図３の構成をさらに簡略化した回路であり、この図において、入力端子ＩＮに入力される周期パルスはインバータ１１において反転され、コンデンサ１２の一端に供給される。また、ＮチャネルＦＥＴ１３のドレインは電源電圧Ｖccに接続され、ゲートがドレインと接続され、ソースがコンデンサ１２の他端およびＰチャネルＦＥＴ１４のソースに接続されている。ＦＥＴ１４およびＮチャネルＦＥＴ１５はインバータを構成しており、各ゲートの接続点に入力端子ＩＮの電圧が加えられ、各ドレインの接続点が出力端子ＯＵＴに接続されている。

このような構成において、入力端子ＩＮの電圧が”Ｈ”の時は、インバータ１１の出力が”Ｌ”となる。これにより、ＦＥＴ１３を介してコンデンサ１２に電圧（Ｖcc−Ｖth）が充電される。ここで、電圧ＶthはＦＥＴ１３のゲート−ソース間電圧であり、約０．７Ｖである。またこの時、ＦＥＴ１４がオフ、ＦＥＴ１５がオンとなり、出力端子ＯＵＴが接地電位となる。次に、入力端子ＩＮが”Ｌ”になると、インバータ１１の出力が”Ｈ”となり、この結果、ＦＥＴ１４のソース電圧が
Ｖcc＋（Ｖcc−Ｖth）＝２Ｖcc−Ｖth
となる。またこの時、ＦＥＴ１３はソース−ドレイン間が逆バイアスとなり、カットオフされる。そして、この時点でＦＥＴ１４がオン、ＦＥＴ１５がオフとなることから、上記の電圧（２Ｖcc−Ｖth）が出力端子ＯＵＴから出力される。

図５はパルス昇圧回路１０２（１０４）のさらに他の構成例を示す回路図であり、この図において図３の各部と対応する部分には同一の符号が付してある。図３の回路においては、入力端子ＩＮに１相の周期パルスが供給され、ＦＥＴ７，９のゲートへこの周期パルスが入力されるようになっている。しかし、このような構成の場合、ＦＥＴ７，９のオン／オフ切替時においてＦＥＴ７，９を貫通する貫通電流が流れる恐れがある。そこで、この回路においては、入力端子ＩＮの周期パルスに基づいて、波高値Ｖccの２相周期パルスＰ１、Ｐ２を発生するパルス発生回路２０を設けている。図６はパルス発生回路２０から出力される２相周期パルスＰ１、Ｐ２の波形図であり、この図に示すように、周期パルスＰ２が立ち上がった後、微少時間経過後に周期パルスＰ１が立ち上がり、周期パルスＰ１が立ち下がった後、微少時間後に周期パルスＰ２が立ち下がる。そして、周期パルスＰ１、Ｐ２がそれぞれがＦＥＴ９、７のゲートへ入力されるようになっている。なお、パルス発生回路２０は公知の回路であり、その一例を図７に示す。この図において、３１〜３８はインバータ、４１，４２はナンドゲートである。

また、この回路においては、図３のインバータ８に代えてＰチャネルＦＥＴ２１とＮチャネルＦＥＴ２２を設け、ＦＥＴ２１のゲートに周期パルスＰ２を加え、ソースを電源電圧Ｖccに、ドレインをＦＥＴ２２のドレインにそれぞれ接続し、また、ＦＥＴ２２のゲートに周期パルスＰ１を加え、ＦＥＴ２２のソースを接地している。そして、ＦＥＴ２１、２２の共通ドレインとＦＥＴ７のソースとの間にコンデンサ６を接続している。また、ＦＥＴ７，２１の各基板をそれぞれのソースに接続している。

このような構成によれば、周期パルスＰ１が”Ｌ”となり、ＦＥＴ９がオフとなった後、周期パルスＰ２が”Ｌ”となってＦＥＴ７がオンとなり、また、周期パルスＰ２が”Ｈ”となってＦＥＴ７がオフとなった後、周期パルスＰ１が”Ｈ”となりＦＥＴ９がオンとなる。これにより、ＦＥＴ７，９に貫通電流が流れることはない。

図８はパルス昇圧回路１０２（１０４）のさらに他の構成例を示す回路図であり、この図において、図４の各部に対応する部分には同一の符号が付してある。
この図に示すパルス昇圧回路は、図４に示す回路におけるＦＥＴ１４、１５の貫通電流を防止するための回路である。すなわち、図５と同様に、２相周期パルスを出力するパルス発生回路２０を設け、周期パルスＰ１、Ｐ２をそれぞれがＦＥＴ１５、１４のゲートへ入力している。また、図４のインバータ１１に代えてＰチャネルＦＥＴ２４とＮチャネルＦＥＴ２５を設け、ＦＥＴ２４のゲートに周期パルスＰ２を加え、ＦＥＴ２４のソースを電源電圧Ｖccに、ドレインをＦＥＴ２５のドレインにそれぞれ接続し、また、ＦＥＴ２５のゲートに周期パルスＰ１を加え、ＦＥＴ２５のソースを接地している。そして、ＦＥＴ２４、２５の共通ドレインとＦＥＴ４のソースとの間にコンデンサ１２を接続している。
そして、この回路によっても、図５の回路と同様にＦＥＴ１４、１５の貫通電流を防ぐことができる。

１０１…入力端子１０２、１０４…パルス昇圧回路１０３…インバータ１０６、１０７、１２１…コンデンサ１０９…電源端子１１０〜１１２…ＦＥＴ１１５…出力端子

Claims (4)

1. 順方向に直列接続された複数の第１のダイオード素子と、
   前記第１のダイオード素子間の第１の接続点ごとに設けられ、該第１の接続点に一端が接続される第１のコンデンサと、
   各前記第１のコンデンサごとに設けられ、該第１のコンデンサの他端に接続されるパルス昇圧回路と、
   を備え、
   前記複数のパルス昇圧回路のうち奇数番目のパルス昇圧回路は、第１の周期パルスが入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第１のコンデンサの他端に出力し、
   前記複数のパルス昇圧回路のうち偶数番目のパルス昇圧回路は、前記第１の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第１のコンデンサの他端に出力し、
   前記複数の第１のダイオード素子の直列接続におけるアノード側の終端は電源端子に接続され、
   前記複数の第１のダイオード素子の直列接続におけるカソード側の終端から昇圧された電圧が出力され、
   前記パルス昇圧回路は、
   前記入力パルスから２相周期パルスである第２の周期パルス及び第３の周期パルスを出力するパルス発生回路と、
   ソースが電源端子に接続され、ゲートに前記第３の周期パルスを入力される第１のＰチャネルＦＥＴと、
   ドレインが前記第１のＰチャネルＦＥＴのドレインに接続され、ソースが接地され、ゲートに前記第２の周期パルスを入力される第１のＮチャネルＦＥＴと、
   ドレインとゲートが電源端子に接続される第２のＮチャネルＦＥＴと、
   一端が前記第１のＰチャネルＦＥＴのドレインに接続され、他端が前記第２のＮチャネルＦＥＴのソースに接続される第２のコンデンサと、
   ソースが前記第２のコンデンサの他端に接続され、ゲートに前記第３の周期パルスを入力される第２のＰチャネルＦＥＴと、
   ドレインが前記第２のＰチャネルＦＥＴのドレインに接続され、ゲートに前記第２の周期パルスが入力され、ソースが接地される第３のＮチャネルＦＥＴと
   を有し、
   前記パルス発生回路は、
   前記第３の周期パルスがＨレベルのとき、前記第２のＮチャネルＦＥＴを介して前記第２のコンデンサを充電し、前記第３の周期パルスがＬレベルのとき、当該第２のコンデンサに充電された電圧を用いて前記第２のＰチャネルＦＥＴのソース電圧を昇圧させる際、前記第２のＰチャネルＦＥＴ及び前記第３のＮチャネルＦＥＴを同時にオンさせて前記第２のコンデンサに充電された電荷を放電させないために、前記第３の周期パルスがＬレベルの状態と前記第２の周期パルスがＨレベルである状態とを同時に生じさせないように、前記第２の周期パルスを、前記第３の周期パルスがＨレベルに立ち上がった後にＨレベルに立ち上がらせ、前記第３の周期パルスを、前記第２の周期パルスがＬレベルに立ち下がった後にＬレベルに立ち下がらせる
   ことを特徴とするチャージポンプ回路。
2. 前記複数の第１のダイオード素子の直列接続におけるカソード側の終端に、順方向に直列に接続される少なくとも１つの第２のダイオード素子と、
   前記第２のダイオード素子ごとに設けられ、該第２のダイオード素子のアノードに一端が接続される第３のコンデンサと、
   を備え、
   前記パルス昇圧回路と前記第３のコンデンサとを併せて奇数番目の前記第３のコンデンサは、他端に前記第１の周期パルスが入力され、
   前記パルス昇圧回路と前記第３のコンデンサとを併せて偶数番目の前記第３のコンデンサは、他端に前記反転周期パルスが入力され、
   前記複数の第１のダイオード素子と前記第２のダイオード素子との直列接続におけるカソード側の終端から昇圧された電圧が出力される
   ことを特徴とする請求項１に記載のチャージポンプ回路。
3. 前記第３のコンデンサの静電容量は、前記第１のコンデンサの静電容量より大きい
   ことを特徴とする請求項２に記載のチャージポンプ回路。
4. 順方向に直列接続される複数の第１のダイオード素子と、
   前記第１のダイオード素子間の第１の接続点ごとに設けられ、該第１の接続点に一端が接続される第１のコンデンサと、
   各前記第１のコンデンサごとに設けられ、該第１のコンデンサの他端に接続されるパルス昇圧回路と、
   前記複数の第１のダイオード素子の直列接続におけるカソード側の終端に、順方向に直列に接続される少なくとも１つの第２のダイオード素子と、
   前記第２のダイオード素子ごとに設けられ、該第２のダイオード素子のアノードに一端が接続され、前記第１のコンデンサより大きな静電容量を有する第３のコンデンサと、
   を備え、
   前記複数のパルス昇圧回路のうち奇数番目のパルス昇圧回路は、第１の周期パルスが入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第１のコンデンサの他端に出力し、
   前記複数のパルス昇圧回路のうち偶数番目のパルス昇圧回路は、前記第１の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第１のコンデンサの他端に出力し、
   前記複数の第１のダイオード素子の直列接続におけるアノード側の終端は電源端子に接続され、
   前記複数の第１のダイオード素子の直列接続におけるカソード側の終端から昇圧された電圧が出力され、
   前記複数のパルス昇圧回路は、それぞれ、
   前記入力パルスから２相周期パルスである第２の周期パルス及び第３の周期パルスを出力するパルス発生回路と、
   ソースが電源端子に接続され、ゲートに前記第３の周期パルスを入力される第１のＰチャネルＦＥＴと、
   ドレインが前記第１のＰチャネルＦＥＴのドレインに接続され、ソースが接地され、ゲートに前記第２の周期パルスを入力される第１のＮチャネルＦＥＴと、
   ドレインとゲートが電源端子に接続される第２のＮチャネルＦＥＴと、
   一端が前記第１のＰチャネルＦＥＴのドレインに接続され、他端が前記第２のＮチャネルＦＥＴのソースに接続される第２のコンデンサと、
   ソースが前記第２のコンデンサの他端に接続され、ゲートに前記第３の周期パルスを入力される第２のＰチャネルＦＥＴと、
   ドレインが前記第２のＰチャネルＦＥＴのドレインに接続され、ゲートに前記第２の周期パルスが入力され、ソースが接地される第３のＮチャネルＦＥＴと
   を有し、
   前記パルス発生回路は、
   前記第３の周期パルスがＨレベルのとき、前記第２のＮチャネルＦＥＴを介して前記第２のコンデンサを充電し、前記第３の周期パルスがＬレベルのとき、当該第２のコンデンサに充電された電圧を用いて前記第２のＰチャネルＦＥＴのソース電圧を昇圧させる際、前記第２のＰチャネルＦＥＴ及び前記第３のＮチャネルＦＥＴを同時にオンさせて前記第２のコンデンサに充電された電荷を放電させないために、前記第３の周期パルスがＬレベルの状態と前記第２の周期パルスがＨレベルである状態とを同時に生じさせないように、前記第２の周期パルスを、前記第３の周期パルスがＨレベルに立ち上がった後にＨレベルに立ち上がらせ、前記第３の周期パルスを、前記第２の周期パルスがＬレベルに立ち下がった後にＬレベルに立ち下がらせる
   ことを特徴とするチャージポンプ回路。

Images