KR100586750B1

KR100586750B1 - 전위 부스트 회로

Info

Publication number: KR100586750B1
Application number: KR1019990025560A
Authority: KR
Inventors: 나카노아키히로
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-07-02
Filing date: 1999-06-30
Publication date: 2006-06-08
Also published as: KR20000011355A; JP3698550B2; US6147923A; JP2000021179A

Abstract

본 발명은 보다 고속으로 승압할 수 있는 부스트 회로에 관한 것이다.

출력 배선(12)에 펌프업용 NMOS 커패시터(13) 및 PMOS 커패시터(18)가 직렬로 접속되어 있다. 중점 전위 제어 회로(20)에서는 전원 전위(VCC)가 PMOS 트랜지스터(21)를 매개로 역류 방지용 다이오드(22)의 애노드 및 전위(VM)의 노드에 접속되고, 다이오드(22)의 캐소드는 NMOS 트랜지스터(23)를 매개로 그라운드선에 접속되어 있다. PMOS 트랜지스터(21) 및 NMOS 트랜지스터(23)의 게이트에는 각각 제어 신호(*BIN) 및 제어 신호(AIN)가 공급된다. 단점 전위 제어 회로(30)는 NMOS 트랜지스터(23)의 게이트와 PMOS 커패시터(18)의 일단(VE)과의 사이에 접속되며, 직렬 접속된 인버터(31, 32)를 구비하고 있다. 어드레스 천이 검출 신호(AT)의 상승에 응답하여 제어 신호(*BIN)가 저레벨화된다.

Description

전위 부스트 회로{VOLTAGE BOOSTING CIRCUIT}

도 1은 본 발명의 부스트 회로가 적용된 반도체 메모리와 이것에 관계된 회로를 나타낸 도면.

도 2의 (a)∼(c)는 도 1 중의 부스트 회로의 동작을 나타낸 상태도.

도 3은 도 1 중의 부스트 회로의 동작을 나타낸 타임 챠트.

도 4는 도 1 중의 부스트 회로에서 출력을 개방 상태로 하여 반복해서 승압 동작을 행했을 때의 전압(VOUT)의 시뮬레이션 파형도.

도 5는 도 4 중의 부분 60의 부스트 회로의 시뮬레이션 신호 파형도.

도 6은 도 4 중의 부분 61의 부스트 회로의 시뮬레이션 신호 파형도.

도 7은 도 6 중의 파형을 분리하여 종축을 압축한 타이밍 차트.

도 8은 종래의 부스트 회로를 나타낸 도면.

도 9는 도 8의 회로의 동작을 나타낸 타임 챠트.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 메모리

10A : 부스트 회로

11, 22 : 다이오드

13 : NMOS 커패시터

18 : PMOS 커패시터

20 : 중점 전위 제어 회로

21, 51, 52 : PMOS 트랜지스터

23, 53, 54 : NMOS 트랜지스터

30 : 단점 전위 제어 회로,

43 : 제어 신호 생성 회로

본 발명은 부스트 회로 및 이것을 이용한 반도체 장치에 관한 것이다.

메모리 셀의 전송 게이트로서 NMOS 트랜지스터를 이용한 반도체 메모리에서는 긴 워드선에 게이트 전극이 접속된 이 NMOS 트랜지스터를 고속으로 온으로 하고 또한 그 저항에 의한 전압 강하를 보충하기 위해서 워드선 전위(VOUT)를 전원 전압(VCC)보다 높게 할 필요가 있다. 예를 들면, 전원 전압(VCC)이 2V인 경우, 전위(VOUT)는 4V가 된다. 이 전위(VOUT)를 생성하기 위해서 도 8에 도시한 바와 같은 부스트 회로(10)가 이용되고 있다.

이 회로에서는 전위(VCC)의 배선이 다이오드(11)를 매개로 배선(12)에 접속되어 배선(12)으로부터 전위(VOUT)가 출력된다. 전원 전압(VCC)이 3V 이상인 경우에는 1회의 펌프업 동작으로 전위(VOUT)를 용이하게 희망하는 값으로 할 수 있지만, 전원 전압(VCC)이 2V 이하인 경우에는 1회의 펌프업 동작으로는 희망하는 전위(VOUT)를 얻을 수 없고, 2회 이상의 펌프업 동작이 필요하게 된다. 그래서, 배선(12)에 펌프업용 NMOS 커패시터(13, 14)가 직렬로 접속되어 있다. 인버터(15)가 NMOS 트랜지스터(16)를 매개로 NMOS 커패시터(13)와 NMOS 커패시터(14) 사이의 전위(VM)의 노드에 접속되어 인버터(15)에 제어 신호(*BIN)가 공급된다. 여기에 "*"는 신호가 저레벨에서 액티브되는 것을 나타내고 있다. 반전 지연 회로(17)를 구성하는 직렬 접속된 인버터(17A∼17C)의 출력단이 NMOS 커패시터(14)의 일단[전위(VE)]에 접속되고, 인버터(17A)의 입력단에 제어 신호(*BIN)가 공급된다.

도 9는 도 8의 회로 동작을 나타내는 타임 챠트이다.

초기 상태에서는 제어 신호(*BIN)가 고레벨이고, 인버터(15)의 출력이 저레벨, NMOS 트랜지스터(16)가 온, 인버터(17C)의 출력이 저레벨로 되고, 전위 "VM" 및 "VE"가 0V로 되어 있다. 이 상태에서는 NMOS 커패시터(13)에 "VCC"가 인가되고 있다.

제어 신호(*BIN)가 저레벨로 천이되면 인버터(15)의 출력이 고레벨이 되고, 인버터(15)에서 NMOS 트랜지스터(16)로 전류가 흘러 전위(VM)가 상승하여 "VM" = "VCC-Vth"가 되면, NMOS 트랜지스터(16)가 오프된다. 전위(VM)의 상승에 따라 전위(VOUT)가 상승한다. NMOS 트랜지스터(16)가 오프되어 전위(VM)의 노드가 플로팅 상태로 된 후, 인버터(17C)의 출력이 고레벨로 천이하여 전위(VE)가 "VCC"까지 상승한다. 이로 인해, 전위 "VM" 및 "VOUT"가 상승한다.

특개평 58-81325호 공보에는 상기와 동일한 원리의 유사 회로가 개시되어 있다.

그러나, 전위(VM)가 "VCC-Vth"에 가까워질수록 NMOS 트랜지스터(16)의 온 저항이 커지기 때문에, 인버터(15)의 출력이 고레벨로 천이하고 나서 NMOS 트랜지스터(16)가 오프가 될 때까지의 시간이 비교적 길게 된다. NMOS 트랜지스터(16)의 오프를 기다려 전위(VE)를 상승시킬 필요가 있기 때문에, 2단계의 승압에 의한 전위(VOUT)의 상승 시간이 길어진다. 전위(VOUT)의 상승 시간은 예를 들면 20ns이다. 이 때문에, 메모리 액세스의 고속화가 저해되는 문제점이 있었다.

본 발명의 목적은 이러한 문제점에 감안하여, 보다 고속으로 승압할 수 있는 부스트 회로 및 이것을 이용한 반도체 장치를 제공하는 데에 있다.

본원의 제1 양태에 의하면, 제1 전원 전위의 도체가 상기 전원 전위측으로의 역류 방지용 스위치 소자를 매개로 제1 커패시터의 일단에 접속되고, 상기 제1 커패시터의 타단이 제2 커패시터의 일단에 접속되며, 상기 제1 커패시터의 일단으로부터 승압된 전위가 출력되는 부스트 회로에 있어서, 제1 제어 신호의 액티브화에 응답하여 상기 제1 커패시터의 타단과 상기 제1 전원 전위보다 낮은 제1 기준 전위의 도체와의 사이를 도통시키고, 제2 제어 신호의 액티브화에 응답하여 상기 제1 커패시터의 타단과 상기 제1 기준 전위보다 높은 제2 전원 전위의 도체와의 사이를 도통시키는 중점 전위 제어 회로와, 상기 제1 제어 신호의 액티브화에 응답하여 상기 제2 커패시터의 타단을 상기 제1 기준 전위보다 높은 제3 전원 전위의 도체와 도통시키고, 상기 제1 제어 신호의 인액티브화에 응답하여 상기 제1 커패시터의 타단을 플로팅 상태로 한 후에 상기 제2 커패시터의 상기 타단을 상기 제3 전원 전위보다 낮은 제2 기준 전위의 도체와 도통시키는 단점 전위 제어 회로를 포함하며, 상기 제1 제어 신호가 인액티브화된 후 상기 제2 제어 신호가 액티브화된다.

(A) 초기 상태에서는 제1 제어 신호가 액티브, 제2 제어 신호가 인액티브로 되어 있고, 제1 커패시터의 상기 타단의 전위(VM)가 제1 기준 전위, 제2 커패시터의 상기 타단의 전위(VE)가 제3 전원 전위로 되어 있다. 이 때의 제1 커패시터의 단자 사이 전압을 "VC1", 제1 커패시터의 상기 일단의 전위를 "VCC0"로 한다.

(B) 이 상태에서, 제1 제어 신호가 인액티브화되어 제1 커패시터의 타단이 플로팅 상태가 되고, 다음에 제2 커패시터의 타단이 제2 기준 전위로 저하하며, 이에 의해, 제1 커패시터의 타단의 전위가 "α·VC1"만큼 저하하여 "VCCO-VC1-α·VC1"이 되고, 제1 커패시터의 단자 사이 전압이 이 저하분만큼 상승하여 "(1+α)VC1"가 된다.

종래에는 전류를 흘려 제1 커패시터의 상기 타단의 전위(VM)를 상승시킨 후에 상기 타단을 플로팅 상태로 하고 있었지만, 본 발명에서는 상기 타단을 즉시 플로팅 상태로 한 후에 제2 커패시터의 상기 타단의 전위(VE)를 하강시키기 때문에 이 변화가 고속이 된다.

(C) 이어, 제2 제어 신호가 액티브화되고 제1 커패시터의 타단의 전위(VM)가 대략 제2 전원 전위(VCC2)까지 상승하여, 즉 대략 "VCC2-(VCCO-VC1-α·VC1)"만큼 상승하고, 이에 의해, 제1 커패시터의 일단의 전위(VOUT)가 대략 "VCC0+VCC2-(VCC0-VC1-α·VC1)" = "VCC2+(1+α)VC1"까지 상승한다.

즉, 제1 커패시터의 상기 일단의 전위(VOUT)의 1회의 승압 동작에 있어서, 상기 저하분의 전압도 가산되기 때문에 종래 2회로 나누어 행해진 승압 동작이 일시에 행해져 동작이 고속이 된다.

본원의 제2 양태에 의하면 제1 양태에 있어서, 상기 제1, 제2 및 제3 전원 전위는 동일하며 상기 제1 및 제2 기준 전위는 동일하다.

이 부스트 회로에 의하면 구성이 간단하게 된다.

본원의 제3 양태에서는 제1 양태 또는 제2 양태에 있어서, 상기 제2 커패시터는 PM0S 커패시터이다.

이 부스트 회로에 의하면, 상기 (C)의 동작에 있어서 PM0S 커패시터의 용량이 작아지기 때문에, 부하가 작아지고 PM0S 커패시터 대신에 통상의 커패시터를 이용한 경우보다 제1 커패시터의 양단의 전위 "VM" 및 "V0UT"의 상승이 고속이 된다.

제4 양태의 부스트 회로에서는 제3 양태에 있어서, 상기 제1 커패시터는 NMOS 커패시터이다.

제5 양태의 부스트 회로에서는 제1 내지 제4 양태 중의 어느 하나에 있어서, 상기 중점 전위 제어 회로는 상기 제1 커패시터의 타단과 상기 전원 전위와의 사이에 접속되고, 상기 제2 제어 신호에 의해 제어되는 제1 스위치 소자와, 상기 제1 커패시터의 타단과 상기 제1 기준 전위의 도체와의 사이에 직렬접속된 상기 제1 커패시터의 타단측으로 전류가 흐르는 것을 저지하기 위한 역류 방지용 스위치 소자 및 상기 제1 제어 신호에 의해 제어되는 제2 스위치 소자를 포함한다.

제6 양태의 부스트 회로에서는 제5 양태에 있어서, 상기 제1 스위치 소자는 PMOS 트랜지스터이며, 상기 제2 스위치 소자는 NMOS 트랜지스터이다.

제7 양태의 부스트 회로에서는 제1 내지 제6 양태 중의 어느 하나에 있어서, 상기 단점 전위 제어 회로는 인버터가 짝수단 종속 접속된 회로이다.

제8 양태의 부스트 회로에서는 제1 양태에 있어서, 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 제어 신호 생성 회로를 더 포함한다.

제9 양태의 반도체 장치에서는 제1 내지 제8 양태 중의 어느 하나의 부스트 회로를 포함하고 있다.

제10 양태의 반도체 장치에서는 제9 양태에 있어서, 상기 제1 커패시터의 일단이 스위치 소자를 통해 워드선에 접속되고, 상기 스위치 소자가 어드레스 디코더의 출력을 기초로 하여 온/오프 제어되는 메모리를 구비하고 있다.

이하, 도면에 기초하여 본 발명의 일 실시예를 설명한다.

도 1에서, 반도체 메모리(1)는 전원 전압(VCC)을 승압하여 전압(VOUT)을 생성하는 부스트 회로(10A)를 구비하고, 선택된 워드선(WL)에 전위(VOUT)를 공급하여 워드선(WL)에 접속되어 있는 도시되지 않은 메모리 셀의 전송 게이트를 온으로 한다.

상기 부스트 회로(10A)에서는 전원 전위(VCC)의 배선이 역류 방지용 다이오드(11)를 매개로 배선(12)에 접속되고, 배선(12)에 펌프업용 NMOS 커패시터(13) 및 PMOS 커패시터(18)가 직렬로 접속되어 있다. 상기 커패시터(13, 18)를 이용한 전위(VOUT)의 펌프업은 중점 전위 제어 회로(20) 및 단점 전위 제어 회로(30)에 의해 행해진다.

상기 중점 전위 제어 회로(20)는 제어 신호 "AIN" 및 "*BlN"에 응답하여 커패시터(13)와 커패시터(18) 사이의 노드 전위(VM)를 제어하기 위한 것이고, 상기 전원 전위(VCC)의 배선이 PMOS 트랜지스터(21)를 매개로 역류 방지용 다이오드(22)의 애노드 및 전위(VM)의 노드에 접속되어 있다. 상기 다이오드(22)의 캐소드는 NMOS 트랜지스터(23)를 매개로 그라운드선에 접속되어 있다. 상기 PMOS 트랜지스터(21) 및 NMOS 트랜지스터(23)의 게이트에는 각각 제어 신호(*BIN) 및 제어 신호(AIN)가 공급된다.

상기 단점 전위 제어 회로(30)는 NMOS 트랜지스터(23)의 게이트와 PMOS 커패시터(18)의 일단[전위(VE)]과의 사이에 접속되고, 직렬 접속된 인버터(31, 32)를 구비하고 있다. 상기 인버터(32)는 전원 전위(VCC)의 배선과 그라운드선과의 사이에 PMOS 트랜지스터(321)와 NMOS 트랜지스터(322)가 직렬 접속되어 있다.

상기 부스트 회로(10A) 이외는 공지의 구성이며, 클록(ø)의 상승으로 행 어드레스 레지스터(40)에 유지된 행 어드레스(AD)는 행 어드레스 디코더(41) 및 어드레스 천이 검출 회로(42)에 공급된다. 제어 신호 생성 회로(43)는 어드레스 천이 검출 회로(42)의 어드레스 천이 검출 신호(AT)에 응답하여 승압용 제어 신호 "AIN" 및 "*BIN"를 생성한다. 상기 행 어드레스 디코더(41)의 출력선의 하나가 레벨 시프트 회로(50)의 입력단에 접속되고, 상기 회로(50)의 출력단이 워드 드라이버(60)를 통해 워드선(WL)에 접속되어 있다.

상기 레벨 시프트 회로(50) 및 워드 드라이버(60)에는 전원 전위로서 "VOUT"가 공급된다. 상기 레벨 시프트 회로(50)는 크로스 결합된 PMOS 트랜지스터(51, 52), 상기 트랜지스터(51, 52)에 각각 직렬 접속된 NMOS 트랜지스터(53, 54) 및 트랜지스터(51, 52)의 게이트 전극 사이에 접속된 인버터(55)를 구비하고 있다. 상기 워드 드라이버(60)는 PMOS 트랜지스터(61)와 NMOS 트랜지스터(62)가 직렬 접속된 CMOS 인버터이다.

상기 레벨 시프트 회로(50)의 입력이 저레벨일 때에는 상기 NMOS 트랜지스터(53, 54)가 각각 오프 및 온으로 되고, 상기 트랜지스터(51, 52)가 각각 온 및 오프되며, 상기 트랜지스터(61, 62)가 각각 온 및 오프가 되기 때문에 워드선(WL)이 고레벨이 된다. 반대로, 상기 레벨 시프트 회로(50)의 입력이 고레벨일 때에는 상기 NMOS 트랜지스터"53" 및 "54"가 각각 온 및 오프로 되고, 상기 트랜지스터(51, 52)가 각각 오프 및 온이 되며, 상기 트랜지스터(61, 62)가 각각 오프 및 온으로 되기 때문에 워드선(WL)이 저레벨이 된다.

이어, 상기한 바와 같이 구성된 본 실시예의 동작을 도 3의 타임 챠트를 참조하여 설명한다.

(A) 초기 상태

초기 상태에서는 상기 어드레스 천이 검출 신호(AT)가 저레벨, 상기 제어 신호 "AIN" 및 "*BIN"가 고레벨로 되어 있다. 이에 따라, 상기 PMOS 트랜지스터(21)가 오프되고, 상기 NMOS 트랜지스터(23)가 온이 되며, 전위(VM)가 0V로 된다. 또한, 상기 인버터(31)의 출력이 저레벨, 상기 PMOS 트랜지스터(321) 및 NMOS 트랜지스터(322)가 각각 온 및 오프로 되며, 상기 전위(VE)가 "VCC"로 된다. 도 2(a)에는 이 때의 커패시터(13, 18)의 상태가 도시되어 있다. 상기 NMOS 커패시터(13) 및 PMOS 커패시터(18)는 소스·드레인 사이가 온 상태로 되어 있다. 상기 커패시터(13, 18)의 용량을 각각 용량 "C1" 및 "C2"로 하고, 상기 커패시터(13)의 VCC측의 전극(게이트 전극) 및 커패시터(18)의 전위(VE)측의 전극(소스·드레인 사이의 전극)에 축적되어 있는 전하를 각각 전하 "Q11" 및 "Q12"라고 하면, 아래의 수학식 1 및 2가 성립된다.

Q11 = C1·VCC

Q12 = C2·VCC

(B) 단점 전위(VE) 강하

클록(ø)의 상승에 동기하여 행 어드레스 레지스터(40)의 출력이 변화되면, 이것이 어드레스 천이 검출 회로(42)에서 검출되어 신호(AT)의 펄스가 생성된다. 상기 어드레스 천이 검출 신호(AT)의 상승에 응답하여 제어 신호(AIN)가 저레벨로 천이되며, 상기 NMOS 트랜지스터(23)가 오프되기 때문에 상기 전위(VM)의 노드가 플로팅 상태로 된다. 이어, 상기 PMOS 트랜지스터(321)가 오프되고, 상기 NMOS 트랜지스터(322)가 온이 되어, 상기 전위(VE)가 0V까지 강하되기 때문에, 상기 전위(VM)의 전위가 0V에서 "-α·VCC"까지 강하된다.

종래에는 전류를 흐르게 하여 상기 전위(VM)를 상승시킨 후에 전위(VM)의 노드를 플로팅 상태로 하였지만, 본 실시 형태에서는 전위(VM)의 노드를 플로팅 상태로 한 후에 전위(VE)를 하강시키기 때문에 종래보다도 변화가 고속이 된다.

상기 전위(VM)의 노드와 NMOS 트랜지스터(23)와의 사이에는 다이오드(22)가 접속되어 있기 때문에, 상기 전위(VM)가 부가 되더라도 그라운드선에서 전위(VM)의 노드로는 전류가 흐르지 않고, 상기 전위(VM)의 노드가 플로팅 상태로 유지된다. 상기 전위(VM)의 저하에 의해 전위(VOUT)가 VCC보다 저하되면, 상기 전원 전위(VCC)의 배선으로부터 다이오드(11)를 통해 배선(12)으로 전류가 흐르기 때문에, 상기 전위(VOUT)는 "VCC"까지 복귀된다. 도 2의 (b)에는 상기 전하 "Q11"가 "Q21"로 변화되고, 상기 전하 "Q12"가 "Q22"로 변화되어 전위(VM)가 안정되었을 때의 상태가 도시되어 있다. 이 때, 아래의 수학식 3 및 4가 성립된다.

Q21=C1(1+α)VCC

Q22=C2·α·VCC

여기서, 상기 전위(VM)의 노드가 플로팅 상태이기 때문에, "-Q11-Q12"="-Q21-Q22"가 성립한다. 이 조건과 상기 수학식1 내지 수학식 4에서, 아래의 수학식 5를 얻을 수 있다.

α=C2/(C1+C2)

(C) 승압

이어, 상기 어드레스 천이 검출 신호(AT)의 하강에 응답하여 제어 신호(*BIN)가 저레벨로 천이하여 상기 PMOS 트랜지스터(21)가 온이 되고, 상기 전위(VM)가 "-α·VCC"에서 "VCC" 가까이까지 상승한다. 이 때, 상기 PMOS 커패시터 (18)의 소스·드레인 사이가 오프로 되어 용량(C2)이 작아지기 때문에, 상기 PMOS 트랜지스터(21)의 드레인에 접속된 부하가 작아져, 상기 PMOS 커패시터(18) 대신에 통상의 커패시터를 이용한 경우보다도 전위(VM)의 상승이 고속이 된다. 상기 전위(VM)의 상승에 따라 전위(VOUT)가 약 "(1+α)VCC" 상승하여 "VOUT"≒"VCC(2+α)"가 된다. 도 2의 (c)에는 이 때의 상태가 도시되어 있다.

다음 어드레스 천이 검출 신호(AT)의 펄스가 생성되기 전에 초기 상태로 되돌리기 위해서, 상기 제어 신호 "AIN" 및 "*BIN"가 함께 고레벨로 복귀되고, 상기 NMOS 트랜지스터(23)가 온이 되며, 상기 PMOS 트랜지스터(21)가 오프되어, 상기 전위(VM)가 "VCC"에서 0V까지 강하된다. 상기 전위(VM)의 강하에 따라 전위(VOUT)가 "VCC"만큼 강하되기 때문에 "VOUT"≒"VCC(1+α)"가 된다. 여기서, 행 어드레스가 변화되더라도 워드선(WL)이 상기 행 어드레스 디코더(41)에서 선택되지 않으면 이와 같은 처리의 반복에 의해 전위(VOUT)가 상승한다. 따라서, 1회의 승압 동작으로 전위(VOUT)가 불충분하면 상기 반도체 메모리(1)에 전원을 투입한 후, 동작 개시까지의 사이에 있어서 상기 신호(AT)를 모의적으로 생성하여 상기 제어 신호 생성 회로(43)에 공급함으로써 전위(VOUT)를 희망하는 값으로 할 수 있다.

도 4에는 이와 같은 반복 처리에서의 전위(VOUT)의 변화의 시뮬레이션 결과가 도시되어 있다. 이 시뮬레이션에서는 "C2/C1"="4/9", 즉 "α"≒"0.3"으로 하고, "VCC"="2.0V"로 하였다. 도 4 중의 파형(60, 61)을 시간축 방향으로 확대한 상태가 각각 도 5 및 도 6에 도시되어 있다. 도 5 중의 파형을 분리하여 종축 방 향으로 압축한 상태가 도 7의 (a)∼(f)에 도시되어 있다. 이 시뮬레이션 결과는 전위(VOUT)가 종래보다도 고속으로 승압하는 것을 나타내고 있다. 상기 전위(VOUT)의 상승 시간은 조건에 따라 다르지만, 부하가 접속되어 있지 않은 경우에서, 예를 들면 종래의 20 ns(도 9 참조)에 대해 본 안에서는 10 ns(도 6 참조)로 짧다.

또한, 본 발명에는 이 밖에도 여러 가지 변형예가 포함된다.

예를 들면, 스위칭 소자로서의 다이오드(11 또는/및 22) 대신에 트랜지스터 스위치를 이용하여 역류 저지가 필요한 기간에만 이 스위치를 오프로 하는 구성이라도 좋다.

상기 PMOS 트랜지스터(21, 321) 및 NMOS 트랜지스터(23, 322)의 소스 전위를 도 1과 같이 한 경우, 구성이 가장 간단하게 되지만, 이들 소스 전위는 전위(VOUT)를 승압 가능한 것, 즉 제1 양태에 기재된 관계를 만족시키는 것이라면 충분하고, 도 1의 것에 한정되지 않는 것은 물론이다.

또, 상기 커패시터(13, 18)는 MOS 커패시터에 한정되지 않는다.

본 발명의 부스트 회로는 워드선 구동 전압 이외의 전원 전압 생성 회로로서 이용할 수 있다.

이상에서 설명한 바와 같이, 본 발명은 제1 제어 신호의 액티브화에 응답하여 상기 제1 커패시터의 타단과 상기 제1 전원 전위보다 낮은 제1 기준 전위의 도체와의 사이를 도통시키고, 제2 제어 신호의 액티브화에 응답하여 상기 제1 커패시터의 타단과 상기 제1 기준 전위보다 높은 제2 전원 전위의 도체와의 사이를 도통시키는 중점 전위 제어 회로와, 상기 제1 제어 신호의 액티브화에 응답하여 상기 제2 커패시터의 타단을 상기 제1 기준 전위보다 높은 제3 전원 전위의 도체와 도통시키고, 상기 제1 제어 신호의 인액티브화에 응답하여 상기 제1 커패시터의 타단을 플로팅 상태로 한 후에 상기 제2 커패시터의 상기 타단을 상기 제3 전원 전위보다 낮은 제2 기준 전위의 도체와 도통시키는 단점 전위 제어 회로를 포함하며, 상기 제1 제어 신호가 인액티브화된 후 상기 제2 제어 신호가 액티브화되는 전압 부스트 회로를 제시하여. 상기 제1 커패시터의 타단을 플로팅 상태로 한 후에 제2 커패시터의 상기 타단의 전위(VE)를 하강시키기 때문에 이 변화가 고속이 되는 효과가 있다. 또한, 상기 제1 커패시터의 상기 일단의 전위(VOUT)의 1회의 승압 동작에 있어서, 상기 저하분의 전압도 가산되기 때문에 종래 2회로 나누어 행해진 승압 동작이 일시에 행해져 동작이 고속이 되는 효과가 있다.

Claims

제1 전극과 제2 전극이 서로 절연되고, 이 제1 전극이 부스트된 전위 출력인제1 커패시터와,

상기 제1 전극과 제1 전원 도체 사이에 결합되어, 상기 제1 전극으로부터 상기 제1 전원 도체로 전류가 흐르는 것을 저지하는 스위칭 소자와,

제1 전극과 제2 전극이 서로 절연되고, 그 제1 전극이 상기 제1 커패시터의 제2 전극에 결합되는 제2 커패시터와,

제1 주기에서, 상기 제1 커패시터의 상기 제2 전극과 상기 제1 전원 도체의 전위보다 낮은 전위에서 제1 기준 도체사이를 도통시키고, 상기 제1 주기 후의 제2 주기에서, 상기 제1 커패시터의 상기 제2 전극과 상기 제1 기준 도체 사이를 비도통시키며, 상기 제2 주기 후의 제3 주기에서, 상기 제1 커패시터의 상기 제2 전극과 상기 제1 기준 도체의 전위보다 높은 전위에서 제2 전원 도체 사이를 도통시키는 중점 전위 제어 회로와,

상기 제1 주기에서, 상기 제2 커패시터의 제2 전극과 상기 제1 기준 도체의 전위보다 높은 전위에서 제3 전원 도체 사이를 도통시키고, 상기 제2 주기에서, 상기 제2 커패시터의 제2 전극과 상기 제3 전원 도체의 전위보다 낮은 전위에 있는 제2 기준 도체 사이틀 도통시키는 단점 전위 제어 회로를 포함하는 것을 특징으로 하는 전위 부스트 회로.
제1항에 있어서, 상기 제1, 제2 및 제3 전원 도체들은 공통 전원에 접속되어 있고, 상기 제1 및 제2 기준 도체들은 공통 접지선에 접속되어 있는 것을 특징으로 하는 전위 부스트 회로.
제1항에 있어서, 상기 제2 커패시터는 PMOS 커패시터인 것을 특징으로 하는 전위 부스트 회로.
제1항에 있어서, 상기 제1 커패시터는 NMOS 커패시터인 것을 특징으로 하는 전위 부스트 회로.
제1항에 있어서, 상기 중점 전위 제어 회로는,

상기 제1 커패시터의 제2 전극과 상기 제2 전원 도체 사이에 접속되어 있는 제1 스위칭 소자와,

상기 제1 커패시터의 제2 전극과 상기 제1 기준 도체 사이에 직렬 접속되는제2 및 제3 스위칭 소자를 포함하고,

상기 제3 스위칭 소자는 상기 제1 기준 도체로부터 상기 제1 커패시터의 제2 전극으로 전류가 흐르는 것을 저지하는 것을 특징으로 하는 전위 부스트 회로.
제5항에 있어서, 상기 제1 스위칭 소자는 PMOS 트랜지스터이며, 상기 제2 스위칭 소자는 NMOS 트랜지스터인 것을 특징으로 하는 전위 부스트 회로.
제5항에 있어서, 상기 제3 스위칭 소자는 상기 제1 커패시터의 제2 전극과 상기 제2 스위칭 소자 사이에 동작가능하게 접속된 다이오드인 것을 특징으로 하는 전위 부스트 회로.
제5항에 있어서, 상기 단점 전위 제어 회로는 인버터가 짝수단 종속 접속된 회로인 것을 특징으로 하는 전위 부스트 회로.
제8항에 있어서, 상기 제1 스위칭 소자의 제어 입력에 제1 제어 신호를 제공하고, 상기 제2 스위칭 소자의 제어 입력 및 상기 단점 전위 제어 회로의 입력에 제2 제어 신호를 제공하는 스위치 제어 회로를 더 포함하는 것을 특징으로 하는 전위 부스트 회로.
삭제