JP3102833B2 - 昇圧回路 - Google Patents
昇圧回路Info
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Description
であり、特に低電源電位で使用される昇圧回路において
有効な回路技術である。
る。この昇圧回路では、入力端子VINから入力信号を
入力するインバータ1を有している。インバター1の出
力側には、第2の昇圧用容量であるMOS容量C2の第
4の電極としてのソースとドレイン、及びインバータ2
が接続されている。MOS容量C2の正の電荷を保持す
る第3の電極としてのゲートには、第1のスイッチ手段
であるNチャネル型MOSトランジスタ(以下、NMO
Sと呼ぶ)3の制御電極としてのゲート、及び第2のス
イッチ手段であるNMOS4のソースが接続されてい
る。インバータ2の出力側には、第1の昇圧用容量であ
るMOS容量C1の第2の電極としてのソースとドレイ
ンが接続されている。正の電荷を保持するMOS容量C
1の第1の電極としてのゲートには、出力端子VOUT
及びNMOS3のソースが接続されている。NMOS3
のドレインには、電源電位VCCが接続されている。N
MOS4のゲート及びドレインには電源電位VCCが接
続され、このNMOS4がダイオード接続されている。
NAは、MOS容量C2のゲートとNMOS4のソース
を接続するノードである。
ための波形図である。以下、これらの図を参照しつつ図
5の昇圧回路の動作を説明する。初期状態において、入
力端子VINがローレベル(以下、“L”レベルと呼
ぶ)となっているため、ノードNAがMOS容量C2に
蓄積された電荷によって昇圧されVCC+Vt +α(但
し、Vt はNMOSの閾値電圧)のレベルになり、NM
OS3が導通(以下、オンと呼ぶ)し、出力端子VOU
Tは、電源電位VCCのレベルまでプリチャージされて
いる。入力端子VINが“L”レベルからハイレベル
(以下、“H”レベルと呼ぶ)に変化すると、インバー
タ2の出力は“L”レベルから“H”レベルに変化し、
MOS容量C1に蓄積された正の電荷により出力端子V
OUTは昇圧され、VCC+Vt+αのレベルに変化す
る。この時、ノードNAは、インバータ1の出力が
“H”レベルから“L”レベルに変化するため、MOS
容量C2によって引き下げられてVCC−Vt以下のレ
ベルとなり、NMOS4がオンして、ノードNAのレベ
ルはVCC−Vtレベルまでプリチャージされる。
“L”レベルに変化すると、インバータ2の出力が
“H”レベルから“L”レベルに変化し、出力端子VO
UTは、MOS容量C1によって引き下げられて電源電
位VCC以下のレベルになる。この時、ノードNAはイ
ンバータ1の出力が“L”レベルから“H”レベルに変
化するため、MOS容量C2によってVCC−Vtレベ
ルから昇圧されてVCC+Vt+αに達して、NMOS
3がオンし、出力端子VOUTは、電源電位VCCレベ
ルまでプリチャージされる。その時、NMOS4は非導
通(以下、オフと呼ぶ)になっている。この昇圧回路に
おけるNMOS4及びMOS容量C2の役割は、出力端
子VOUTがVCCレベル以下に引き下げられた時、こ
の出力端子VOUTをVCCレベルにまでプリチャージ
するために、NMOS3のゲートをVCC+Vt以上に
昇圧することにある。出力端子VOUTを電源電位VC
Cレベルにまでプリチャージしておかないと、この出力
端子VOUTの初期レベルが低いため、昇圧レベルも低
くなり希望のレベルまで達しない危険性があるからであ
る。
図5の昇圧回路では、次のような課題があった。電源電
位VCCのレベルが低くなってくると、信号振幅が小さ
くなるため、その振幅に比例してレベルが決まる昇圧レ
ベルは段々低くなってくる。そのため、図5の昇圧回路
では、電源電位VCCが低くなるとインバータ1の出力
の振幅が小さくなり、ノードNAの初期レベルがVCC
−Vtレベルからでは十分昇圧されず、希望のVCC+
Vt+αレベルにまで達しなくなってしまう。そうなる
と、出力端子VOUTの初期レベルがVCCレベルにま
でプリチャージされず、インバータ2の出力の振幅も小
さくなっているため、出力端子VOUTの昇圧レベルま
で低くなってしまうという問題点がある。この問題を解
決するために、NMOS4のゲートの電圧を制御して、
ノードNAの初期レベルをVCCレベルまでプリチャー
ジしてやればよいのであるが、NMOS4のゲートにV
CC+Vt以上のレベルが必要となるため、回路が複雑
になってしまう。図7は、そのような複雑な従来の他の
昇圧回路の構成例を示す回路図である。この昇圧回路で
は、4個のMOS容量C1〜C4を有し、これらのMO
S容量C1〜C4の各ゲートには出力端子VOUT、N
MOS4,7,8の各ゲート及びNMOS3,4,7,
8の各ソースが接続されている。このような昇圧回路で
は、MOS容量C1〜C4とNMOS3,4,7,8を
多段に設けることによって、ノードNAの初期レベルを
VCCレベルまでプリチャージしている。
に、本発明のうちの第1の発明は、昇圧回路において、
正の電荷を保持する第1の電極と、第1の入力信号が入
力される第2の電極とを備え、前記第1の電極の電位レ
ベルを昇圧させる第1の昇圧用容量と、正の電荷を保持
する第3の電極と、前記第1の入力信号の逆相の第2の
入力信号が入力される第4の電極とを備え、前記第3の
電極の電位レベルを昇圧させる第2の昇圧用容量と、前
記第2の昇圧用容量の前記第3の電極に接続された制御
電極を備え、かつ電源電位と前記第1の昇圧用容量の前
記第1の電極との間に接続され、前記第1の入力信号が
“H”レベルの時にオフ状態、“L”レベルの時にオン
状態となる第1のスイッチ手段と、前記第1の昇圧用容
量の前記第1の電極に接続された出力端子と、前記出力
端子と前記第2の昇圧用容量の前記第3の電極との間に
接続され、前記第2の入力信号が“H”レベルの時にオ
フ状態、“L”レベルの時にオン状態となる第2のスイ
ッチ手段と、前記出力端子と前記電源電位との間に接続
され、前記出力端子の前記電位レベルを所定の電位レベ
ル以下に保持するクランプ回路とを有している。
いて、前記第2のスイッチ手段はNMOSによって構成
されており、前記NMOSのゲート電極は前記NMOS
のドレイン電極に接続されている。
圧回路を構成したので、第1の入力信号が“H”レベ
ル、かつ第2の入力信号が“L”レベルの時、第1の昇
圧用容量によって出力端子からは所望の昇圧電位が出力
される一方で、第2の昇圧用容量の第3の電極における
電位が下降する。ここで、出力端子及び第2の昇圧用容
量の第3の電極は共に第2のスイッチ手段に接続されて
おり、出力端子における昇圧電位によって第2のスイッ
チ手段がオン状態となる。その結果、第2の昇圧用容量
の第3の電極における電位は、昇圧電位よりも第2のス
イッチ手段における電圧降下分だけ低い電位となる。 こ
の時、この第2の昇圧用容量の第3の電極における電位
は、第1のスイッチ手段の制御電極に印加されるが、第
1の昇圧用容量の第1の電極における電位が昇圧電位と
なっているために、第1のスイッチ手段はオフ状態とな
っており、第2の昇圧用容量の第3の電極における電位
は、昇圧電位よりも第2のスイッチ手段における電圧降
下分だけ低い電位、つまり電源電位以上の電位にプリチ
ャージされることになる。 その後、第1の入力信号が
“L”レベルになると、出力端子における電位は一時的
に電源電位よりも低くなるが、この時、第2の入力信号
が“H”レベルになっているので、昇圧電位よりも第2
のスイッチ手段における電圧降下分だけ低い電位に上昇
していく。この結果、第1のスイッチ手段がオン状態と
なり、出力端子を電源電位レベルにまでプリチャージす
ることができる。従って、前記課題を解決できるのであ
る。
り、図5の従来の昇圧回路と同様の要素には同一の符号
を付している。この参考例の昇圧回路が従来の昇圧回路
と異なる点は、第1の昇圧用容量であるMOS容量C1
の第2の電極としてのソースとドレインに入力する第1
の入力信号の立ち下がりよりも遅れて立ち上がるこの第
1の入力信号の逆相の第2の入力信号を出力する制御回
路10を設け、この制御回路10の出力を第2の昇圧用
容量であるMOS容量C2の第4の電極としてのソース
とドレインに入力するようにし、NMOS14のゲート
と第1のスイッチ手段であるNMOS3のソースを接続
するようにしたことである。制御回路10は、入力端子
VINに接続されたインバータ11と、このインバータ
11の出力側に接続されたインバータ12と、入力端子
VINとインバータ12の出力側に接続された2入力の
NORゲート13とを有している。NORゲート13の
出力側には、MOS容量C2のソース及びドレインが接
続されている。MOS容量C1の第1の電極としてのゲ
ートには、NMOS14のゲートが接続され、このNM
OS14のドレインには、電源電位VCCが接続されて
いる。
ための波形図である。以下、この図を参照しつつ図3の
昇圧回路の動作を説明する。初期状態において、入力端
子VINが“L”レベルとなっているため、ノードNA
がMOS容量C2によって昇圧されVCC+Vt+αの
レベルになり、NMOS3はオンし、出力端子VOUT
は、電源電位VCCレベルまでプリチャージされてい
る。入力端子VINが“L”レベルから“H”レベルに
変化すると、インバータ2の出力は“L”レベルから
“H”レベルに変化し、MOS容量C1のゲートにチャ
ージされていた正の電荷により出力端子VOUTは昇圧
され、VCC+Vt+αのレベルに達する。この時、制
御回路10の出力が“H”レベルから“L”レベルに変
化するため、ノードNAの電圧は、MOS容量C2によ
りVCC−Vt以下のレベルまで引き下げられるが、N
MOS14のゲートにはVCC+Vt+αレベルまで昇
圧された出力端子VOUTの電圧がかけられ、NMOS
14がオンし、ノードNAは電源電位VCCレベルまで
プリチャージされる。
“L”レベルに変化すると、インバータ2の出力が
“H”レベルから“L”レベルに変化し、出力端子VO
UTはMOS容量C1によって引き下げられて電源電位
VCC以下のレベルになり、NMOS14はオフする。
インバータ11,12は、インバータ1,2と同等の遅
延時間を有するので、制御回路10の出力は、インバー
タ2の出力が“H”レベルから“L”レベルに変化した
後、“L”レベルから“H”レベルに変化する。そし
て、ノードNAのレベルは、MOS容量C2によって電
源電位VCCレベルからVCC+Vt+αのレベルに達
する。それにより、NMOS3がオンし、出力端子VO
UTは、電源電位VCCレベルにまでプリチャージされ
る。ここで、制御回路10の出力を少し遅らせているの
は、出力端子VOUTの昇圧レベルが下がり、NMOS
14がオフしてからでないとノードNAの電荷がNMO
S14を通して電源電位VCCに抜けてしまうからであ
る。以上のように、この参考例の昇圧回路では、以下の
利点がある。 (a) ノードNAのプリチャージレベルを、昇圧ノー
ドのレベルを使って電源電位VCCにすることにより、
低電源電位下でもノードNAの昇圧レベルを十分確保す
ることができる。それにより、出力端子VOUTのプリ
チャージレベルも十分確保することができ、出力端子V
OUTの十分な昇圧が可能となる。 (b) ノードNAのプリチャージに出力端子VOUT
自身のレベルを使っているので、ノードNAを電源電位
VCCレベルにするための複雑な回路が不用となる。
図5の従来の昇圧回路と同様の要素には同一の符号を付
している。この実施例の昇圧回路が従来の昇圧回路と異
なる点は、出力端子VOUTを第2のスイッチ手段であ
るNMOS4のドレインに接続し、さらにこのドレイン
と電源電位VCCとの間に、出力端子VOUTの電位を
一定以下に保持するクランプ回路20を接続したことで
ある。クランプ回路20では、2つのダイオード接続さ
れたNMOS21とNMOS22が直列に接続されてい
る。NMOS21は出力端子VOUTに接続され、NM
OS22は電源電位VCCに接続されている。インバー
タ2の出力信号は、MOS容量C1への第1の入力信号
であり、インバータ1の出力信号は、その第1の入力信
号の逆相の第2の入力信号である。
ための波形図である。以下、この図を参照しつつ図1の
昇圧回路の動作を説明する。初期状態において、入力端
子VINが“L”レベルとなっているため、ノードNA
がMOS容量C2によって昇圧されVCC+Vt+αの
レベルになり、NMOS3はオンし、出力端子VOUT
は、電源電位VCCレベルまでプリチャージされてい
る。入力端子VINが“L”レベルから“H”レベルに
変化すると、インバータ2の出力は“L”レベルから
“H”レベルに変化し、MOS容量C1にチャージされ
ていた電荷により出力端子VOUTは昇圧され、VCC
+Vt+αのレベルに達する。この時、インバータ1の
出力が“H”レベルから“L”レベルに変化するため、
ノードNAのレベルは、MOS容量C1によってVCC
−Vt以下のレベルまで引き下げられるが、NMOS4
のドレインにはVCC+Vt+αレベルまで昇圧された
電圧がかけられているので、NMOS4がオンし、その
順方向電圧Vtだけ低いレベル、つまりVCC+αレベ
ルまでプリチャージされる。
“L”レベルに変化すると、インバータ2の出力が
“H”レベルから“L”レベルに変化し、出力端子VO
UTはMOS容量C2によって引き下げられて電源電位
VCC以下のレベルになる。この時、インバータ1の出
力が“L”レベルから“H”レベルに変化するため、ノ
ードNAはMOS容量C2によってVCC+αレベルか
ら昇圧されてVCC+Vt+αに達する。それにより、
NMOS3がオンし、出力端子VOUTは電源電位VC
Cレベルにまでプリチャージされる。クランプ回路20
は、出力端子VOUTの昇圧レベルが上がり過ぎるのを
抑えるための回路である。以下、クランプ回路20の動
作を説明する。出力端子VOUTの昇圧レベルが上がり
過ぎてVCC+2Vt以上になると、NMOS21及び
NMOS22のゲートとソース間の電圧Vgsが共に順方
向電圧Vt以上になるため、NMOS21とNMOS2
2が共にオンする。すると、出力端子VOUTから電源
電位VCCに電流が流れて、この出力端子VOUTの電
位が電源電位VCCよりも一定の電位だけ高い電位VC
C+Vt+αになり、該出力端子VOUTの電位がVC
C+2Vt以上にならない。その結果、ノードNAはV
CC+αレベルに下がり、NMOS3はオフ状態とな
り、出力端子VOUTの電位の昇圧レベルは、一定の電
位VCC+Vt+αに保持され、この出力端子VOUT
の電荷がNMOS3を通して電源電位VCC側に抜けて
しまうのを防止する。
は、以下の利点がある。 (a) ノードNAのプリチャージレベルの昇圧を出力
端子VOUT自身の昇圧レベルから供給するようにして
いるため、ノードNAを電源電位VCCレベル以上から
昇圧することができる。これにより、低電源電位下で
も、ノードNAの昇圧を参考例に比べてより確実にする
ことができる。 (b) 参考例のような制御回路10が不用となり、よ
り簡単なクランプ回路20を用いるだけなので、より簡
単な回路で実現することができる。なお、本発明は、上
記実施例に限定されず種々の変形が可能である。その変
形例としては、例えば次のようなものがある。 (1) 図1中のNMOS4は、PN接合のダイオード
であってもよい。 (2) 図1及び図3中のNMOS3,4,14は、バ
イポーラトランジスタであってもよい。
2の発明によれば、昇圧電位を出力する出力端子を第2
のスイッチ手段に接続させて、第2のスイッチ手段のオ
ン状態を制御するようにしたので、第2の昇圧用容量の
第3の電極を、出力端子における昇圧電位によって電源
電位以上の電位にプリチャージすることができる。その
結果、昇圧回路において、低電源電位を用いる場合であ
っても、第2の昇圧用容量の第3の電極における電位が
電源電位以上の電位にプリチャージされるので、 第1の
スイッチ手段を確実にオン状態にさせることができ、延
いては出力端子における電位を確実に電源電位レベルに
までプリチャージさせることができる。
る。
である。
る。
である。
である。
段) 4,14 NMOS(第2のスイッチ手
段) 10 制御回路 20 クランプ回路C1 MOS容量(第1の昇圧用容
量) C2 MOS容量(第2の昇圧用容
量)
Claims (2)
- 【請求項1】 正の電荷を保持する第1の電極と、第1
の入力信号が入力される第2の電極とを備え、前記第1
の電極の電位レベルを昇圧させる第1の昇圧用容量と、 正の電荷を保持する第3の電極と、前記第1の入力信号
の逆相の第2の入力信号が入力される第4の電極とを備
え、前記第3の電極の電位レベルを昇圧させる第2の昇
圧用容量と、 前記第2の昇圧用容量の前記第3の電極に接続された制
御電極を備え、かつ電源電位と前記第1の昇圧用容量の
前記第1の電極との間に接続され、前記第1の入力信号
がハイレベルの時に非導通状態、ローレベルの時に導通
状態となる第1のスイッチ手段と、 前記第1の昇圧用容量の前記第1の電極に接続された出
力端子と、 前記出力端子と前記第2の昇圧用容量の前記第3の電極
との間に接続され、前記第2の入力信号がハイレベルの
時に非導通状態、ローレベルの時に導通状態となる第2
のスイッチ手段と、 前記出力端子と前記電源電位との間に接続され、前記出
力端子の前記電位レベルを所定の電位レベル以下に保持
するクランプ回路とを有することを特徴とする昇圧回
路。 - 【請求項2】 請求項1記載の昇圧回路において、 前記第2のスイッチ手段はNチャネル型MOSトランジ
スタによって構成されており、前記Nチャネル型MOS
トランジスタのゲート電極は前記Nチャネル型MOSト
ランジスタのドレイン電極に接続されていることを特徴
とする昇圧回路。
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