JP3102833B2 - 昇圧回路 - Google Patents
昇圧回路Info
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、昇圧回路に関するもの
であり、特に低電源電位で使用される昇圧回路において
有効な回路技術である。
であり、特に低電源電位で使用される昇圧回路において
有効な回路技術である。
【０００２】
【従来の技術】図５は、従来の昇圧回路の回路図であ
る。この昇圧回路では、入力端子ＶＩＮから入力信号を
入力するインバータ１を有している。インバター１の出
力側には、第２の昇圧用容量であるＭＯＳ容量Ｃ２の第
４の電極としてのソースとドレイン、及びインバータ２
が接続されている。ＭＯＳ容量Ｃ２の正の電荷を保持す
る第３の電極としてのゲートには、第１のスイッチ手段
であるＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと呼ぶ）３の制御電極としてのゲート、及び第２のス
イッチ手段であるＮＭＯＳ４のソースが接続されてい
る。インバータ２の出力側には、第１の昇圧用容量であ
るＭＯＳ容量Ｃ１の第２の電極としてのソースとドレイ
ンが接続されている。正の電荷を保持するＭＯＳ容量Ｃ
１の第１の電極としてのゲートには、出力端子ＶＯＵＴ
及びＮＭＯＳ３のソースが接続されている。ＮＭＯＳ３
のドレインには、電源電位ＶＣＣが接続されている。Ｎ
ＭＯＳ４のゲート及びドレインには電源電位ＶＣＣが接
続され、このＮＭＯＳ４がダイオード接続されている。
ＮＡは、ＭＯＳ容量Ｃ２のゲートとＮＭＯＳ４のソース
を接続するノードである。
る。この昇圧回路では、入力端子ＶＩＮから入力信号を
入力するインバータ１を有している。インバター１の出
力側には、第２の昇圧用容量であるＭＯＳ容量Ｃ２の第
４の電極としてのソースとドレイン、及びインバータ２
が接続されている。ＭＯＳ容量Ｃ２の正の電荷を保持す
る第３の電極としてのゲートには、第１のスイッチ手段
であるＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと呼ぶ）３の制御電極としてのゲート、及び第２のス
イッチ手段であるＮＭＯＳ４のソースが接続されてい
る。インバータ２の出力側には、第１の昇圧用容量であ
るＭＯＳ容量Ｃ１の第２の電極としてのソースとドレイ
ンが接続されている。正の電荷を保持するＭＯＳ容量Ｃ
１の第１の電極としてのゲートには、出力端子ＶＯＵＴ
及びＮＭＯＳ３のソースが接続されている。ＮＭＯＳ３
のドレインには、電源電位ＶＣＣが接続されている。Ｎ
ＭＯＳ４のゲート及びドレインには電源電位ＶＣＣが接
続され、このＮＭＯＳ４がダイオード接続されている。
ＮＡは、ＭＯＳ容量Ｃ２のゲートとＮＭＯＳ４のソース
を接続するノードである。
【０００３】図６は、図５の昇圧回路の動作を説明する
ための波形図である。以下、これらの図を参照しつつ図
５の昇圧回路の動作を説明する。初期状態において、入
力端子ＶＩＮがローレベル（以下、“Ｌ”レベルと呼
ぶ）となっているため、ノードＮＡがＭＯＳ容量Ｃ２に
蓄積された電荷によって昇圧されＶＣＣ＋Ｖt ＋α（但
し、Ｖt はＮＭＯＳの閾値電圧）のレベルになり、ＮＭ
ＯＳ３が導通（以下、オンと呼ぶ）し、出力端子ＶＯＵ
Ｔは、電源電位ＶＣＣのレベルまでプリチャージされて
いる。入力端子ＶＩＮが“Ｌ”レベルからハイレベル
（以下、“Ｈ”レベルと呼ぶ）に変化すると、インバー
タ２の出力は“Ｌ”レベルから“Ｈ”レベルに変化し、
ＭＯＳ容量Ｃ１に蓄積された正の電荷により出力端子Ｖ
ＯＵＴは昇圧され、ＶＣＣ＋Ｖｔ＋αのレベルに変化す
る。この時、ノードＮＡは、インバータ１の出力が
“Ｈ”レベルから“Ｌ”レベルに変化するため、ＭＯＳ
容量Ｃ２によって引き下げられてＶＣＣ−Ｖｔ以下のレ
ベルとなり、ＮＭＯＳ４がオンして、ノードＮＡのレベ
ルはＶＣＣ−Ｖｔレベルまでプリチャージされる。
ための波形図である。以下、これらの図を参照しつつ図
５の昇圧回路の動作を説明する。初期状態において、入
力端子ＶＩＮがローレベル（以下、“Ｌ”レベルと呼
ぶ）となっているため、ノードＮＡがＭＯＳ容量Ｃ２に
蓄積された電荷によって昇圧されＶＣＣ＋Ｖt ＋α（但
し、Ｖt はＮＭＯＳの閾値電圧）のレベルになり、ＮＭ
ＯＳ３が導通（以下、オンと呼ぶ）し、出力端子ＶＯＵ
Ｔは、電源電位ＶＣＣのレベルまでプリチャージされて
いる。入力端子ＶＩＮが“Ｌ”レベルからハイレベル
（以下、“Ｈ”レベルと呼ぶ）に変化すると、インバー
タ２の出力は“Ｌ”レベルから“Ｈ”レベルに変化し、
ＭＯＳ容量Ｃ１に蓄積された正の電荷により出力端子Ｖ
ＯＵＴは昇圧され、ＶＣＣ＋Ｖｔ＋αのレベルに変化す
る。この時、ノードＮＡは、インバータ１の出力が
“Ｈ”レベルから“Ｌ”レベルに変化するため、ＭＯＳ
容量Ｃ２によって引き下げられてＶＣＣ−Ｖｔ以下のレ
ベルとなり、ＮＭＯＳ４がオンして、ノードＮＡのレベ
ルはＶＣＣ−Ｖｔレベルまでプリチャージされる。
【０００４】次に、入力端子ＶＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化すると、インバータ２の出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、出力端子ＶＯ
ＵＴは、ＭＯＳ容量Ｃ１によって引き下げられて電源電
位ＶＣＣ以下のレベルになる。この時、ノードＮＡはイ
ンバータ１の出力が“Ｌ”レベルから“Ｈ”レベルに変
化するため、ＭＯＳ容量Ｃ２によってＶＣＣ−Ｖｔレベ
ルから昇圧されてＶＣＣ＋Ｖｔ＋αに達して、ＮＭＯＳ
３がオンし、出力端子ＶＯＵＴは、電源電位ＶＣＣレベ
ルまでプリチャージされる。その時、ＮＭＯＳ４は非導
通（以下、オフと呼ぶ）になっている。この昇圧回路に
おけるＮＭＯＳ４及びＭＯＳ容量Ｃ２の役割は、出力端
子ＶＯＵＴがＶＣＣレベル以下に引き下げられた時、こ
の出力端子ＶＯＵＴをＶＣＣレベルにまでプリチャージ
するために、ＮＭＯＳ３のゲートをＶＣＣ＋Ｖｔ以上に
昇圧することにある。出力端子ＶＯＵＴを電源電位ＶＣ
Ｃレベルにまでプリチャージしておかないと、この出力
端子ＶＯＵＴの初期レベルが低いため、昇圧レベルも低
くなり希望のレベルまで達しない危険性があるからであ
る。
“Ｌ”レベルに変化すると、インバータ２の出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、出力端子ＶＯ
ＵＴは、ＭＯＳ容量Ｃ１によって引き下げられて電源電
位ＶＣＣ以下のレベルになる。この時、ノードＮＡはイ
ンバータ１の出力が“Ｌ”レベルから“Ｈ”レベルに変
化するため、ＭＯＳ容量Ｃ２によってＶＣＣ−Ｖｔレベ
ルから昇圧されてＶＣＣ＋Ｖｔ＋αに達して、ＮＭＯＳ
３がオンし、出力端子ＶＯＵＴは、電源電位ＶＣＣレベ
ルまでプリチャージされる。その時、ＮＭＯＳ４は非導
通（以下、オフと呼ぶ）になっている。この昇圧回路に
おけるＮＭＯＳ４及びＭＯＳ容量Ｃ２の役割は、出力端
子ＶＯＵＴがＶＣＣレベル以下に引き下げられた時、こ
の出力端子ＶＯＵＴをＶＣＣレベルにまでプリチャージ
するために、ＮＭＯＳ３のゲートをＶＣＣ＋Ｖｔ以上に
昇圧することにある。出力端子ＶＯＵＴを電源電位ＶＣ
Ｃレベルにまでプリチャージしておかないと、この出力
端子ＶＯＵＴの初期レベルが低いため、昇圧レベルも低
くなり希望のレベルまで達しない危険性があるからであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
図５の昇圧回路では、次のような課題があった。電源電
位ＶＣＣのレベルが低くなってくると、信号振幅が小さ
くなるため、その振幅に比例してレベルが決まる昇圧レ
ベルは段々低くなってくる。そのため、図５の昇圧回路
では、電源電位ＶＣＣが低くなるとインバータ１の出力
の振幅が小さくなり、ノードＮＡの初期レベルがＶＣＣ
−Ｖｔレベルからでは十分昇圧されず、希望のＶＣＣ＋
Ｖｔ＋αレベルにまで達しなくなってしまう。そうなる
と、出力端子ＶＯＵＴの初期レベルがＶＣＣレベルにま
でプリチャージされず、インバータ２の出力の振幅も小
さくなっているため、出力端子ＶＯＵＴの昇圧レベルま
で低くなってしまうという問題点がある。この問題を解
決するために、ＮＭＯＳ４のゲートの電圧を制御して、
ノードＮＡの初期レベルをＶＣＣレベルまでプリチャー
ジしてやればよいのであるが、ＮＭＯＳ４のゲートにＶ
ＣＣ＋Ｖｔ以上のレベルが必要となるため、回路が複雑
になってしまう。図７は、そのような複雑な従来の他の
昇圧回路の構成例を示す回路図である。この昇圧回路で
は、４個のＭＯＳ容量Ｃ１〜Ｃ４を有し、これらのＭＯ
Ｓ容量Ｃ１〜Ｃ４の各ゲートには出力端子ＶＯＵＴ、Ｎ
ＭＯＳ４，７，８の各ゲート及びＮＭＯＳ３，４，７，
８の各ソースが接続されている。このような昇圧回路で
は、ＭＯＳ容量Ｃ１〜Ｃ４とＮＭＯＳ３，４，７，８を
多段に設けることによって、ノードＮＡの初期レベルを
ＶＣＣレベルまでプリチャージしている。
図５の昇圧回路では、次のような課題があった。電源電
位ＶＣＣのレベルが低くなってくると、信号振幅が小さ
くなるため、その振幅に比例してレベルが決まる昇圧レ
ベルは段々低くなってくる。そのため、図５の昇圧回路
では、電源電位ＶＣＣが低くなるとインバータ１の出力
の振幅が小さくなり、ノードＮＡの初期レベルがＶＣＣ
−Ｖｔレベルからでは十分昇圧されず、希望のＶＣＣ＋
Ｖｔ＋αレベルにまで達しなくなってしまう。そうなる
と、出力端子ＶＯＵＴの初期レベルがＶＣＣレベルにま
でプリチャージされず、インバータ２の出力の振幅も小
さくなっているため、出力端子ＶＯＵＴの昇圧レベルま
で低くなってしまうという問題点がある。この問題を解
決するために、ＮＭＯＳ４のゲートの電圧を制御して、
ノードＮＡの初期レベルをＶＣＣレベルまでプリチャー
ジしてやればよいのであるが、ＮＭＯＳ４のゲートにＶ
ＣＣ＋Ｖｔ以上のレベルが必要となるため、回路が複雑
になってしまう。図７は、そのような複雑な従来の他の
昇圧回路の構成例を示す回路図である。この昇圧回路で
は、４個のＭＯＳ容量Ｃ１〜Ｃ４を有し、これらのＭＯ
Ｓ容量Ｃ１〜Ｃ４の各ゲートには出力端子ＶＯＵＴ、Ｎ
ＭＯＳ４，７，８の各ゲート及びＮＭＯＳ３，４，７，
８の各ソースが接続されている。このような昇圧回路で
は、ＭＯＳ容量Ｃ１〜Ｃ４とＮＭＯＳ３，４，７，８を
多段に設けることによって、ノードＮＡの初期レベルを
ＶＣＣレベルまでプリチャージしている。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、昇圧回路において、
正の電荷を保持する第１の電極と、第１の入力信号が入
力される第２の電極とを備え、前記第１の電極の電位レ
ベルを昇圧させる第１の昇圧用容量と、正の電荷を保持
する第３の電極と、前記第１の入力信号の逆相の第２の
入力信号が入力される第４の電極とを備え、前記第３の
電極の電位レベルを昇圧させる第２の昇圧用容量と、前
記第２の昇圧用容量の前記第３の電極に接続された制御
電極を備え、かつ電源電位と前記第１の昇圧用容量の前
記第１の電極との間に接続され、前記第１の入力信号が
“Ｈ”レベルの時にオフ状態、“Ｌ”レベルの時にオン
状態となる第１のスイッチ手段と、前記第１の昇圧用容
量の前記第１の電極に接続された出力端子と、前記出力
端子と前記第２の昇圧用容量の前記第３の電極との間に
接続され、前記第２の入力信号が“Ｈ”レベルの時にオ
フ状態、“Ｌ”レベルの時にオン状態となる第２のスイ
ッチ手段と、前記出力端子と前記電源電位との間に接続
され、前記出力端子の前記電位レベルを所定の電位レベ
ル以下に保持するクランプ回路とを有している。
に、本発明のうちの第１の発明は、昇圧回路において、
正の電荷を保持する第１の電極と、第１の入力信号が入
力される第２の電極とを備え、前記第１の電極の電位レ
ベルを昇圧させる第１の昇圧用容量と、正の電荷を保持
する第３の電極と、前記第１の入力信号の逆相の第２の
入力信号が入力される第４の電極とを備え、前記第３の
電極の電位レベルを昇圧させる第２の昇圧用容量と、前
記第２の昇圧用容量の前記第３の電極に接続された制御
電極を備え、かつ電源電位と前記第１の昇圧用容量の前
記第１の電極との間に接続され、前記第１の入力信号が
“Ｈ”レベルの時にオフ状態、“Ｌ”レベルの時にオン
状態となる第１のスイッチ手段と、前記第１の昇圧用容
量の前記第１の電極に接続された出力端子と、前記出力
端子と前記第２の昇圧用容量の前記第３の電極との間に
接続され、前記第２の入力信号が“Ｈ”レベルの時にオ
フ状態、“Ｌ”レベルの時にオン状態となる第２のスイ
ッチ手段と、前記出力端子と前記電源電位との間に接続
され、前記出力端子の前記電位レベルを所定の電位レベ
ル以下に保持するクランプ回路とを有している。
【０００７】第２の発明は、第１の発明の昇圧回路にお
いて、前記第２のスイッチ手段はＮＭＯＳによって構成
されており、前記ＮＭＯＳのゲート電極は前記ＮＭＯＳ
のドレイン電極に接続されている。
いて、前記第２のスイッチ手段はＮＭＯＳによって構成
されており、前記ＮＭＯＳのゲート電極は前記ＮＭＯＳ
のドレイン電極に接続されている。
【０００８】
【作用】第１及び第２の発明によれば、以上のように昇
圧回路を構成したので、第１の入力信号が“Ｈ”レベ
ル、かつ第２の入力信号が“Ｌ”レベルの時、第１の昇
圧用容量によって出力端子からは所望の昇圧電位が出力
される一方で、第２の昇圧用容量の第３の電極における
電位が下降する。ここで、出力端子及び第２の昇圧用容
量の第３の電極は共に第２のスイッチ手段に接続されて
おり、出力端子における昇圧電位によって第２のスイッ
チ手段がオン状態となる。その結果、第２の昇圧用容量
の第３の電極における電位は、昇圧電位よりも第２のス
イッチ手段における電圧降下分だけ低い電位となる。 こ
の時、この第２の昇圧用容量の第３の電極における電位
は、第１のスイッチ手段の制御電極に印加されるが、第
１の昇圧用容量の第１の電極における電位が昇圧電位と
なっているために、第１のスイッチ手段はオフ状態とな
っており、第２の昇圧用容量の第３の電極における電位
は、昇圧電位よりも第２のスイッチ手段における電圧降
下分だけ低い電位、つまり電源電位以上の電位にプリチ
ャージされることになる。 その後、第１の入力信号が
“Ｌ”レベルになると、出力端子における電位は一時的
に電源電位よりも低くなるが、この時、第２の入力信号
が“Ｈ”レベルになっているので、昇圧電位よりも第２
のスイッチ手段における電圧降下分だけ低い電位に上昇
していく。この結果、第１のスイッチ手段がオン状態と
なり、出力端子を電源電位レベルにまでプリチャージす
ることができる。従って、前記課題を解決できるのであ
る。
圧回路を構成したので、第１の入力信号が“Ｈ”レベ
ル、かつ第２の入力信号が“Ｌ”レベルの時、第１の昇
圧用容量によって出力端子からは所望の昇圧電位が出力
される一方で、第２の昇圧用容量の第３の電極における
電位が下降する。ここで、出力端子及び第２の昇圧用容
量の第３の電極は共に第２のスイッチ手段に接続されて
おり、出力端子における昇圧電位によって第２のスイッ
チ手段がオン状態となる。その結果、第２の昇圧用容量
の第３の電極における電位は、昇圧電位よりも第２のス
イッチ手段における電圧降下分だけ低い電位となる。 こ
の時、この第２の昇圧用容量の第３の電極における電位
は、第１のスイッチ手段の制御電極に印加されるが、第
１の昇圧用容量の第１の電極における電位が昇圧電位と
なっているために、第１のスイッチ手段はオフ状態とな
っており、第２の昇圧用容量の第３の電極における電位
は、昇圧電位よりも第２のスイッチ手段における電圧降
下分だけ低い電位、つまり電源電位以上の電位にプリチ
ャージされることになる。 その後、第１の入力信号が
“Ｌ”レベルになると、出力端子における電位は一時的
に電源電位よりも低くなるが、この時、第２の入力信号
が“Ｈ”レベルになっているので、昇圧電位よりも第２
のスイッチ手段における電圧降下分だけ低い電位に上昇
していく。この結果、第１のスイッチ手段がオン状態と
なり、出力端子を電源電位レベルにまでプリチャージす
ることができる。従って、前記課題を解決できるのであ
る。
【０００９】
【実施例】（参考例） 図３は、本発明の参考例を示す昇圧回路の回路図であ
り、図５の従来の昇圧回路と同様の要素には同一の符号
を付している。この参考例の昇圧回路が従来の昇圧回路
と異なる点は、第１の昇圧用容量であるＭＯＳ容量Ｃ１
の第２の電極としてのソースとドレインに入力する第１
の入力信号の立ち下がりよりも遅れて立ち上がるこの第
１の入力信号の逆相の第２の入力信号を出力する制御回
路１０を設け、この制御回路１０の出力を第２の昇圧用
容量であるＭＯＳ容量Ｃ２の第４の電極としてのソース
とドレインに入力するようにし、ＮＭＯＳ１４のゲート
と第１のスイッチ手段であるＮＭＯＳ３のソースを接続
するようにしたことである。制御回路１０は、入力端子
ＶＩＮに接続されたインバータ１１と、このインバータ
１１の出力側に接続されたインバータ１２と、入力端子
ＶＩＮとインバータ１２の出力側に接続された２入力の
ＮＯＲゲート１３とを有している。ＮＯＲゲート１３の
出力側には、ＭＯＳ容量Ｃ２のソース及びドレインが接
続されている。ＭＯＳ容量Ｃ１の第１の電極としてのゲ
ートには、ＮＭＯＳ１４のゲートが接続され、このＮＭ
ＯＳ１４のドレインには、電源電位ＶＣＣが接続されて
いる。
り、図５の従来の昇圧回路と同様の要素には同一の符号
を付している。この参考例の昇圧回路が従来の昇圧回路
と異なる点は、第１の昇圧用容量であるＭＯＳ容量Ｃ１
の第２の電極としてのソースとドレインに入力する第１
の入力信号の立ち下がりよりも遅れて立ち上がるこの第
１の入力信号の逆相の第２の入力信号を出力する制御回
路１０を設け、この制御回路１０の出力を第２の昇圧用
容量であるＭＯＳ容量Ｃ２の第４の電極としてのソース
とドレインに入力するようにし、ＮＭＯＳ１４のゲート
と第１のスイッチ手段であるＮＭＯＳ３のソースを接続
するようにしたことである。制御回路１０は、入力端子
ＶＩＮに接続されたインバータ１１と、このインバータ
１１の出力側に接続されたインバータ１２と、入力端子
ＶＩＮとインバータ１２の出力側に接続された２入力の
ＮＯＲゲート１３とを有している。ＮＯＲゲート１３の
出力側には、ＭＯＳ容量Ｃ２のソース及びドレインが接
続されている。ＭＯＳ容量Ｃ１の第１の電極としてのゲ
ートには、ＮＭＯＳ１４のゲートが接続され、このＮＭ
ＯＳ１４のドレインには、電源電位ＶＣＣが接続されて
いる。
【００１０】図４は、図３の昇圧回路の動作を説明する
ための波形図である。以下、この図を参照しつつ図３の
昇圧回路の動作を説明する。初期状態において、入力端
子ＶＩＮが“Ｌ”レベルとなっているため、ノードＮＡ
がＭＯＳ容量Ｃ２によって昇圧されＶＣＣ＋Ｖｔ＋αの
レベルになり、ＮＭＯＳ３はオンし、出力端子ＶＯＵＴ
は、電源電位ＶＣＣレベルまでプリチャージされてい
る。入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化すると、インバータ２の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＭＯＳ容量Ｃ１のゲートにチャ
ージされていた正の電荷により出力端子ＶＯＵＴは昇圧
され、ＶＣＣ＋Ｖｔ＋αのレベルに達する。この時、制
御回路１０の出力が“Ｈ”レベルから“Ｌ”レベルに変
化するため、ノードＮＡの電圧は、ＭＯＳ容量Ｃ２によ
りＶＣＣ−Ｖｔ以下のレベルまで引き下げられるが、Ｎ
ＭＯＳ１４のゲートにはＶＣＣ＋Ｖｔ＋αレベルまで昇
圧された出力端子ＶＯＵＴの電圧がかけられ、ＮＭＯＳ
１４がオンし、ノードＮＡは電源電位ＶＣＣレベルまで
プリチャージされる。
ための波形図である。以下、この図を参照しつつ図３の
昇圧回路の動作を説明する。初期状態において、入力端
子ＶＩＮが“Ｌ”レベルとなっているため、ノードＮＡ
がＭＯＳ容量Ｃ２によって昇圧されＶＣＣ＋Ｖｔ＋αの
レベルになり、ＮＭＯＳ３はオンし、出力端子ＶＯＵＴ
は、電源電位ＶＣＣレベルまでプリチャージされてい
る。入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化すると、インバータ２の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＭＯＳ容量Ｃ１のゲートにチャ
ージされていた正の電荷により出力端子ＶＯＵＴは昇圧
され、ＶＣＣ＋Ｖｔ＋αのレベルに達する。この時、制
御回路１０の出力が“Ｈ”レベルから“Ｌ”レベルに変
化するため、ノードＮＡの電圧は、ＭＯＳ容量Ｃ２によ
りＶＣＣ−Ｖｔ以下のレベルまで引き下げられるが、Ｎ
ＭＯＳ１４のゲートにはＶＣＣ＋Ｖｔ＋αレベルまで昇
圧された出力端子ＶＯＵＴの電圧がかけられ、ＮＭＯＳ
１４がオンし、ノードＮＡは電源電位ＶＣＣレベルまで
プリチャージされる。
【００１１】次に、入力端子ＶＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化すると、インバータ２の出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、出力端子ＶＯ
ＵＴはＭＯＳ容量Ｃ１によって引き下げられて電源電位
ＶＣＣ以下のレベルになり、ＮＭＯＳ１４はオフする。
インバータ１１，１２は、インバータ１，２と同等の遅
延時間を有するので、制御回路１０の出力は、インバー
タ２の出力が“Ｈ”レベルから“Ｌ”レベルに変化した
後、“Ｌ”レベルから“Ｈ”レベルに変化する。そし
て、ノードＮＡのレベルは、ＭＯＳ容量Ｃ２によって電
源電位ＶＣＣレベルからＶＣＣ＋Ｖｔ＋αのレベルに達
する。それにより、ＮＭＯＳ３がオンし、出力端子ＶＯ
ＵＴは、電源電位ＶＣＣレベルにまでプリチャージされ
る。ここで、制御回路１０の出力を少し遅らせているの
は、出力端子ＶＯＵＴの昇圧レベルが下がり、ＮＭＯＳ
１４がオフしてからでないとノードＮＡの電荷がＮＭＯ
Ｓ１４を通して電源電位ＶＣＣに抜けてしまうからであ
る。以上のように、この参考例の昇圧回路では、以下の
利点がある。 （ａ） ノードＮＡのプリチャージレベルを、昇圧ノー
ドのレベルを使って電源電位ＶＣＣにすることにより、
低電源電位下でもノードＮＡの昇圧レベルを十分確保す
ることができる。それにより、出力端子ＶＯＵＴのプリ
チャージレベルも十分確保することができ、出力端子Ｖ
ＯＵＴの十分な昇圧が可能となる。 （ｂ） ノードＮＡのプリチャージに出力端子ＶＯＵＴ
自身のレベルを使っているので、ノードＮＡを電源電位
ＶＣＣレベルにするための複雑な回路が不用となる。
“Ｌ”レベルに変化すると、インバータ２の出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、出力端子ＶＯ
ＵＴはＭＯＳ容量Ｃ１によって引き下げられて電源電位
ＶＣＣ以下のレベルになり、ＮＭＯＳ１４はオフする。
インバータ１１，１２は、インバータ１，２と同等の遅
延時間を有するので、制御回路１０の出力は、インバー
タ２の出力が“Ｈ”レベルから“Ｌ”レベルに変化した
後、“Ｌ”レベルから“Ｈ”レベルに変化する。そし
て、ノードＮＡのレベルは、ＭＯＳ容量Ｃ２によって電
源電位ＶＣＣレベルからＶＣＣ＋Ｖｔ＋αのレベルに達
する。それにより、ＮＭＯＳ３がオンし、出力端子ＶＯ
ＵＴは、電源電位ＶＣＣレベルにまでプリチャージされ
る。ここで、制御回路１０の出力を少し遅らせているの
は、出力端子ＶＯＵＴの昇圧レベルが下がり、ＮＭＯＳ
１４がオフしてからでないとノードＮＡの電荷がＮＭＯ
Ｓ１４を通して電源電位ＶＣＣに抜けてしまうからであ
る。以上のように、この参考例の昇圧回路では、以下の
利点がある。 （ａ） ノードＮＡのプリチャージレベルを、昇圧ノー
ドのレベルを使って電源電位ＶＣＣにすることにより、
低電源電位下でもノードＮＡの昇圧レベルを十分確保す
ることができる。それにより、出力端子ＶＯＵＴのプリ
チャージレベルも十分確保することができ、出力端子Ｖ
ＯＵＴの十分な昇圧が可能となる。 （ｂ） ノードＮＡのプリチャージに出力端子ＶＯＵＴ
自身のレベルを使っているので、ノードＮＡを電源電位
ＶＣＣレベルにするための複雑な回路が不用となる。
【００１２】（実施例） 図１は本発明の実施例を示す昇圧回路の回路図であり、
図５の従来の昇圧回路と同様の要素には同一の符号を付
している。この実施例の昇圧回路が従来の昇圧回路と異
なる点は、出力端子ＶＯＵＴを第２のスイッチ手段であ
るＮＭＯＳ４のドレインに接続し、さらにこのドレイン
と電源電位ＶＣＣとの間に、出力端子ＶＯＵＴの電位を
一定以下に保持するクランプ回路２０を接続したことで
ある。クランプ回路２０では、２つのダイオード接続さ
れたＮＭＯＳ２１とＮＭＯＳ２２が直列に接続されてい
る。ＮＭＯＳ２１は出力端子ＶＯＵＴに接続され、ＮＭ
ＯＳ２２は電源電位ＶＣＣに接続されている。インバー
タ２の出力信号は、ＭＯＳ容量Ｃ１への第１の入力信号
であり、インバータ１の出力信号は、その第１の入力信
号の逆相の第２の入力信号である。
図５の従来の昇圧回路と同様の要素には同一の符号を付
している。この実施例の昇圧回路が従来の昇圧回路と異
なる点は、出力端子ＶＯＵＴを第２のスイッチ手段であ
るＮＭＯＳ４のドレインに接続し、さらにこのドレイン
と電源電位ＶＣＣとの間に、出力端子ＶＯＵＴの電位を
一定以下に保持するクランプ回路２０を接続したことで
ある。クランプ回路２０では、２つのダイオード接続さ
れたＮＭＯＳ２１とＮＭＯＳ２２が直列に接続されてい
る。ＮＭＯＳ２１は出力端子ＶＯＵＴに接続され、ＮＭ
ＯＳ２２は電源電位ＶＣＣに接続されている。インバー
タ２の出力信号は、ＭＯＳ容量Ｃ１への第１の入力信号
であり、インバータ１の出力信号は、その第１の入力信
号の逆相の第２の入力信号である。
【００１３】図２は、図１の昇圧回路の動作を説明する
ための波形図である。以下、この図を参照しつつ図１の
昇圧回路の動作を説明する。初期状態において、入力端
子ＶＩＮが“Ｌ”レベルとなっているため、ノードＮＡ
がＭＯＳ容量Ｃ２によって昇圧されＶＣＣ＋Ｖｔ＋αの
レベルになり、ＮＭＯＳ３はオンし、出力端子ＶＯＵＴ
は、電源電位ＶＣＣレベルまでプリチャージされてい
る。入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化すると、インバータ２の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＭＯＳ容量Ｃ１にチャージされ
ていた電荷により出力端子ＶＯＵＴは昇圧され、ＶＣＣ
＋Ｖｔ＋αのレベルに達する。この時、インバータ１の
出力が“Ｈ”レベルから“Ｌ”レベルに変化するため、
ノードＮＡのレベルは、ＭＯＳ容量Ｃ１によってＶＣＣ
−Ｖｔ以下のレベルまで引き下げられるが、ＮＭＯＳ４
のドレインにはＶＣＣ＋Ｖｔ＋αレベルまで昇圧された
電圧がかけられているので、ＮＭＯＳ４がオンし、その
順方向電圧Ｖｔだけ低いレベル、つまりＶＣＣ＋αレベ
ルまでプリチャージされる。
ための波形図である。以下、この図を参照しつつ図１の
昇圧回路の動作を説明する。初期状態において、入力端
子ＶＩＮが“Ｌ”レベルとなっているため、ノードＮＡ
がＭＯＳ容量Ｃ２によって昇圧されＶＣＣ＋Ｖｔ＋αの
レベルになり、ＮＭＯＳ３はオンし、出力端子ＶＯＵＴ
は、電源電位ＶＣＣレベルまでプリチャージされてい
る。入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化すると、インバータ２の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＭＯＳ容量Ｃ１にチャージされ
ていた電荷により出力端子ＶＯＵＴは昇圧され、ＶＣＣ
＋Ｖｔ＋αのレベルに達する。この時、インバータ１の
出力が“Ｈ”レベルから“Ｌ”レベルに変化するため、
ノードＮＡのレベルは、ＭＯＳ容量Ｃ１によってＶＣＣ
−Ｖｔ以下のレベルまで引き下げられるが、ＮＭＯＳ４
のドレインにはＶＣＣ＋Ｖｔ＋αレベルまで昇圧された
電圧がかけられているので、ＮＭＯＳ４がオンし、その
順方向電圧Ｖｔだけ低いレベル、つまりＶＣＣ＋αレベ
ルまでプリチャージされる。
【００１４】次に、入力端子ＶＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化すると、インバータ２の出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、出力端子ＶＯ
ＵＴはＭＯＳ容量Ｃ２によって引き下げられて電源電位
ＶＣＣ以下のレベルになる。この時、インバータ１の出
力が“Ｌ”レベルから“Ｈ”レベルに変化するため、ノ
ードＮＡはＭＯＳ容量Ｃ２によってＶＣＣ＋αレベルか
ら昇圧されてＶＣＣ＋Ｖｔ＋αに達する。それにより、
ＮＭＯＳ３がオンし、出力端子ＶＯＵＴは電源電位ＶＣ
Ｃレベルにまでプリチャージされる。クランプ回路２０
は、出力端子ＶＯＵＴの昇圧レベルが上がり過ぎるのを
抑えるための回路である。以下、クランプ回路２０の動
作を説明する。出力端子ＶＯＵＴの昇圧レベルが上がり
過ぎてＶＣＣ＋２Ｖｔ以上になると、ＮＭＯＳ２１及び
ＮＭＯＳ２２のゲートとソース間の電圧Ｖgsが共に順方
向電圧Ｖｔ以上になるため、ＮＭＯＳ２１とＮＭＯＳ２
２が共にオンする。すると、出力端子ＶＯＵＴから電源
電位ＶＣＣに電流が流れて、この出力端子ＶＯＵＴの電
位が電源電位ＶＣＣよりも一定の電位だけ高い電位ＶＣ
Ｃ＋Ｖｔ＋αになり、該出力端子ＶＯＵＴの電位がＶＣ
Ｃ＋２Ｖｔ以上にならない。その結果、ノードＮＡはＶ
ＣＣ＋αレベルに下がり、ＮＭＯＳ３はオフ状態とな
り、出力端子ＶＯＵＴの電位の昇圧レベルは、一定の電
位ＶＣＣ＋Ｖｔ＋αに保持され、この出力端子ＶＯＵＴ
の電荷がＮＭＯＳ３を通して電源電位ＶＣＣ側に抜けて
しまうのを防止する。
“Ｌ”レベルに変化すると、インバータ２の出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、出力端子ＶＯ
ＵＴはＭＯＳ容量Ｃ２によって引き下げられて電源電位
ＶＣＣ以下のレベルになる。この時、インバータ１の出
力が“Ｌ”レベルから“Ｈ”レベルに変化するため、ノ
ードＮＡはＭＯＳ容量Ｃ２によってＶＣＣ＋αレベルか
ら昇圧されてＶＣＣ＋Ｖｔ＋αに達する。それにより、
ＮＭＯＳ３がオンし、出力端子ＶＯＵＴは電源電位ＶＣ
Ｃレベルにまでプリチャージされる。クランプ回路２０
は、出力端子ＶＯＵＴの昇圧レベルが上がり過ぎるのを
抑えるための回路である。以下、クランプ回路２０の動
作を説明する。出力端子ＶＯＵＴの昇圧レベルが上がり
過ぎてＶＣＣ＋２Ｖｔ以上になると、ＮＭＯＳ２１及び
ＮＭＯＳ２２のゲートとソース間の電圧Ｖgsが共に順方
向電圧Ｖｔ以上になるため、ＮＭＯＳ２１とＮＭＯＳ２
２が共にオンする。すると、出力端子ＶＯＵＴから電源
電位ＶＣＣに電流が流れて、この出力端子ＶＯＵＴの電
位が電源電位ＶＣＣよりも一定の電位だけ高い電位ＶＣ
Ｃ＋Ｖｔ＋αになり、該出力端子ＶＯＵＴの電位がＶＣ
Ｃ＋２Ｖｔ以上にならない。その結果、ノードＮＡはＶ
ＣＣ＋αレベルに下がり、ＮＭＯＳ３はオフ状態とな
り、出力端子ＶＯＵＴの電位の昇圧レベルは、一定の電
位ＶＣＣ＋Ｖｔ＋αに保持され、この出力端子ＶＯＵＴ
の電荷がＮＭＯＳ３を通して電源電位ＶＣＣ側に抜けて
しまうのを防止する。
【００１５】以上のように、この実施例の昇圧回路で
は、以下の利点がある。 （ａ） ノードＮＡのプリチャージレベルの昇圧を出力
端子ＶＯＵＴ自身の昇圧レベルから供給するようにして
いるため、ノードＮＡを電源電位ＶＣＣレベル以上から
昇圧することができる。これにより、低電源電位下で
も、ノードＮＡの昇圧を参考例に比べてより確実にする
ことができる。 （ｂ） 参考例のような制御回路１０が不用となり、よ
り簡単なクランプ回路２０を用いるだけなので、より簡
単な回路で実現することができる。なお、本発明は、上
記実施例に限定されず種々の変形が可能である。その変
形例としては、例えば次のようなものがある。 （１） 図１中のＮＭＯＳ４は、ＰＮ接合のダイオード
であってもよい。 （２） 図１及び図３中のＮＭＯＳ３，４，１４は、バ
イポーラトランジスタであってもよい。
は、以下の利点がある。 （ａ） ノードＮＡのプリチャージレベルの昇圧を出力
端子ＶＯＵＴ自身の昇圧レベルから供給するようにして
いるため、ノードＮＡを電源電位ＶＣＣレベル以上から
昇圧することができる。これにより、低電源電位下で
も、ノードＮＡの昇圧を参考例に比べてより確実にする
ことができる。 （ｂ） 参考例のような制御回路１０が不用となり、よ
り簡単なクランプ回路２０を用いるだけなので、より簡
単な回路で実現することができる。なお、本発明は、上
記実施例に限定されず種々の変形が可能である。その変
形例としては、例えば次のようなものがある。 （１） 図１中のＮＭＯＳ４は、ＰＮ接合のダイオード
であってもよい。 （２） 図１及び図３中のＮＭＯＳ３，４，１４は、バ
イポーラトランジスタであってもよい。
【００１６】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、昇圧電位を出力する出力端子を第２
のスイッチ手段に接続させて、第２のスイッチ手段のオ
ン状態を制御するようにしたので、第２の昇圧用容量の
第３の電極を、出力端子における昇圧電位によって電源
電位以上の電位にプリチャージすることができる。その
結果、昇圧回路において、低電源電位を用いる場合であ
っても、第２の昇圧用容量の第３の電極における電位が
電源電位以上の電位にプリチャージされるので、 第１の
スイッチ手段を確実にオン状態にさせることができ、延
いては出力端子における電位を確実に電源電位レベルに
までプリチャージさせることができる。
２の発明によれば、昇圧電位を出力する出力端子を第２
のスイッチ手段に接続させて、第２のスイッチ手段のオ
ン状態を制御するようにしたので、第２の昇圧用容量の
第３の電極を、出力端子における昇圧電位によって電源
電位以上の電位にプリチャージすることができる。その
結果、昇圧回路において、低電源電位を用いる場合であ
っても、第２の昇圧用容量の第３の電極における電位が
電源電位以上の電位にプリチャージされるので、 第１の
スイッチ手段を確実にオン状態にさせることができ、延
いては出力端子における電位を確実に電源電位レベルに
までプリチャージさせることができる。
【図１】本発明の実施例を示す昇圧回路の回路図であ
る。
る。
【図２】図１の昇圧回路の動作を説明するための波形図
である。
である。
【図３】本発明の参考例を示す昇圧回路の回路図であ
る。
る。
【図４】図３の昇圧回路の動作を説明するための波形図
である。
である。
【図５】従来の昇圧回路の回路図である。
【図６】図５の昇圧回路の動作を説明するための波形図
である。
である。
【図７】従来の他の昇圧回路の回路図である。
１，２ インバータ ３ ＮＭＯＳ（第１のスイッチ手
段） ４，１４ ＮＭＯＳ（第２のスイッチ手
段） １０ 制御回路 ２０ クランプ回路Ｃ１ ＭＯＳ容量（第１の昇圧用容
量） Ｃ２ ＭＯＳ容量（第２の昇圧用容
量）
段） ４，１４ ＮＭＯＳ（第２のスイッチ手
段） １０ 制御回路 ２０ クランプ回路Ｃ１ ＭＯＳ容量（第１の昇圧用容
量） Ｃ２ ＭＯＳ容量（第２の昇圧用容
量）
フロントページの続き (56)参考文献 特開 平１−286773（ＪＰ，Ａ) 特開 昭56−129570（ＪＰ，Ａ) 特開 平６−195969（ＪＰ，Ａ) 特開 平７−183471（ＪＰ，Ａ) 国際公開94／11943（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/07
Claims (2)
- 【請求項１】 正の電荷を保持する第１の電極と、第１
の入力信号が入力される第２の電極とを備え、前記第１
の電極の電位レベルを昇圧させる第１の昇圧用容量と、 正の電荷を保持する第３の電極と、前記第１の入力信号
の逆相の第２の入力信号が入力される第４の電極とを備
え、前記第３の電極の電位レベルを昇圧させる第２の昇
圧用容量と、 前記第２の昇圧用容量の前記第３の電極に接続された制
御電極を備え、かつ電源電位と前記第１の昇圧用容量の
前記第１の電極との間に接続され、前記第１の入力信号
がハイレベルの時に非導通状態、ローレベルの時に導通
状態となる第１のスイッチ手段と、 前記第１の昇圧用容量の前記第１の電極に接続された出
力端子と、 前記出力端子と前記第２の昇圧用容量の前記第３の電極
との間に接続され、前記第２の入力信号がハイレベルの
時に非導通状態、ローレベルの時に導通状態となる第２
のスイッチ手段と、 前記出力端子と前記電源電位との間に接続され、前記出
力端子の前記電位レベルを所定の電位レベル以下に保持
するクランプ回路とを有することを特徴とする昇圧回
路。 - 【請求項２】 請求項１記載の昇圧回路において、 前記第２のスイッチ手段はＮチャネル型ＭＯＳトランジ
スタによって構成されており、前記Ｎチャネル型ＭＯＳ
トランジスタのゲート電極は前記Ｎチャネル型ＭＯＳト
ランジスタのドレイン電極に接続されていることを特徴
とする昇圧回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06212260A JP3102833B2 (ja) | 1994-09-06 | 1994-09-06 | 昇圧回路 |
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| PCT/JP1995/001770 WO1996008070A1 (fr) | 1994-09-06 | 1995-09-06 | Circuit de preamplification |
| EP95930706A EP0727869B1 (en) | 1994-09-06 | 1995-09-06 | Booster |
| KR1019960702108A KR100342596B1 (ko) | 1994-09-06 | 1995-09-06 | 승압회로 |
| DE69532071T DE69532071T2 (de) | 1994-09-06 | 1995-09-06 | Aufwärtswandlerschaltung |
| US08/637,621 US5877650A (en) | 1994-09-06 | 1995-09-06 | Booster circuit |
| US09/055,999 US6225853B1 (en) | 1994-09-06 | 1998-04-07 | Booster circuit |
| US09/421,951 US6297690B1 (en) | 1994-09-06 | 1999-10-21 | Booster circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06212260A JP3102833B2 (ja) | 1994-09-06 | 1994-09-06 | 昇圧回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0880033A JPH0880033A (ja) | 1996-03-22 |
| JP3102833B2 true JP3102833B2 (ja) | 2000-10-23 |
Family
ID=16619637
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| EP (1) | EP0727869B1 (ja) |
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| KR (1) | KR100342596B1 (ja) |
| DE (1) | DE69532071T2 (ja) |
| TW (1) | TW297967B (ja) |
| WO (1) | WO1996008070A1 (ja) |
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|---|---|---|---|---|
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| KR100256226B1 (ko) * | 1997-06-26 | 2000-05-15 | 김영환 | 레퍼런스 전압 발생 장치 |
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| CA2490757C (en) | 2002-06-26 | 2009-01-27 | Ctb, Inc. | Poultry feeder |
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| FR2856855A1 (fr) * | 2003-06-27 | 2004-12-31 | St Microelectronics Sa | Dispositif de commande d'un commutateur commande en tension |
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| CN106027015B (zh) | 2015-03-24 | 2020-02-28 | 快捷半导体(苏州)有限公司 | 增强型保护性多路复用器 |
| USD1034729S1 (en) * | 2022-08-10 | 2024-07-09 | Boston Dynamics, Inc. | Robotic device |
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