JPS60234354A - バイアス発生回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体回路技術さらには半導体集転回路のデ
バイス技術に適用して特に有効な技術に関するもので、
たとえば、集積回路装置におけるバイアス発生回路に利
用して有効な技術に関するものである。

〔背景技術〕

雑誌「電子科学Ｊ　１９７９年１１月号２８頁には、Ｎ
チャネル型ＭＯＳＦＥＴにより構成されたランダム・ア
クセス・メモリ（ＲＡＭ）に使用する基板バイアス発生
回路が示されている。

第１図は上記雑誌に記載された基板バイアス発生回路と
対応する基板バイアス発生回路の回路図である。同図に
おいてＮ　Ｉ　１〜ＮＮ４はＮチャネルＭＯ８ＦＥＴに
よって構成されたインバータである。Ｎ　Ｉ　ｓ〜ＮＩ
３は遅延回路を構成するＭＯＳＦＥＴ　Ｔ３．Ｔ４およ
びコンデンサＣ２゜Ｃ３とともにリングオシレータを構
成している。

リングオシレータの出力は波形整形用インバータを介し
てチャージポンプ部に供給される。チャージポンプ部は
チャージポンプ用コンデンサＣＩとダイオード接続され
たＮチャネル・エンハンスメント型ＭＯ３ＦＥＴとから
構成されてる。

この回路はＲＡＭが形成される半導体基板上に形成され
インバータエＮ１ないしＩＮ、ｊが５ｖのような正電源
電圧のもとで動作されることに応じて、半導体基板に供
給すべき負電圧を端子Ｖｓ［＋に出力する。

本発明者はメモリ用ＣＭ　ＯＳ　Ｉ　Ｃ（Ｃｏｍｐｌｅ
ｍｅｎ−しａｒｙ　Ｍｅｔａｌ、−０ｘｊ、ｄｅ−５ｅ
ｍｉｃｏｎｄｕｃｔｏｒ　ＩｎｔｅｇｒａｅｅｄＣｉｒ
ｃ旧し）に用いるバック・バイアス発生回路について以
下のような技術を開発した。第２図は本発明者が開発し
た基板バイアス発生回路の具体的回路図である。同図に
おいてＩｃＩはチャージ・ポンプ容量で、たとえば、ゲ
ート多結晶ＳｉとＰ型基板表面のＮ型チャネル間の容量
を利用している。ＴＩ及びＴ２は整流用のＮチャネル・
エンハンスメント型ＭＯ３ＦＥＴである。○ＳＣはチャ
ージポンプ容量を駆動するリングオシレータである。

第３図は本発明者が開発した上記リングオシレータの具
体的回路図である。同図においてＣＩ。

〜ＣＩ□９はＣＭＯ８構成のインバータ　（ＣＭＯＳイ
ンバータ）である。ＣＩ、〜ＣＩ　、、はリングオシレ
ータ部、ＣＩ　ｅ〜ＣＩ　、、は波形整形回路である。

しかしながら、本発明者が解析したところによると、か
かるＮチャネル型デバイスを当該バイアス発生回路の主
要部分としたものをＣＭＯ８構成のＩＣに適用した場合
、以下のよう問題があることが明らかとなった。

すなわち、第２図の回路において、リングオシレータよ
りクロック信号φが発生されると、チャージポンプ作用
によりノードＮ１には負電位が供給されることになる。

このとき容量Ｃ蓋の下側電極すなわち、Ｎ型拡散領域と
の間のＰＮ接合がノードＮ１に供給される負電位によっ
て順方向バイアスされる期間が生ずる。第４図は上記第
２図のバイアス発生回路の動作を説明するためのキャパ
シタ部の断面図である。同図のゲート電極７に印加され
るパルス信号がほぼ５ｖのようなハイレベルからほぼＯ
ｖのようなロウレベルに変化させると、Ｎ型拡散層８は
一時的に順方向バイアスされる。その結果として少数キ
ャリアが基板１に注入される。基板に流れるこの電流は
ＣＭＯ３ＩＣではラッチアップのトリガ電流となるとい
う問題があることが明らかとなった。

そこで、上記の問題点を除去するために本発明者は基板
バイアス発生回路の主要部分が全てＰチャネル型のデバ
イスにより構成された半導体集積回路を開発した。

第５図本発明者が開発したＰチャネル型基板バイアス発
生回路の回路図である。同図において。

Ｏ２０は第３図に示したものと同様なＣＭＯＳリングオ
シレータ及び波形整形回路、Ｃ４はＮ型ウェル領域中に
つくられたＰチャネル型ＭＯ３容量で、そのゲート電極
がノードＮ１につなげられている。Ｔ５及びＴＧは整理
用のＰチャネル・エンハンスメント型ＭＯ８ＦＥＴであ
り、Ｖｉｌａは基板バイアスの出力端子である。ＭＯＳ
ＦＥＴ　Ｔ５゜ＴＧの図示しない基体ゲートおよび容量
Ｃ４を形成するための半導体領域は電源端子のような正
電位点に結合されている。

第６図は、上記第５図のバイアス発生回路の動作を説明
するためのキャパシタ部の断面図である。

同図において、φはチャージポンプ駆動用パルス。

Ｎ、は図に示すノード、Ｎ　ｗｅｌｌは、Ｎ型ウェル領
域、Ｐ−５ｕｂはＰ型Ｓｉ基板、ＲＣは第５図に示す整
流回路、２は特に制限されないがＰチャネルＭＯ３ＦＥ
Ｔのソース・ドレイン領域と同時につくられたＰ型拡散
領域、３はＭＯＳＦＥＴのゲート酸化膜と同時につくら
れた絶縁膜、４はブイールド酸化膜、７は多結晶Ｓｉ等
によるゲート電極である。

上記第５図及び６図に従って１本発明者が開発したＰチ
ャネル型の基板バイアス発生回路の動作を説明する。リ
ングオシレータ出力φがハイレベルになるとノードＮ＋
電位が上昇し、第５図のＭＯＳＦＥＴ　Ｔ、が導通する
。ノートＮｌ　（に与えられる電荷は、Ｇｎｄ電極の電
位をＯＶ（ゼロボルト）とすると、ノードＮ、の電位が
■七ｈ（５）になるまでＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｔ　Ｓ
を介してＧｎｄ電極に流れつづける。ここで、Ｖｔ、ｈ
（５）及びｖｔｈ（６）はＭＯＳＦＥＴ　Ｔ、及び”ｒ
ｅのしきい値　゛電圧である。ＭＯＳＦＥＴ　Ｔぢによ
る電位利用により容量Ｃ４に充電々圧はＶｃｃ　−Ｖｔ
ｈ　（５）になる。次のタイミングで駆動パルスφがロ
ウレベルにされると、ノードＮ１の電位は容量Ｃ４の充
電々圧に従ってほぼ−Ｖｃｃ＋　Ｖｔｈ　（５）まで低
下する。ノードＮｌの負電位によってＭＯ８ＦＥＴＴ６
が導通され、端子ｖ市に負電位が供給される。

それに応じて基板電位は、はぼ−Ｖｃｃ　（５）　＋　
−Ｖｔｈ（６）の値に漸近する。

しかしながら、このような回路においては発生するバイ
アス電圧Ｖｌｌｌａの絶対値がＮチャネル型のものに比
較して０．３〜０．５■のような値だけ小さくなること
を注意しなければならない。すなわち、第２図に示す如
きＮチャネル型のＶａｅ発生回路では、ｖｌ、ａとして
−２，２〜２．７ｖが得られるのに対し、第５図に示す
献きＰチャネル型の基板バイアス発生回路ではｖ１５Ｂ
として−１，８■程度となる。

この原因は、第５図の整流用トランジスタＴ５゜Ｔ６の
それぞれのしきい値電圧が基板効果によって大きく増加
し、その結果、出力負電圧値が低下してしまうこと、及
びＰチャネルＭ０．５ＦＥＴのキャリアの易動度の低さ
によるｖａｅ出力の収束の悪さに起因するものと考えら
れる。

〔発明の目的〕

本発明の１つの目的は、高信頼度のメモリ回路装置を提
供することにある。

本発明の１つの目的は、ラッチアップ等の異常の発生が
実質的にない半導体集積回路を提供することにある。

本発明の１つの目的は、リフレッシュ特性の良好なダイ
ナミック型メモリ回路を提供することにある。

本発明の１つの目的は、高速動作の半導体集積回路を提
供することにある。

本発明の１つの目的は、寄生容量の少ない半導体集積回
路技術を提供することにある。

本発明の１つの目的は、充分な電圧を発生しうる基板バ
イアス発生回路を提供することにある。

本発明の１つの目的は、少数キャリアの発生の少ない基
板バイアス発生回路を提供することにある。

本発明の１つの目的は、ラッチアップ等の異常を発生す
ることの少ない基板バイアス発生回路を提供することに
ある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、Ｐ型基板に負のバイアスを供給する基板バイ
アス発生回路から基板に少数キャリアが注入されるのを
防ぐ為、チャージポンプ容量がＰチャネル・デバイス構
造をとるようにされる。

〔実施例・ｌ〕

第７図は本発明の第１の実施例の基板バイアス発生回路
の回路図である。

Ｏ２０はＣＭＯＳリングオシレータ、Ｃ４はチャージポ
ンプ容量としてのＰチャネル型ＭＯ３容量である。ＭＯ
３容量Ｃ４は、その断面構造を第８図に示す如くＮ型半
導体領域１０上に形成される。ＭＯ８容量Ｃ４は上記Ｎ
型半導体領域ｌＯ上に形成される半導体電極領域２から
なる一方の電極と」二記Ｎ型半導体領域上に絶縁膜もし
くは誘電体膜３ａを介して形成される電極膜７ａからな
る他方の電極とを持つ。特に制供されないが、図示の実
施例では上記半導体電極領域は入力電極とされる。すな
わち上記半導体電極領域は、オシレータ○ＳＣの出力に
結合されている。」二記Ｎ型半導体領域１０は電源電位
のような正電位に維持される。

第７図において、ＲＣはＮチャネルＭＯ３ＦＥ］゛によ
る整流回路部分であり、図示のノードＮ重およびＮチャ
ネル・エンハンスメン１〜型ＭＯ３Ｆ１ΣＴ　Ｔ　Ｉ、
Ｔ２から構成されている。Ｖａａは基板バイアス出力端
子、Ｇｎｄはグランド（接地）端子である。上記ＭＯＳ
ＦＥＴ　Ｔ＊およびＴ２の図示しない基体ゲートは、特
に制限されないが、上記出力端子■聞の電位に維持され
る。なお、上記基板バイアス出力端子のような用語、端
子は実施例の理解を可能とするための単なる便宜上の表
現であり、それ自体独立的もしくは専用的に設けられる
狭い意味での端子を必ずしも意味するものではないと理
解されたい。半導体集積回路においては、例えば半導体
素子電極や導体配線層の一部もしくは全部を端子とみな
すとかできる。

第８図は本発明の第１の実施例の基板バイアス発生回路
の断面図である。同図においてφはリングオシレータの
出力信号、１はＮ１半導体領域で電源端子ＶｃｃとＮ型
ウェル領域１ｏのコンタクトをとるために設けられてい
る。２はチャージポンプ容量の下側電極をなすＰ＋型半
導体領域でＰチャネルＭＯ８ＦＥＴのソースドレインと
同時につくられる。３ａ、３ｂ、３ｃはＭＯＳＦＥＴ及
びＭＯ３容量のゲート絶縁膜で、たとえば、　５ｉ０２
（酸化物）または５ｉ３Ｎａ（窒化物）等により構成さ
れている。４はＬ　ＯＣＯＳ　５ｉ０２膜（選択酸化技
術によって形成された５ｉ０２膜）、５は層間絶縁膜で
、たとえばＣＶＤＰＳＧ膜（化学蒸着法によって形成さ
れたフオスフオ・シリケイト・ガラス膜）またはＳＯＧ
膜（スピン・オン・グラス）および、それらとプラズマ
ＣＶＤ膜（Ｓｉ０２　。

Ｓｉ３　Ｎ４　）との組合せが用いられる。６ａないし
６ｆはＡＱ配線層、７　ａ　ｒ　７　ｂ　ｒ　７　ｄは
ＭＯＳＦＥＴのゲート電極およびＭＯ８容量の上側電極
で多結晶ＳｉまたはＭｏ（モリブデン）、Ｗ（タングス
テン）等の高融点金属およびそれらの組合せが適用され
る。８ａないし８ＣはＮ′″型半導体領域でＭＯＳＦＥ
Ｔのソース・ドレイン領域を形成する。１５は、Ｐ１１
型半導領域であり、８ｄは、Ｎ４型半導体領域である。

これらによりチップ周辺のガードリング領域が形成され
ている。８は上記ＮウェルのＶｃｃコンタクト領域１と
同時につくられてもよい。９はチップ分離部分を示す。

第９図は本発明の第１の実施例の基板バイアス発生回路
の平面レイアウト図である。ただし、図示の都合上、先
の第８図とは完全に対応していなし）６ 第９図において、１はＶＣＣコンタクト用のＮ“型半導
体領域でチャージポンプ容量を取り囲むように形成され
ている。Ｎ＋半導体領域１によって容量Ｃ４の有るＮウ
ェル領域１０のほぼ全体の電位が安定にされる。すなわ
ち、ウェル領域１０が無視し得ない抵抗を持つこと、お
よびオシレータの出力信号φが供給されるＰ“型半導体
領域２とウェル領域との間に無視し得ない寄生結合容量
が存在するので、ウェル領域の電位は、出力信号φに応
じて局部的に変動することになる。ウェル電位の変動は
、またウェル領域１０と半導体基板９との間の接合容量
を介して半導体基板９に不所望な電位変動を与えること
になる。図示のようにコンタクト用のＮ”型半導体領域
１が設けられている場合、ウェル領域の広がり抵抗を充
分に低下させることができ、その結果ウェル領域の局部
的電位変動を可及的に小さくさせることができる。

図示の実施例では、特に制限されないが、ＭＯＳＦＥＴ
　Ｔｓ　、Ｔ２からなる整流回路部分は、半導体基板９
の周辺９ａの近くに配置される。Ｆ○５ＦＥＴ　Ｔ、は
、ソース、ドレイン領域としてのＮ′″型半導体領域８
ａ、８ｂと、これら領域８ａ、８ｂによってはさまれた
半導体基板表面部分にゲート絶縁膜を介して形成された
ゲート電極７ｂとから構成される。ゲート電極７ｂは、
特に制限されないが容量Ｃ４の上側電極７ａと一体的に
形成され、部分７ｃにおいてＮ＋型半導体領域８ｂと接
続されている。同様にＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｔ　２は
ソース・ドレイン領域としてのＮ＋型半導体領域８ａに
は、コンタクト穴１１ａの部分において、回路の接地電
位にされるアルミニウム配線層６ｄがそれにオーミック
接触されている。

この実施例では、図示の整流回路部と半導体基板９の主
面の中央部に配置される図示しない回路素子との間にＮ
型ウェル領域１０が配置される。

Ｎウェル領域１０は整流回路部をコの字形に取り囲むよ
うにするための部分が１０ａないし１０ｃをもつ。これ
によって、整流回路部から基板９に不所望に注入されて
しまう少数キャリアは、Ｎウェル領域によって吸収され
る。その結果、上記少数キャリアが他の回路に悪影響を
及ぼすことが防止される。なお、ウェル領域１０の部分
を更に整流回路部とガードリング領域１．１，８ｄとの
間に延長させることによって、この整流回路部をウェル
領域によって完全に囲むこともできるが、その場合はウ
ェル領域１０の延長部分の形成のために整流回路部を半
導体基板の中央寄りに配置する必要が生ずるとともに半
導体基板の面積増加を考慮しなければならないというこ
とを注意する必要がある。

基板バイアスｖｅａの出力端子はチップの周辺に設けら
れた上記Ｎ型（Ｎ＋）半導体領域８ｄと、上記Ｐ型（Ｐ
＋）半導体領域１５と、それに沿って設けられたコンタ
クトホール部において上記領域８ｄ及び１５に接続され
たアルミニウム配線層１２とから構成されている。図示
のガードリング領域を形成する領域のうち、Ｎ型領域８
ｄは、特に制限されないが、チップ分離領域をも構成し
ている。半導体基板９はダイシング等の方法により複数
のチップに分離される。

第１０図は本発明の基板バイアス発生回路が適用される
メモリ回路の具体的チップ全体レイアウト図である。

同図において、ＭＭはメモリセル、デコーダ及びセンス
アンプ等がレイアウトされているメモリマット部分、Ｐ
Ｃ，及びＰＣ２はタイミング回路、各種バッファ及び入
出力回路等からなるメモリ周辺回路、ｏＳＣ基板バイア
ス発生回路のＣＭＯＳリングオシレータ、１３はチャー
ジポンプ容量部分、１４は整流回路部分、１２はＮ型（
Ｎｏ）拡散層とＰ型（Ｐ＋）拡散層とよりなるガードリ
ング領域である。

次に第７〜第１０図にもとづいて上記第１の実施例の基
板バイアス発生回路の動作を説明する。

リングオシレータの出力はそのロウレベルがＯｖ、ハイ
レベルがほぼＶｃｃ（ここでは、たとえばＶｃｃ＝５Ｖ
とする。）である。リングオシレータの出力がハイレベ
ルのとき、ノードＮ１が初期の値からＶｔｈ（１）に下
るまで電子がＧｎｄからノードＮ１に移送される。ここ
でｖｔｈ（Ｎ）はトランジスタＴＮのしきい値電圧を示
す。

次に、リングオシレータの出力がロウレベルすなわちＯ
ｖになると、ノードＮｏの電位は−Ｖｃｃ＋Ｖｔｈ（１
）まで低下する。この状態でノードＮ１の電位がＶａａ
端子の電位よりＶｔｈ（２）だけ低い電位に上昇するま
で、ノードＮ、がら基板すなわちＶｌ！＋１５端子に電
子が供給される。すなわち、基板へ負のバイアスが供給
される。

かかる構成の回路では、チャージポンプ容量ＣｑのＮｉ
側電極がプレート側（ゲート電極）とされている為、ノ
ードＮ１が大きな電位変動を伴なっても、容量Ｃ４自体
が少数キャリアの発生源となることはない。すなわち、
一方の容量端子であるＰ＋拡散領域（第８〜９図の２）
には原則的に０〜Ｖｃｃまでの電圧しかがからないので
、ウェル領域ひいては基板領域に少数キャリアが注入さ
れることはない。

第７図においてノードＮ、の電位が−Ｖｃｃ＋Ｖｔｈ（
１）まで低下したとき、基板電位がせいぜい−Ｖｃｃ＋
　Ｖｔｈ　（１）　＋　Ｖｔ、ｈ　（２）までであるこ
とを考慮すると、上記状態ではトランジスタＴ１及びＴ
２のノードＮ＋に接続されたソースまたはドレイン拡散
層と基板間のＰＮ接合が順方向バイアスされて、基板に
少数キャリアである電子が注入される。このような少数
キャリアは、ダイナミックメモリ回路（ＤＲＡＭ）にお
いては、メモリ内容を変化させたり、ＣＭＯ３ＩＣにお
いてはラッチアップの原因になる等種々の問題を惹起す
る。しかしながら、第９図に示すようなレイアウトでは
、たとえ整流回路部分より少数キャリアが注入されたと
しても、その少数キャリアは整流回路部分をコの字型に
包囲しているＮ型ウェル領域とＶｃｃコンタクト用Ｎ型
（Ｎｏ）拡散領域によって吸収され為、そのため第１０
図のレイアウトに示す如き周辺のリングオシレータ０８
Ｃ１周辺回路部及びメモリマット部に悪影響を及ぼす可
能性が低減される。

第１１図は、本発明の上記第１の実施例及び本発明者が
先に開発した第５図に対応する完全Ｐチャネル型基板バ
イアス発生日Ｈｚ　Ｖ　ａａ出力特性をシュミレーショ
ン比較したものである。

同図において、実線は本発明の第１の実施例のＰ−Ｎチ
ャネル構成の場合、破線は完全Ｐチャネル構成の場合を
示す。この図から明らかなように、完全Ｐチャネル構成
と比較して０．７Ｖ程度太きいバイアス出力を得ること
ができる。

〔実施例・２〕 第１２図は本発明の第２の実施例の基板バイアス発生回
路の回路図である。

同図において、Ｏ２０はＣＭＯＳリングオシレータ、Ｃ
４はＮ型つエリ領域内につくられたＰチャネル型ＭＯ５
容量でチャージポンプ用容量として用いられる。Ｎ１は
図示のノード、Ｔ２は基板上につくられたＮチャネル・
エンハンスメント型ＭＯ８ＦＥＴ、Ｔ、５はＮ型ウェル
領域上につくられたＰチャネル・エンハンスメント型Ｍ
Ｏ３ＦＥＴで、このＴ２及びＴｇにより整流回路が構成
されている。

この回路ではトランジスタＴ、５のバックゲー１−がＮ
ウェルすなわちＶＣＣに接続されているのでｖｔｈの基
板効果による増加が少なく、電圧ロスが小さい。また、
ＭＯＳＦＥＴ　Ｔ２に関してもバックゲートは■ｌＩＢ
に接続されている為、ｖｔｈの基板効果は比較的小さく
電圧ロスも小さい。よって、本回路によれば、少数キャ
リアの発生を防止しかつ、大きな出力負バイアス電圧を
得ることができる。

〔効果〕

（１）チャージポンプ用のキャパシタＰチャネル・ＭＯ
Ｓキャパシタにより構成したので、電位変動の大きいノ
ードＮ、側がゲート電極により構成されるので、Ｎ、ノ
ードが拡散層側で構成された場合におこる種々の問題を
解決することができる。

（２）チャージポンプ用キャパシタを独立したウェル内
に構成したので、他のデバイスと同一のウェル内に構成
した場合に問題となる種々の寄生サイリスタ効果等を除
去することができる。

（３）整流回路をＮチャネルＭＯ３ＦＥＴにより構成し
たので、ＰチャネルＭＯ８ＦＥＴの場合に比較して、基
板効果及び応答速度の改善により高バイアス出力を得る
ことができる。

（４）整流回路をＰチャネル及びＮチャネルＭＯ３ＦＥ
Ｔにより構成したので、Ｎチャネルのみで構成した場合
に比較して、基板効果による損失が減少し、さらに、高
バイアス出力を得ることができる。

（５）少数キャリアを発生する部分をＮウェル領域で囲
み、メモリマットとの間に発振回路をおくレイアウトに
より、高信頼度のメモリ回路を提供することができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、本願におい
ては、Ｐ基板Ｎウェルの場合について説明したが、Ｎ基
板Ｐウェルのタイプ及びエピタキシャル技術によるもの
ツインタブ形式のものにも適用できる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳダイナミッ
ク・メモリについて説明したが、それに限定されるもの
ではなく、たとえば、マイクロコンピュータその他の演
算回路・メモリ回路等へも適用できる。

また、本発明はゲート電極と基板間の容量によるキャパ
シタを用いたものに限らず、たとえば、２層多結晶Ｓｉ
間の容量等を用いたものにも適用できる。

また、本発明は、基板に溝をぼることにより分離を行な
う。いわゆるトレンチ分離方式等の場合にも適用できる
ことはいうまでもない。

【図面の簡単な説明】

第１図は、公知の基板バイアス発生回路の回路図、 第２図は、本発明者が開発したＮチャネル型基板バイア
ス発生回路の回路図、 第３図は、上記第２図のリングオシレータの具体的回路
、 第４図は、上記第２図のバイアス発生回路の動作を説明
するためのキャパシタ部の断面図、第５図は、本発明者
が開発したＰチャネル型基板バイアス発生回路の回路図
、 第６図は、上記第５図のバイアス発生回路の動作を説明
するためのキャパシタ部の断面図、第７図は、本発明の
基板バイアス発生回路の回路図、 第８図は、本発明の半導体集積回路の要部断面図、 第９図は、本発明の半導体集積回路の要部断面図、 第１０図は、本発明の半導体集積回路のチップ全体レイ
アウト図、 第１１図は、本発明の基板バイアス発生回路のシュミレ
ーションによる特性図、 第１２図は、本発明の他の実施例の基板バイアス発生回
路の回路図である。 〔記号の説明〕 Ｔ１〜Ｔ４・・・Ｎチャネル・エンハンスメント型ＭＯ
Ｓ　Ｆ　Ｅ　Ｔ−Ｔｇ〜ＴＧ・・Ｐチャネル・エンハン
スメント型ＭＯ８ＦＥＴ、Ｎ　Ｉ　ｓ〜ＮＩ４・・Ｎチ
ャネルＭＯ３ＦＥＴ構成のインバータ、ＣＩ　ｓ〜ＣＩ
　、、・・・ＭＯ３ＦＥＴ構成のインバータ、Ｃ１〜Ｃ
３・・・キャパシタ、Ｃ４・・・ＰチャネルＭＯＳキャ
パシタ、■闘・・・基板バイアス端子、Ｏ２０・・・リ
ングオシレータ、ＲＣ整流回路、Ｎ１・各図に示すノー
ド、φ・・・リングオシレータの出力、Ｐ　−３ｕｂ・
・・Ｐ型基板、ＭＭ・・メモリマット、ＰＣＩ。 ＰＣ２・・・周辺回路、Ｎ−ｗｅｌｌ・・・Ｎ型ウェル
領域、１・・・Ｎ＋型拡散領域、２・・ｐ”型拡散領域
、３・・・ゲート酸化膜、４・・フィールド酸化膜、５
・・・層間ＣＶＤ　Ｐ　Ｓ　Ｇ、６・＝ＡＱ配線、７・
多結晶Ｓｉゲート電極、８Ｎ＋型拡散領域、９・・チッ
プ端面１０・・・Ｎ型ウェル領域、１１・・コンタクト
部分、１２・・・ＡＱガートリング、１３・・Ｎウェル
部、１４・・・整流回路部、１５・・・Ｐ１型拡散領域
。 第　１　図 池を 第　２　図 ｆｎｄ。 第　４　図 Ｎ／ （ ／ 第　５　図 （Ｐ） σｙｔｄ 第　６　図 第　７　図 Ｌ　Ｊ 第　１０　図 第　１１　図 誓ｃ（Ｖ）

Claims (1)

【特許請求の範囲】
1. １、チャージポンプ作用を行なうキャパシタと整流素子
   よりなり、振動電圧を入力することによって電源電圧範
   囲以外の範囲の電圧を発生するバイアス発生回路であっ
   て、上記キャパシタは第１導電型の半導体領域上に形成
   されかつ上記第１導電型の半導体領域上に形成された第
   ２導電型の半導体電極領域をその１つの電極としてなり
   、上記整流素子は第２導電型の半導体領域上に形成され
   る第１導電チヤネル型の半導体素子から構成されてなる
   ことを特徴とするバイアス発生回路。