JPH09312401A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09312401A JPH09312401A JP8125795A JP12579596A JPH09312401A JP H09312401 A JPH09312401 A JP H09312401A JP 8125795 A JP8125795 A JP 8125795A JP 12579596 A JP12579596 A JP 12579596A JP H09312401 A JPH09312401 A JP H09312401A
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Abstract
(57)【要約】
【課題】ＳＯＩ層の膜厚バラツキに起因するしきい値電
圧のバラツキによる不具合を回避する。 【解決手段】シリコン基板１５上にポリシリコン膜１６
およびシリコン酸化膜１７を介して薄膜ＳＯＩ層１８，
２１が形成され、薄膜ＳＯＩ層１８，２１を用いてＣＭ
ＯＳ回路を構成している。ＰチャネルおよびＮチャネル
ＭＯＳＦＥＴに対向して不純物ドープトポリシリコン層
２８が配置され、各ＭＯＳＦＥＴのしきい値電圧を調整
すべく電荷が蓄積されている。ＰチャネルおよびＮチャ
ネルＭＯＳＦＥＴに対向して不純物ドープトポリシリコ
ン層（３０）がそれぞれ配置され、バイアス電圧切替回
路は待機時には各ＭＯＳＦＥＴのしきい値電圧の絶対値
を大きくすべき電位を印加し、動作時には同しきい値電
圧の絶対値を小さくすべき電位を印加する。
圧のバラツキによる不具合を回避する。 【解決手段】シリコン基板１５上にポリシリコン膜１６
およびシリコン酸化膜１７を介して薄膜ＳＯＩ層１８，
２１が形成され、薄膜ＳＯＩ層１８，２１を用いてＣＭ
ＯＳ回路を構成している。ＰチャネルおよびＮチャネル
ＭＯＳＦＥＴに対向して不純物ドープトポリシリコン層
２８が配置され、各ＭＯＳＦＥＴのしきい値電圧を調整
すべく電荷が蓄積されている。ＰチャネルおよびＮチャ
ネルＭＯＳＦＥＴに対向して不純物ドープトポリシリコ
ン層（３０）がそれぞれ配置され、バイアス電圧切替回
路は待機時には各ＭＯＳＦＥＴのしきい値電圧の絶対値
を大きくすべき電位を印加し、動作時には同しきい値電
圧の絶対値を小さくすべき電位を印加する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造を
採用し、かつ、低い電圧で使用される携帯機器用等のＤ
ＳＰ、ＣＰＵ等の半導体装置に有効な技術である。
し、特に、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造を
採用し、かつ、低い電圧で使用される携帯機器用等のＤ
ＳＰ、ＣＰＵ等の半導体装置に有効な技術である。
【０００２】
【従来の技術】従来、ＣＭＯＳ（Ｃomplementary Ｍet
al Ｏxide Ｓemiconductor）においてシステム電源の
低電圧化と高速化、消費電力の低減を両立させる一方法
としてＭＯＳＦＥＴのしきい値電圧を各ＭＯＳＦＥＴの
動作状態においては低く、待機状態（スタンバイ状態）
においては高くする変調しきい値と呼ばれる手法をとっ
てきた。このしきい値電圧制御手法として基板バイアス
効果を利用すべくＳＯＩ構造を用いて、薄膜ＳＯＩＭＯ
ＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield
Ｅffect Ｔransistor ）の下方に配置したバックゲート
にＭＯＳＦＥＴの動作状態に合わせて電源電圧とグラン
ド電圧のどちらかを印加することによってしきい値電圧
を制御しようとするものがあった。このようにＳＯＩ分
離を用いたバックゲート構造を採用すると、通常のバル
ク基板上で同様な効果をもたらす場合におけるＭＯＳＦ
ＥＴを基板から電気的に分離するための特殊なウェル構
造を必要としないというメリットがある。
al Ｏxide Ｓemiconductor）においてシステム電源の
低電圧化と高速化、消費電力の低減を両立させる一方法
としてＭＯＳＦＥＴのしきい値電圧を各ＭＯＳＦＥＴの
動作状態においては低く、待機状態（スタンバイ状態）
においては高くする変調しきい値と呼ばれる手法をとっ
てきた。このしきい値電圧制御手法として基板バイアス
効果を利用すべくＳＯＩ構造を用いて、薄膜ＳＯＩＭＯ
ＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield
Ｅffect Ｔransistor ）の下方に配置したバックゲート
にＭＯＳＦＥＴの動作状態に合わせて電源電圧とグラン
ド電圧のどちらかを印加することによってしきい値電圧
を制御しようとするものがあった。このようにＳＯＩ分
離を用いたバックゲート構造を採用すると、通常のバル
ク基板上で同様な効果をもたらす場合におけるＭＯＳＦ
ＥＴを基板から電気的に分離するための特殊なウェル構
造を必要としないというメリットがある。
【０００３】
【発明が解決しようとする課題】しかし、この方法では
構造上、貼合基板を用いることが必要であり、基板とし
て用いるＳＯＩ層の膜厚バラツキに起因するしきい値電
圧のバラツキが発生してしまうという不具合がある。そ
のため、しきい値電圧のバラツキによる設計値からのズ
レを調整する必要が生じる。このしきい値電圧のバラツ
キを低減すべく、例えば、デバイス動作前において埋込
導電体層（バックゲート電極に相当するもの）にしきい
値電圧調整のための電荷蓄積を行い、その後のデバイス
動作時において変調しきい値を目的とした電圧を印加す
る際には、蓄積した電荷がその配線を通して流出してし
まう。
構造上、貼合基板を用いることが必要であり、基板とし
て用いるＳＯＩ層の膜厚バラツキに起因するしきい値電
圧のバラツキが発生してしまうという不具合がある。そ
のため、しきい値電圧のバラツキによる設計値からのズ
レを調整する必要が生じる。このしきい値電圧のバラツ
キを低減すべく、例えば、デバイス動作前において埋込
導電体層（バックゲート電極に相当するもの）にしきい
値電圧調整のための電荷蓄積を行い、その後のデバイス
動作時において変調しきい値を目的とした電圧を印加す
る際には、蓄積した電荷がその配線を通して流出してし
まう。
【０００４】そこで、この発明の目的は、ＳＯＩ層の膜
厚バラツキに起因するしきい値電圧のバラツキによる不
具合を回避することにある。
厚バラツキに起因するしきい値電圧のバラツキによる不
具合を回避することにある。
【０００５】
【課題を解決するための手段】請求項１に記載の発明に
よれば、少なくともＰチャネルおよびＮチャネルＭＯＳ
ＦＥＴのチャネル領域に対向して電荷蓄積用導電体層を
配置し、この電荷蓄積用導電体層に電荷を蓄積して各Ｍ
ＯＳＦＥＴのしきい値電圧を調整する。そして、この状
態で、バイアス電圧切替手段が待機時には各ＭＯＳＦＥ
Ｔのしきい値電圧の絶対値を大きくすべき電位を第１お
よび第２の電極に印加し、動作時には同しきい値電圧の
絶対値を小さくすべき電位を第１および第２の電極に印
加する。
よれば、少なくともＰチャネルおよびＮチャネルＭＯＳ
ＦＥＴのチャネル領域に対向して電荷蓄積用導電体層を
配置し、この電荷蓄積用導電体層に電荷を蓄積して各Ｍ
ＯＳＦＥＴのしきい値電圧を調整する。そして、この状
態で、バイアス電圧切替手段が待機時には各ＭＯＳＦＥ
Ｔのしきい値電圧の絶対値を大きくすべき電位を第１お
よび第２の電極に印加し、動作時には同しきい値電圧の
絶対値を小さくすべき電位を第１および第２の電極に印
加する。
【０００６】このように、第１および第２の電極（バイ
アス電圧切替用電極）とは別に電荷蓄積用導電体層を配
置したので、変調しきい値を目的とした電圧を第１およ
び第２の電極に印加する際には、蓄積した電荷がその配
線を通して流出することが無い。このようにしてＳＯＩ
層の膜厚バラツキに起因するしきい値電圧のバラツキに
よる不具合を回避することができる。
アス電圧切替用電極）とは別に電荷蓄積用導電体層を配
置したので、変調しきい値を目的とした電圧を第１およ
び第２の電極に印加する際には、蓄積した電荷がその配
線を通して流出することが無い。このようにしてＳＯＩ
層の膜厚バラツキに起因するしきい値電圧のバラツキに
よる不具合を回避することができる。
【０００７】請求項２に記載の発明によれば、少なくと
もＭＯＳＦＥＴのチャネル領域に対向して第１，第２の
導電体層が配置され、第１端子からＭＯＳＦＥＴのしき
い値電圧を調整するための電荷が蓄積される。そして、
この状態で、バイアス電圧切替手段が待機時には各ＭＯ
ＳＦＥＴのしきい値電圧の絶対値を大きくすべき電位を
前記導電体層の第２端子を通して印加し、動作時には同
しきい値電圧の絶対値を小さくすべき電位を前記第２端
子を通して印加する。
もＭＯＳＦＥＴのチャネル領域に対向して第１，第２の
導電体層が配置され、第１端子からＭＯＳＦＥＴのしき
い値電圧を調整するための電荷が蓄積される。そして、
この状態で、バイアス電圧切替手段が待機時には各ＭＯ
ＳＦＥＴのしきい値電圧の絶対値を大きくすべき電位を
前記導電体層の第２端子を通して印加し、動作時には同
しきい値電圧の絶対値を小さくすべき電位を前記第２端
子を通して印加する。
【０００８】このとき、第１の導電体層の第２端子側に
は第１のダイオードが、又、第２の導電体層の第２端子
側には第２のダイオードが配置されているので、導電体
層に蓄積した電荷が保持される。
は第１のダイオードが、又、第２の導電体層の第２端子
側には第２のダイオードが配置されているので、導電体
層に蓄積した電荷が保持される。
【０００９】このように、電荷蓄積用およびバイアス電
圧切替用の導電体層におけるバイアス電圧切替用端子に
ダイオードを配したので、変調しきい値を目的とした電
位を第１および第２の導電体層に印加する際には、蓄積
した電荷がその配線を通して流出することが無い。この
ようにしてＳＯＩ層の膜厚バラツキに起因するしきい値
電圧のバラツキによる不具合を回避することができる。
圧切替用の導電体層におけるバイアス電圧切替用端子に
ダイオードを配したので、変調しきい値を目的とした電
位を第１および第２の導電体層に印加する際には、蓄積
した電荷がその配線を通して流出することが無い。この
ようにしてＳＯＩ層の膜厚バラツキに起因するしきい値
電圧のバラツキによる不具合を回避することができる。
【００１０】請求項３に記載の発明によれば、バイアス
電圧切替手段は待機時には高・低電圧印加パルスにおけ
るパルス周期に対するパルス幅の割合を所定値としたパ
ルスを、各ＭＯＳＦＥＴのしきい値電圧の絶対値を大き
くすべき電位として第１および第２の電極に印加し、動
作時には高・低電圧印加パルスにおけるパルス周期に対
するパルス幅の割合を所定値としたパルスを、各ＭＯＳ
ＦＥＴのしきい値電圧の絶対値を小さくすべき電位とし
て第１および第２の電極に印加する。
電圧切替手段は待機時には高・低電圧印加パルスにおけ
るパルス周期に対するパルス幅の割合を所定値としたパ
ルスを、各ＭＯＳＦＥＴのしきい値電圧の絶対値を大き
くすべき電位として第１および第２の電極に印加し、動
作時には高・低電圧印加パルスにおけるパルス周期に対
するパルス幅の割合を所定値としたパルスを、各ＭＯＳ
ＦＥＴのしきい値電圧の絶対値を小さくすべき電位とし
て第１および第２の電極に印加する。
【００１１】このように、高電圧値と低電圧値との間の
所定の電位を所定のデューティ比により生成でき、電荷
蓄積によるバラツキ補正を行っていないので、変調しき
い値を目的とした電圧を第１および第２の電極に印加す
る際には、蓄積した電荷がその配線を通して流出するこ
とも無い。このようにしてＳＯＩ層の膜厚バラツキに起
因するしきい値電圧のバラツキによる不具合を回避する
ことができる。
所定の電位を所定のデューティ比により生成でき、電荷
蓄積によるバラツキ補正を行っていないので、変調しき
い値を目的とした電圧を第１および第２の電極に印加す
る際には、蓄積した電荷がその配線を通して流出するこ
とも無い。このようにしてＳＯＩ層の膜厚バラツキに起
因するしきい値電圧のバラツキによる不具合を回避する
ことができる。
【００１２】請求項４に記載の発明によれば、バイアス
電圧切替手段は待機時には各ＭＯＳＦＥＴのしきい値電
圧の絶対値を大きくすべき電位を第１および第２の電極
に印加し、動作時には電源電圧を昇圧する昇圧回路から
の電位を、各ＭＯＳＦＥＴのしきい値電圧の絶対値を小
さくすべき電位として第１および第２の電極に印加す
る。
電圧切替手段は待機時には各ＭＯＳＦＥＴのしきい値電
圧の絶対値を大きくすべき電位を第１および第２の電極
に印加し、動作時には電源電圧を昇圧する昇圧回路から
の電位を、各ＭＯＳＦＥＴのしきい値電圧の絶対値を小
さくすべき電位として第１および第２の電極に印加す
る。
【００１３】このように、電源電圧よりも高い所定の電
位を昇圧回路により生成でき、電荷蓄積によるバラツキ
補正を行っていないので、変調しきい値を目的とした電
圧を第１および第２の電極に印加する際には、蓄積した
電荷がその配線を通して流出することも無い。このよう
にしてＳＯＩ層の膜厚バラツキに起因するしきい値電圧
のバラツキによる不具合を回避することができる。
位を昇圧回路により生成でき、電荷蓄積によるバラツキ
補正を行っていないので、変調しきい値を目的とした電
圧を第１および第２の電極に印加する際には、蓄積した
電荷がその配線を通して流出することも無い。このよう
にしてＳＯＩ層の膜厚バラツキに起因するしきい値電圧
のバラツキによる不具合を回避することができる。
【００１４】請求項５に記載の発明によれば、ＳＩＭＯ
Ｘ（Ｓeparation by ＩmplantedＯxygen ）法により単
結晶半導体層が形成されており、単結晶半導体層は膜厚
バラツキは少ない。そして、半導体基板に形成された第
１，第２の電極（不純物拡散領域）に対し、バイアス電
圧切替手段は、待機時には各ＭＯＳＦＥＴのしきい値電
圧の絶対値を大きくすべき電位を印加し、動作時には同
しきい値電圧の絶対値を小さくすべき電位を印加する。
Ｘ（Ｓeparation by ＩmplantedＯxygen ）法により単
結晶半導体層が形成されており、単結晶半導体層は膜厚
バラツキは少ない。そして、半導体基板に形成された第
１，第２の電極（不純物拡散領域）に対し、バイアス電
圧切替手段は、待機時には各ＭＯＳＦＥＴのしきい値電
圧の絶対値を大きくすべき電位を印加し、動作時には同
しきい値電圧の絶対値を小さくすべき電位を印加する。
【００１５】このように、単結晶半導体層には膜厚バラ
ツキが少なく、電荷蓄積によるバラツキ補正を行ってい
ないので、変調しきい値を目的とした電圧印加を行う際
には、蓄積した電荷がその配線を通して流出することも
無い。このようにしてＳＯＩ層の膜厚バラツキに起因す
るしきい値電圧のバラツキによる不具合を回避すること
ができる。
ツキが少なく、電荷蓄積によるバラツキ補正を行ってい
ないので、変調しきい値を目的とした電圧印加を行う際
には、蓄積した電荷がその配線を通して流出することも
無い。このようにしてＳＯＩ層の膜厚バラツキに起因す
るしきい値電圧のバラツキによる不具合を回避すること
ができる。
【００１６】
（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。
態を図面に従って説明する。
【００１７】図１には、本実施の形態における半導体装
置の電気的構成図を示す。本半導体装置は、ＬＳＩ（Ｌ
arge Ｓcale Ｉntegrated Ｃircuits ）１とバイアス
電圧切替手段としてのバイアス電圧切替回路２から構成
されている。ＬＳＩ１は、４つのインバータ回路３，
４，５，６よりなり、各インバータ回路３〜６が直列に
接続されている。
置の電気的構成図を示す。本半導体装置は、ＬＳＩ（Ｌ
arge Ｓcale Ｉntegrated Ｃircuits ）１とバイアス
電圧切替手段としてのバイアス電圧切替回路２から構成
されている。ＬＳＩ１は、４つのインバータ回路３，
４，５，６よりなり、各インバータ回路３〜６が直列に
接続されている。
【００１８】ＬＳＩ１の各インバータ回路３，４，５，
６は、図２に示すように、ＣＭＯＳ回路により構成され
ている。つまり、インバータ回路３はＰチャネルＭＯＳ
ＦＥＴ７とＮチャネルＭＯＳＦＥＴ８からなり、インバ
ータ回路４はＰチャネルＭＯＳＦＥＴ９とＮチャネルＭ
ＯＳＦＥＴ１０からなる。又、インバータ回路５はＰチ
ャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１２
からなり、インバータ回路６はＰチャネルＭＯＳＦＥＴ
１３とＮチャネルＭＯＳＦＥＴ１４からなる。
６は、図２に示すように、ＣＭＯＳ回路により構成され
ている。つまり、インバータ回路３はＰチャネルＭＯＳ
ＦＥＴ７とＮチャネルＭＯＳＦＥＴ８からなり、インバ
ータ回路４はＰチャネルＭＯＳＦＥＴ９とＮチャネルＭ
ＯＳＦＥＴ１０からなる。又、インバータ回路５はＰチ
ャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１２
からなり、インバータ回路６はＰチャネルＭＯＳＦＥＴ
１３とＮチャネルＭＯＳＦＥＴ１４からなる。
【００１９】インバータ回路３，４，５，６のＰチャネ
ルＭＯＳＦＥＴ７，９，１１，１３のそれぞれのソース
端子には電源電圧ＶDD（３ボルト）が印加される。又、
インバータ回路３，４，５，６のＮチャネルＭＯＳＦＥ
Ｔ８，１０，１２，１４のそれぞれのソース端子にはグ
ランド電位（０ボルト）が印加される。さらに、インバ
ータ回路３におけるＰチャネルおよびＮチャネルＭＯＳ
ＦＥＴ７，８のゲート端子には入力信号が入力されると
ともに、インバータ回路６におけるＰチャネルおよびＮ
チャネルＭＯＳＦＥＴ１３，１４のドレイン端子には出
力信号が出力されるようになっている。
ルＭＯＳＦＥＴ７，９，１１，１３のそれぞれのソース
端子には電源電圧ＶDD（３ボルト）が印加される。又、
インバータ回路３，４，５，６のＮチャネルＭＯＳＦＥ
Ｔ８，１０，１２，１４のそれぞれのソース端子にはグ
ランド電位（０ボルト）が印加される。さらに、インバ
ータ回路３におけるＰチャネルおよびＮチャネルＭＯＳ
ＦＥＴ７，８のゲート端子には入力信号が入力されると
ともに、インバータ回路６におけるＰチャネルおよびＮ
チャネルＭＯＳＦＥＴ１３，１４のドレイン端子には出
力信号が出力されるようになっている。
【００２０】図３には本半導体装置の平面図を示すとと
もに、図４には図３のＡ−Ａ断面図を、図５には図３の
Ｂ−Ｂ断面図を示す。図３〜５において、半導体基板と
しての単結晶シリコン基板１５の上には貼合用ポリシリ
コン膜１６を介して絶縁体層としてのシリコン酸化膜１
７が形成されている。このシリコン酸化膜１７の表面
に、単結晶半導体層としての薄膜の単結晶シリコン層
（以下、薄膜ＳＯＩ層という）１８，１９，２０，２
１，２２，２３，２４，２５が形成されている。各薄膜
ＳＯＩ層１８〜２５にはゲート酸化膜２６を介してポリ
シリコンゲート電極２７が配置されている。そして、薄
膜ＳＯＩ層１８〜２１にてＰチャネルＭＯＳＦＥＴ７，
９，１１，１３が、又、薄膜ＳＯＩ層２２〜２５にてＮ
チャネルＭＯＳＦＥＴ８，１０，１２，１４が形成され
ている。このようにして、ＬＳＩ１を構成するＰチャネ
ルとＮチャネルの薄膜ＳＯＩＭＯＳＦＥＴが形成されて
いる。ここで、各ＭＯＳＦＥＴはチャネル領域の最大空
乏層幅よりもＳＯＩ層１８〜２５の厚さが薄くチャネル
形成時にＳＯＩ層１８〜２５が完全に空乏化するように
なっている。
もに、図４には図３のＡ−Ａ断面図を、図５には図３の
Ｂ−Ｂ断面図を示す。図３〜５において、半導体基板と
しての単結晶シリコン基板１５の上には貼合用ポリシリ
コン膜１６を介して絶縁体層としてのシリコン酸化膜１
７が形成されている。このシリコン酸化膜１７の表面
に、単結晶半導体層としての薄膜の単結晶シリコン層
（以下、薄膜ＳＯＩ層という）１８，１９，２０，２
１，２２，２３，２４，２５が形成されている。各薄膜
ＳＯＩ層１８〜２５にはゲート酸化膜２６を介してポリ
シリコンゲート電極２７が配置されている。そして、薄
膜ＳＯＩ層１８〜２１にてＰチャネルＭＯＳＦＥＴ７，
９，１１，１３が、又、薄膜ＳＯＩ層２２〜２５にてＮ
チャネルＭＯＳＦＥＴ８，１０，１２，１４が形成され
ている。このようにして、ＬＳＩ１を構成するＰチャネ
ルとＮチャネルの薄膜ＳＯＩＭＯＳＦＥＴが形成されて
いる。ここで、各ＭＯＳＦＥＴはチャネル領域の最大空
乏層幅よりもＳＯＩ層１８〜２５の厚さが薄くチャネル
形成時にＳＯＩ層１８〜２５が完全に空乏化するように
なっている。
【００２１】又、ポリシリコン膜１６の配置領域におけ
る表層部には、不純物がドープされた不純物ドープトポ
リシリコン層（フローティング導電体層）２８が埋設さ
れている。この不純物ドープトポリシリコン層２８にて
電荷蓄積用導電体層が構成されている。電荷蓄積用不純
物ドープトポリシリコン層２８の表面は、シリコン酸化
膜２９にて覆われている。電荷蓄積用不純物ドープトポ
リシリコン層２８はＰチャネルおよびＮチャネルＭＯＳ
ＦＥＴを構成する各薄膜ＳＯＩ層１８〜２５の下方にお
いて延設されている。
る表層部には、不純物がドープされた不純物ドープトポ
リシリコン層（フローティング導電体層）２８が埋設さ
れている。この不純物ドープトポリシリコン層２８にて
電荷蓄積用導電体層が構成されている。電荷蓄積用不純
物ドープトポリシリコン層２８の表面は、シリコン酸化
膜２９にて覆われている。電荷蓄積用不純物ドープトポ
リシリコン層２８はＰチャネルおよびＮチャネルＭＯＳ
ＦＥＴを構成する各薄膜ＳＯＩ層１８〜２５の下方にお
いて延設されている。
【００２２】又、ポリシリコン膜１６の配置領域におけ
る前記不純物ドープトポリシリコン層２８の下には、第
１の電極としてのＰチャネル用不純物ドープトポリシリ
コン層３０と、第２の電極としてのＮチャネル用不純物
ドープトポリシリコン層３１とが埋設されている。Ｐチ
ャネル用不純物ドープトポリシリコン層３０の表面はシ
リコン酸化膜３２にて覆われ、Ｎチャネル用不純物ドー
プトポリシリコン層３１はシリコン酸化膜３３にて覆わ
れている。Ｐチャネル用不純物ドープトポリシリコン層
３０はＰチャネルＭＯＳＦＥＴを構成する各薄膜ＳＯＩ
層１８〜２１の下方において延設されている。又、Ｎチ
ャネル用不純物ドープトポリシリコン層３１はＮチャネ
ルＭＯＳＦＥＴを構成する各薄膜ＳＯＩ層２２〜２５の
下方において延設されている。
る前記不純物ドープトポリシリコン層２８の下には、第
１の電極としてのＰチャネル用不純物ドープトポリシリ
コン層３０と、第２の電極としてのＮチャネル用不純物
ドープトポリシリコン層３１とが埋設されている。Ｐチ
ャネル用不純物ドープトポリシリコン層３０の表面はシ
リコン酸化膜３２にて覆われ、Ｎチャネル用不純物ドー
プトポリシリコン層３１はシリコン酸化膜３３にて覆わ
れている。Ｐチャネル用不純物ドープトポリシリコン層
３０はＰチャネルＭＯＳＦＥＴを構成する各薄膜ＳＯＩ
層１８〜２１の下方において延設されている。又、Ｎチ
ャネル用不純物ドープトポリシリコン層３１はＮチャネ
ルＭＯＳＦＥＴを構成する各薄膜ＳＯＩ層２２〜２５の
下方において延設されている。
【００２３】図４に示すように、シリコン酸化膜１７の
表面に、薄膜の単結晶シリコン層（薄膜ＳＯＩ層）３４
が形成されている。薄膜ＳＯＩ層３４の上面にはトンネ
ル酸化膜３５を介して不純物ドープトポリシリコン膜３
６が配置されている。
表面に、薄膜の単結晶シリコン層（薄膜ＳＯＩ層）３４
が形成されている。薄膜ＳＯＩ層３４の上面にはトンネ
ル酸化膜３５を介して不純物ドープトポリシリコン膜３
６が配置されている。
【００２４】薄膜ＳＯＩ層１８〜２５，３４の上を含め
たシリコン酸化膜１７の上には、層間絶縁膜としてのシ
リコン酸化膜３７が配置されている。図４に示すよう
に、Ｐチャネル用不純物ドープトポリシリコン層３０
は、アルミよりなるＰチャネル用バイアス線３８と接続
されている。同様に、図５のＮチャネル用不純物ドープ
トポリシリコン層３１は、アルミよりなるＮチャネル用
バイアス線３９と接続されている。さらに、図４の電荷
蓄積用不純物ドープトポリシリコン層２８は、アルミ４
０、薄膜ＳＯＩ層３４、トンネル酸化膜３５、不純物ド
ープトポリシリコン膜３６を介してアルミよりなる電荷
注入線４１と接続されている。又、図４，５においてシ
リコン酸化膜３７の表面は、表面保護膜としてのＢＰＳ
Ｇ膜４２で覆われている。
たシリコン酸化膜１７の上には、層間絶縁膜としてのシ
リコン酸化膜３７が配置されている。図４に示すよう
に、Ｐチャネル用不純物ドープトポリシリコン層３０
は、アルミよりなるＰチャネル用バイアス線３８と接続
されている。同様に、図５のＮチャネル用不純物ドープ
トポリシリコン層３１は、アルミよりなるＮチャネル用
バイアス線３９と接続されている。さらに、図４の電荷
蓄積用不純物ドープトポリシリコン層２８は、アルミ４
０、薄膜ＳＯＩ層３４、トンネル酸化膜３５、不純物ド
ープトポリシリコン膜３６を介してアルミよりなる電荷
注入線４１と接続されている。又、図４，５においてシ
リコン酸化膜３７の表面は、表面保護膜としてのＢＰＳ
Ｇ膜４２で覆われている。
【００２５】このように、Ｐチャネル用不純物ドープト
ポリシリコン層３０とＮチャネル用不純物ドープトポリ
シリコン層３１と電荷蓄積用不純物ドープトポリシリコ
ン層２８とは、それぞれ独立に設けられ、図２に示すよ
うに電荷注入線４１（電荷注入端子）にて電荷蓄積用不
純物ドープトポリシリコン層２８に所定量の電荷が注入
されており、ＭＯＳＦＥＴのしきい値電圧が調整されて
いる。ここで、図４の電荷注入線４１、不純物ドープト
ポリシリコン膜３６、トンネル酸化膜３５、薄膜ＳＯＩ
層３４、アルミ４０が電荷注入ラインとなる。
ポリシリコン層３０とＮチャネル用不純物ドープトポリ
シリコン層３１と電荷蓄積用不純物ドープトポリシリコ
ン層２８とは、それぞれ独立に設けられ、図２に示すよ
うに電荷注入線４１（電荷注入端子）にて電荷蓄積用不
純物ドープトポリシリコン層２８に所定量の電荷が注入
されており、ＭＯＳＦＥＴのしきい値電圧が調整されて
いる。ここで、図４の電荷注入線４１、不純物ドープト
ポリシリコン膜３６、トンネル酸化膜３５、薄膜ＳＯＩ
層３４、アルミ４０が電荷注入ラインとなる。
【００２６】又、図４に示すように、ポリシリコン膜１
６はアルミよりなる金属電極４５と接続されている。
又、図１において、バイアス電圧切替回路２は直列に接
続された２つのインバータ回路４３，４４で構成され、
各インバータ回路４３，４４はそれぞれＣＭＯＳ回路よ
りなる。このバイアス電圧切替回路２も前述した図４，
５のシリコン酸化膜１７の表面部に配置したＳＯＩ層に
て形成されている。バイアス電圧切替回路２のインバー
タ回路４３の入力端子には制御信号端子Ｐが接続され、
インバータ回路４３の出力端子にはＰチャネル用バイア
ス線３８が接続され、インバータ回路４４の出力端子に
はＮチャネル用バイアス線３９が接続されている。制御
信号端子Ｐには、論理ＨｉあるいはＬｏｗレベルの制御
信号が入力される。そして、制御信号によりＰチャネル
用バイアス線３８とＮチャネル用バイアス線３９の電位
を、電源電圧ＶDD（３ボルト）とグランド電位（０ボル
ト）に切り換えるようになっている。つまり、Ｌｏｗレ
ベルの制御信号が入力されると、Ｐチャネル用バイアス
線３８を電源電圧ＶDD（３ボルト）にし、Ｎチャネル用
バイアス線３９をグランド電位（０ボルト）にする。
又、Ｈｉレベルの制御信号が入力されると、Ｐチャネル
用バイアス線３８をグランド電位（０ボルト）にし、Ｎ
チャネル用バイアス線３９を電源電圧ＶDD（３ボルト）
にする。
６はアルミよりなる金属電極４５と接続されている。
又、図１において、バイアス電圧切替回路２は直列に接
続された２つのインバータ回路４３，４４で構成され、
各インバータ回路４３，４４はそれぞれＣＭＯＳ回路よ
りなる。このバイアス電圧切替回路２も前述した図４，
５のシリコン酸化膜１７の表面部に配置したＳＯＩ層に
て形成されている。バイアス電圧切替回路２のインバー
タ回路４３の入力端子には制御信号端子Ｐが接続され、
インバータ回路４３の出力端子にはＰチャネル用バイア
ス線３８が接続され、インバータ回路４４の出力端子に
はＮチャネル用バイアス線３９が接続されている。制御
信号端子Ｐには、論理ＨｉあるいはＬｏｗレベルの制御
信号が入力される。そして、制御信号によりＰチャネル
用バイアス線３８とＮチャネル用バイアス線３９の電位
を、電源電圧ＶDD（３ボルト）とグランド電位（０ボル
ト）に切り換えるようになっている。つまり、Ｌｏｗレ
ベルの制御信号が入力されると、Ｐチャネル用バイアス
線３８を電源電圧ＶDD（３ボルト）にし、Ｎチャネル用
バイアス線３９をグランド電位（０ボルト）にする。
又、Ｈｉレベルの制御信号が入力されると、Ｐチャネル
用バイアス線３８をグランド電位（０ボルト）にし、Ｎ
チャネル用バイアス線３９を電源電圧ＶDD（３ボルト）
にする。
【００２７】このように、Ｐチャネル用バイアス線３８
とＮチャネル用バックバイアス線３９にて、各ＦＥＴの
バックゲートバイアス電圧を変更できるようになってい
る。ここで、しきい値電圧Ｖｔとリーク電流および動作
速度の関係を説明する。
とＮチャネル用バックバイアス線３９にて、各ＦＥＴの
バックゲートバイアス電圧を変更できるようになってい
る。ここで、しきい値電圧Ｖｔとリーク電流および動作
速度の関係を説明する。
【００２８】リーク電流（サブシュレッショルド電流）
はしきい値電圧Ｖｔの絶対値が大きくなると減少し、小
さくなると増加する特性を示す。一方、動作速度はしき
い値電圧の絶対値が大きくと遅くなり、小さくなると速
くなる特性を示す。従って、リーク電流と動作速度は通
常相反する。
はしきい値電圧Ｖｔの絶対値が大きくなると減少し、小
さくなると増加する特性を示す。一方、動作速度はしき
い値電圧の絶対値が大きくと遅くなり、小さくなると速
くなる特性を示す。従って、リーク電流と動作速度は通
常相反する。
【００２９】次に、半導体装置の製造方法を、図６〜図
１６を用いて説明する。尚、図６〜図１６は図３でのＡ
−Ａ断面、即ち、図４に対応するものである。まず、図
６に示すように、Ｐ型高抵抗単結晶シリコン基板５０を
用意し、シリコン基板５０の上におけるＳＯＩ層となる
領域に膜厚１００ｎｍ程度の酸化膜５１を形成し、これ
をマスクとしてシリコン基板５０を例えば反応性イオン
エッチング法によって深さ約１５０ｎｍ程度エッチング
する。
１６を用いて説明する。尚、図６〜図１６は図３でのＡ
−Ａ断面、即ち、図４に対応するものである。まず、図
６に示すように、Ｐ型高抵抗単結晶シリコン基板５０を
用意し、シリコン基板５０の上におけるＳＯＩ層となる
領域に膜厚１００ｎｍ程度の酸化膜５１を形成し、これ
をマスクとしてシリコン基板５０を例えば反応性イオン
エッチング法によって深さ約１５０ｎｍ程度エッチング
する。
【００３０】そして、マスクとした酸化膜５１を除去
後、図７に示すように、熱酸化法あるいはＣＶＤ法によ
ってシリコン基板５０の表面に例えば厚さ約４００ｎｍ
のシリコン酸化膜１７を形成する。尚、シリコン酸化膜
１７の形成前に、エッチングによるシリコン基板５０の
ダメージを除去する処理を行ってもよい。
後、図７に示すように、熱酸化法あるいはＣＶＤ法によ
ってシリコン基板５０の表面に例えば厚さ約４００ｎｍ
のシリコン酸化膜１７を形成する。尚、シリコン酸化膜
１７の形成前に、エッチングによるシリコン基板５０の
ダメージを除去する処理を行ってもよい。
【００３１】さらに、図８に示すように、シリコン酸化
膜１７上にポリシリコン膜２８を例えば減圧ＣＶＤ法で
膜厚２０ｎｍ程度堆積し、さらにこのポリシリコン膜２
８に例えば熱拡散法によりＮ型不純物であるリンを導入
する。
膜１７上にポリシリコン膜２８を例えば減圧ＣＶＤ法で
膜厚２０ｎｍ程度堆積し、さらにこのポリシリコン膜２
８に例えば熱拡散法によりＮ型不純物であるリンを導入
する。
【００３２】引き続き、図９に示すように、ポリシリコ
ン膜２８における所望の領域（不要領域）をエッチング
した後、熱酸化法あるいはＣＶＤ法により例えば膜厚２
００ｎｍ程度のシリコン酸化膜２９を形成する。
ン膜２８における所望の領域（不要領域）をエッチング
した後、熱酸化法あるいはＣＶＤ法により例えば膜厚２
００ｎｍ程度のシリコン酸化膜２９を形成する。
【００３３】そして、図１０に示すように、シリコン酸
化膜２９の上にポリシリコン膜３０（３１）を例えば減
圧ＣＶＤ法で膜厚２０ｎｍ程度堆積し、さらにこのポリ
シリコン膜３０（３１）に例えば熱拡散法によりＮ型不
純物であるリンを導入する。
化膜２９の上にポリシリコン膜３０（３１）を例えば減
圧ＣＶＤ法で膜厚２０ｎｍ程度堆積し、さらにこのポリ
シリコン膜３０（３１）に例えば熱拡散法によりＮ型不
純物であるリンを導入する。
【００３４】さらに、図１１に示すように、ポリシリコ
ン膜３０（３１）における所望の領域（不要領域）をエ
ッチングした後、熱酸化法あるいはＣＶＤ法により例え
ば膜厚２００ｎｍ程度のシリコン酸化膜３２（３３）を
形成する。
ン膜３０（３１）における所望の領域（不要領域）をエ
ッチングした後、熱酸化法あるいはＣＶＤ法により例え
ば膜厚２００ｎｍ程度のシリコン酸化膜３２（３３）を
形成する。
【００３５】その後、シリコン酸化膜３２（３３）上に
ポリシリコン膜（１６）を例えば減圧ＣＶＤ法で膜厚３
０ｎｍ程度堆積し、さらにこのポリシリコン膜（１６）
に例えば熱拡散法によりＮ型不純物であるリンを導入す
る。その後、さらにポリシリコン膜（１６）を例えばＣ
ＶＤ法で膜厚５μｍ程度堆積する。
ポリシリコン膜（１６）を例えば減圧ＣＶＤ法で膜厚３
０ｎｍ程度堆積し、さらにこのポリシリコン膜（１６）
に例えば熱拡散法によりＮ型不純物であるリンを導入す
る。その後、さらにポリシリコン膜（１６）を例えばＣ
ＶＤ法で膜厚５μｍ程度堆積する。
【００３６】そして、図１２に示すように、ポリシリコ
ン膜１６の表面を鏡面研磨して平坦化する。さらに、図
１３に示すように、シリコン基板１５の鏡面と，高抵抗
シリコン基板５０の平坦化したポリシリコン鏡面とを直
接接合法によって貼り合わせ、２枚の基板を一体化した
貼合基板を形成する。
ン膜１６の表面を鏡面研磨して平坦化する。さらに、図
１３に示すように、シリコン基板１５の鏡面と，高抵抗
シリコン基板５０の平坦化したポリシリコン鏡面とを直
接接合法によって貼り合わせ、２枚の基板を一体化した
貼合基板を形成する。
【００３７】引き続き、図１４に示すように、シリコン
基板５０に対し選択研磨を行ってＳＯＩ層になる部分以
外の領域のシリコン酸化膜１７を表面に露出させる。こ
の選択研磨とは、シリコンのエッチングレートがＳｉＯ
2 のエッチングレートに比べ十分速い例えばアミン系研
磨液を用いるものでＳｉＯ2 をエッチングストッパーと
して機能させることで均一な厚さに制御された薄いシリ
コン層が形成できる研磨方法である。これにより膜厚１
５０ｎｍ程度のＳＯＩ層１８〜２５，３４が形成され、
基板内部にはフローティング状態の不純物ドープトポリ
シリコン層（Ｎ + ポリシリコン層）２８，３０，３１が
形成される。
基板５０に対し選択研磨を行ってＳＯＩ層になる部分以
外の領域のシリコン酸化膜１７を表面に露出させる。こ
の選択研磨とは、シリコンのエッチングレートがＳｉＯ
2 のエッチングレートに比べ十分速い例えばアミン系研
磨液を用いるものでＳｉＯ2 をエッチングストッパーと
して機能させることで均一な厚さに制御された薄いシリ
コン層が形成できる研磨方法である。これにより膜厚１
５０ｎｍ程度のＳＯＩ層１８〜２５，３４が形成され、
基板内部にはフローティング状態の不純物ドープトポリ
シリコン層（Ｎ + ポリシリコン層）２８，３０，３１が
形成される。
【００３８】さらに、図１５に示すように、薄膜ＳＯＩ
層１８〜２５，３４の領域に同時に例えば膜厚１０ｎｍ
程度の酸化膜２６，３５と低抵抗ポリシリコン層２７，
３６を形成し、さらに、図１６に示すように、薄膜ＳＯ
Ｉ層の一部にそれぞれポリシリコン層２８，３０（３
１）に達する貫通孔５２，５３及びポリシリコン膜１６
に達する貫通孔５４を例えば反応性イオンエッチングに
より形成する。
層１８〜２５，３４の領域に同時に例えば膜厚１０ｎｍ
程度の酸化膜２６，３５と低抵抗ポリシリコン層２７，
３６を形成し、さらに、図１６に示すように、薄膜ＳＯ
Ｉ層の一部にそれぞれポリシリコン層２８，３０（３
１）に達する貫通孔５２，５３及びポリシリコン膜１６
に達する貫通孔５４を例えば反応性イオンエッチングに
より形成する。
【００３９】その後、図４に示すように、Ｎチャネルお
よびＰチャネルＭＯＳＦＥＴのソース・ドレイン層、シ
リコン酸化膜３７、金属電極３８（３９），４１，４
５、ＢＰＳＧ膜４２を通常のＭＯＳ−ＩＣプロセスと同
様に順次形成する。尚、金属電極４５は基板１５の裏面
からとってもよい。
よびＰチャネルＭＯＳＦＥＴのソース・ドレイン層、シ
リコン酸化膜３７、金属電極３８（３９），４１，４
５、ＢＰＳＧ膜４２を通常のＭＯＳ−ＩＣプロセスと同
様に順次形成する。尚、金属電極４５は基板１５の裏面
からとってもよい。
【００４０】ここで、これまでの製造工程はＳＯＩ基板
を用いた通常の薄膜ＳＯＩ一ＬＳＩの製造工程と全く同
じであり、特別な工程を必要としない。引き続き、電荷
蓄積用不純物ドープトポリシリコン層２８への電荷の注
入を行い、一定のしきい値電圧に調整する。即ち、金属
電極４５をグラント電位とした状態で、電荷注入線（電
荷注入端子）４１を外部電源と接続し電源電圧ＶSS（１
５ボルト）を印加して図４のトンネル酸化膜３５を通し
て不純物ドープトシリコン膜３６から薄膜ＳＯＩ層３４
に所定量の電荷をＦ−Ｎ（Ｆowler −Ｎordheim）トン
ネル注入する。この電荷の蓄積により、各ＭＯＳＦＥＴ
のしきい値電圧が調整される。
を用いた通常の薄膜ＳＯＩ一ＬＳＩの製造工程と全く同
じであり、特別な工程を必要としない。引き続き、電荷
蓄積用不純物ドープトポリシリコン層２８への電荷の注
入を行い、一定のしきい値電圧に調整する。即ち、金属
電極４５をグラント電位とした状態で、電荷注入線（電
荷注入端子）４１を外部電源と接続し電源電圧ＶSS（１
５ボルト）を印加して図４のトンネル酸化膜３５を通し
て不純物ドープトシリコン膜３６から薄膜ＳＯＩ層３４
に所定量の電荷をＦ−Ｎ（Ｆowler −Ｎordheim）トン
ネル注入する。この電荷の蓄積により、各ＭＯＳＦＥＴ
のしきい値電圧が調整される。
【００４１】つまり、貼合基板上の薄膜ＳＯＩ層に関し
ては、基板作成時の技術的な問題によりＳＯＩ層の膜厚
バラツキが大きく、ＳＯＩ層の膜厚バラツキはトランジ
スタのしきい値電圧に影響し、例えば１００ｎｍのＳＯ
ＩＭＯＳＦＥＴを形成した場合、ＳＯＩ層の膜厚バラツ
キが３０ｎｍであると、ＭＯＳＦＥＴのしきい値は設計
値が０．５ボルトに対して約０．３ボルトずれてしま
う。そこで、少なくともチャネル領域の下部に電荷蓄積
用不純物ドープトポリシリコン層２８を配置し、ポリシ
リコン層２８に電荷を蓄積してＳＯＩ層の膜厚バラツキ
によるしきい値を調整する。
ては、基板作成時の技術的な問題によりＳＯＩ層の膜厚
バラツキが大きく、ＳＯＩ層の膜厚バラツキはトランジ
スタのしきい値電圧に影響し、例えば１００ｎｍのＳＯ
ＩＭＯＳＦＥＴを形成した場合、ＳＯＩ層の膜厚バラツ
キが３０ｎｍであると、ＭＯＳＦＥＴのしきい値は設計
値が０．５ボルトに対して約０．３ボルトずれてしま
う。そこで、少なくともチャネル領域の下部に電荷蓄積
用不純物ドープトポリシリコン層２８を配置し、ポリシ
リコン層２８に電荷を蓄積してＳＯＩ層の膜厚バラツキ
によるしきい値を調整する。
【００４２】より詳しくは、電荷蓄積用不純物ドープト
ポリシリコン層２８はＮチャネルとＰチャネルとで共用
した場合には、予めしきい値を高め、もしくは低めに設
定しておき、電荷注入によってしきい値電圧を変化させ
る方向をＮチャネル、Ｐチャネル共に同じ方向にしてお
く必要がある。例えば、しきい値電圧の狙い値がＮチャ
ネルで０．５ボルト，Ｐチャネルで−０．６ボルトとし
た場合には工程上の狙い値をそれぞれ、０．２ボルト，
−０．９ボルトまたは０．８ボルト，−０．３ボルトと
設定しておけば、たとえ、バラツキが大きかったとして
も、電荷注入は前者の場合には正孔、後者の場合には電
子と、ＮチャネルとＰチャネルで同じキャリアを使うこ
とができる。この時、しきい値電圧バラツキの原因がＳ
ＯＩ層の厚さのバラツキであることから考えると、ＣＭ
ＯＳを構成する隣り合ったトランジスタ間で大きなバラ
ツキがあるとは考えられず、電荷注入量も同一でよいと
考えられる。
ポリシリコン層２８はＮチャネルとＰチャネルとで共用
した場合には、予めしきい値を高め、もしくは低めに設
定しておき、電荷注入によってしきい値電圧を変化させ
る方向をＮチャネル、Ｐチャネル共に同じ方向にしてお
く必要がある。例えば、しきい値電圧の狙い値がＮチャ
ネルで０．５ボルト，Ｐチャネルで−０．６ボルトとし
た場合には工程上の狙い値をそれぞれ、０．２ボルト，
−０．９ボルトまたは０．８ボルト，−０．３ボルトと
設定しておけば、たとえ、バラツキが大きかったとして
も、電荷注入は前者の場合には正孔、後者の場合には電
子と、ＮチャネルとＰチャネルで同じキャリアを使うこ
とができる。この時、しきい値電圧バラツキの原因がＳ
ＯＩ層の厚さのバラツキであることから考えると、ＣＭ
ＯＳを構成する隣り合ったトランジスタ間で大きなバラ
ツキがあるとは考えられず、電荷注入量も同一でよいと
考えられる。
【００４３】尚、不純物ドープトポリシリコン層２８，
３０，３１は少なくともＭＯＳＦＥＴのチャネル領域と
対向する領域に配置されていればよい。この際、電荷蓄
積用不純物ドープトポリシリコン層１個当たり一つの電
荷注入用窓が必要となるため、電荷蓄積用不純物ドープ
トポリシリコン層２８の大きさは，しきい値バラツキの
許容範囲内で大きいほど回路構成上、又はチップ面積上
有利であり、さらに、しきい電圧値バラツキが許容範囲
内であれば、チップ面積と同等でもよい。
３０，３１は少なくともＭＯＳＦＥＴのチャネル領域と
対向する領域に配置されていればよい。この際、電荷蓄
積用不純物ドープトポリシリコン層１個当たり一つの電
荷注入用窓が必要となるため、電荷蓄積用不純物ドープ
トポリシリコン層２８の大きさは，しきい値バラツキの
許容範囲内で大きいほど回路構成上、又はチップ面積上
有利であり、さらに、しきい電圧値バラツキが許容範囲
内であれば、チップ面積と同等でもよい。
【００４４】次に、このように構成した半導体装置の作
用を説明する。ＬＳＩ１の待機時においては、バイアス
電圧切替回路２の制御信号端子ＰにＬｏｗレベル信号が
入力される。すると、Ｐチャネル用バイアス線３８が電
源電圧ＶDD（３ボルト）となり、Ｐチャネル用不純物ド
ープトポリシリコン層３０も電源電圧ＶDD（３ボルト）
となる。又、Ｎチャネル用バイアス線３９がグランド電
位（０ボルト）となり、Ｎチャネル用不純物ドープトポ
リシリコン層３１もグランド電位（０ボルト）となる。
この各バイアス線３８，３９を通しての各ドープトポリ
シリコン層３０，３１の電位により、ＬＳＩ１の各ＦＥ
Ｔのしきい値電圧はそれぞれ、図１７に従い以下のよう
に決定される。
用を説明する。ＬＳＩ１の待機時においては、バイアス
電圧切替回路２の制御信号端子ＰにＬｏｗレベル信号が
入力される。すると、Ｐチャネル用バイアス線３８が電
源電圧ＶDD（３ボルト）となり、Ｐチャネル用不純物ド
ープトポリシリコン層３０も電源電圧ＶDD（３ボルト）
となる。又、Ｎチャネル用バイアス線３９がグランド電
位（０ボルト）となり、Ｎチャネル用不純物ドープトポ
リシリコン層３１もグランド電位（０ボルト）となる。
この各バイアス線３８，３９を通しての各ドープトポリ
シリコン層３０，３１の電位により、ＬＳＩ１の各ＦＥ
Ｔのしきい値電圧はそれぞれ、図１７に従い以下のよう
に決定される。
【００４５】ＮチャネルＭＯＳＦＥＴ８，１０，１２，
１４のバックバイアスは０ボルトであるので、しきい値
電圧は０．６ボルトに、ＰチャネルＭＯＳＦＥＴ７，
９，１１，１３のバックバイアスは３ボルトであるが、
ソース電位（３ボルト）からみると０ボルトに印加され
ていることになり、しきい値電圧は−０．６ボルトにな
る。従って、各ＭＯＳＦＥＴのしきい値電圧の絶対値が
大きいので、低速動作ではあるがリーク電流の小さい回
路を構成する。
１４のバックバイアスは０ボルトであるので、しきい値
電圧は０．６ボルトに、ＰチャネルＭＯＳＦＥＴ７，
９，１１，１３のバックバイアスは３ボルトであるが、
ソース電位（３ボルト）からみると０ボルトに印加され
ていることになり、しきい値電圧は−０．６ボルトにな
る。従って、各ＭＯＳＦＥＴのしきい値電圧の絶対値が
大きいので、低速動作ではあるがリーク電流の小さい回
路を構成する。
【００４６】一方、ＬＳＩ１の動作時においては、バイ
アス電圧切替回路２の制御信号端子ＰにＨｉレベル信号
が入力される。すると、Ｐチャネル用バイアス線３８が
グランド電位（０ボルト）になり、Ｐチャネル用不純物
ドープトポリシリコン層３０もグランド電位（０ボル
ト）になる。又、Ｎチャネル用バイアス線３９が電源電
圧ＶDD（３ボルト）になり、Ｎチャネル用不純物ドープ
トポリシリコン層３１も電源電圧ＶDD（３ボルト）にな
る。この各バイアス線３８，３９を通しての各ポリシリ
コン層３０，３１の電位により、ＬＳＩ１の各ＦＥＴの
しきい値電圧は、図１７に従い次のように決定される。
ＮチャネルＭＯＳＦＥＴ８，１０，１２，１４のバック
バイアスは３ボルトであるので、しきい値電圧は０．２
ボルトに、又、ＰチャネルＭＯＳＦＥＴ７，９，１１，
１３のバックバイアスは０ボルトであるが、ソース電位
（３ボルト）からみると−３ボルトに印加されたと同等
になり、しきい値電圧は−０．２ボルトになる。従っ
て、各ＭＯＳＦＥＴのしきい値電圧の絶対値が小さいの
で、リーク電流は大きいが高速動作が可能な回路を構成
する。
アス電圧切替回路２の制御信号端子ＰにＨｉレベル信号
が入力される。すると、Ｐチャネル用バイアス線３８が
グランド電位（０ボルト）になり、Ｐチャネル用不純物
ドープトポリシリコン層３０もグランド電位（０ボル
ト）になる。又、Ｎチャネル用バイアス線３９が電源電
圧ＶDD（３ボルト）になり、Ｎチャネル用不純物ドープ
トポリシリコン層３１も電源電圧ＶDD（３ボルト）にな
る。この各バイアス線３８，３９を通しての各ポリシリ
コン層３０，３１の電位により、ＬＳＩ１の各ＦＥＴの
しきい値電圧は、図１７に従い次のように決定される。
ＮチャネルＭＯＳＦＥＴ８，１０，１２，１４のバック
バイアスは３ボルトであるので、しきい値電圧は０．２
ボルトに、又、ＰチャネルＭＯＳＦＥＴ７，９，１１，
１３のバックバイアスは０ボルトであるが、ソース電位
（３ボルト）からみると−３ボルトに印加されたと同等
になり、しきい値電圧は−０．２ボルトになる。従っ
て、各ＭＯＳＦＥＴのしきい値電圧の絶対値が小さいの
で、リーク電流は大きいが高速動作が可能な回路を構成
する。
【００４７】このように、ＬＳＩ製造工程終了後のでき
あがりしきい値に関わらず、待機時にはしきい値電圧の
絶対値を大きくして低速動作であるが、リーク電流を小
さくすることが可能となる。又、動作時にはしきい値電
圧の絶対値を小さくしてリーク電流は大きいが高速動作
が可能となる。
あがりしきい値に関わらず、待機時にはしきい値電圧の
絶対値を大きくして低速動作であるが、リーク電流を小
さくすることが可能となる。又、動作時にはしきい値電
圧の絶対値を小さくしてリーク電流は大きいが高速動作
が可能となる。
【００４８】尚、縦方向において上下に配置した二層の
不純物ドープトポリシリコン層２８，３０，３１は、電
荷蓄積用不純物ドープトポリシリコン層２８が下になる
ようにしてもよい。つまり、電荷蓄積用不純物ドープト
ポリシリコン層２８が大きい場合には、電圧印加用不純
物ドープトポリシリコン層３０，３１よりも下方に位置
していた方が回路レイアウト上有利である。又、電荷蓄
積用不純物ドープトポリシリコン層２８はＮチャネルと
Ｐチャネルとで共用したが、別々に設けてもよい。さら
に、バラツキ調整用の注入電荷量が大きく、変調しきい
値用に大きな電圧印加が必要な際には、昇圧回路を付加
してもよい。
不純物ドープトポリシリコン層２８，３０，３１は、電
荷蓄積用不純物ドープトポリシリコン層２８が下になる
ようにしてもよい。つまり、電荷蓄積用不純物ドープト
ポリシリコン層２８が大きい場合には、電圧印加用不純
物ドープトポリシリコン層３０，３１よりも下方に位置
していた方が回路レイアウト上有利である。又、電荷蓄
積用不純物ドープトポリシリコン層２８はＮチャネルと
Ｐチャネルとで共用したが、別々に設けてもよい。さら
に、バラツキ調整用の注入電荷量が大きく、変調しきい
値用に大きな電圧印加が必要な際には、昇圧回路を付加
してもよい。
【００４９】このように、本実施の形態は、下記の特徴
を有する。 （イ）不純物ドープトポリシリコン層（バイアス電圧切
替用電極）３０，３１とは別に電荷蓄積用不純物ドープ
トポリシリコン層２８を配置したので、変調しきい値を
目的とした電圧を不純物ドープトポリシリコン層３０，
３１に印加する際には、蓄積した電荷がその配線を通し
て流出することが無い。よって、ＳＯＩ層の膜厚バラツ
キに起因するしきい値電圧のバラツキによる不具合を回
避することができる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
を有する。 （イ）不純物ドープトポリシリコン層（バイアス電圧切
替用電極）３０，３１とは別に電荷蓄積用不純物ドープ
トポリシリコン層２８を配置したので、変調しきい値を
目的とした電圧を不純物ドープトポリシリコン層３０，
３１に印加する際には、蓄積した電荷がその配線を通し
て流出することが無い。よって、ＳＯＩ層の膜厚バラツ
キに起因するしきい値電圧のバラツキによる不具合を回
避することができる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００５０】図１８に示すように、半導体基板としての
シリコン基板６０上に絶縁体層としてのシリコン酸化膜
６１を介して単結晶半導体層としての単結晶シリコン層
（薄膜ＳＯＩ層）６２，６３が形成され、薄膜ＳＯＩ層
６２，６３にてＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴよりなるＣＭＯＳ回路を構成している。Ｐチ
ャネルＭＯＳＦＥＴの少なくともチャネル領域に対向し
たシリコン酸化膜６１内に第１の導電体層としての不純
物ドープトポリシリコン層６４が配置されている。不純
物ドープトポリシリコン層６４は第１端子６４ａおよび
第２端子６４ｂを有し、第１端子６４ａからアルミ６
６、薄膜ＳＯＩ層６７、トンネル酸化膜６８、不純物ド
ープトポリシリコン膜６９を通してＦ−Ｎ注入によりＰ
チャネルＭＯＳＦＥＴのしきい値電圧を調整すべく電荷
が蓄積されている。又、ＮチャネルＭＯＳＦＥＴの少な
くともチャネル領域に対向したシリコン酸化膜６１内に
第２の導電体層としての不純物ドープトポリシリコン層
６５が配置されている。不純物ドープトポリシリコン層
６５は第１端子６５ａおよび第２端子６５ｂを有し、第
１端子６５ａからアルミ７０、薄膜ＳＯＩ層７１、トン
ネル酸化膜７２、不純物ドープトポリシリコン膜７３を
通してＦ−Ｎ注入によりＮチャネルＭＯＳＦＥＴのしき
い値電圧を調整すべく電荷が蓄積されている。
シリコン基板６０上に絶縁体層としてのシリコン酸化膜
６１を介して単結晶半導体層としての単結晶シリコン層
（薄膜ＳＯＩ層）６２，６３が形成され、薄膜ＳＯＩ層
６２，６３にてＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴよりなるＣＭＯＳ回路を構成している。Ｐチ
ャネルＭＯＳＦＥＴの少なくともチャネル領域に対向し
たシリコン酸化膜６１内に第１の導電体層としての不純
物ドープトポリシリコン層６４が配置されている。不純
物ドープトポリシリコン層６４は第１端子６４ａおよび
第２端子６４ｂを有し、第１端子６４ａからアルミ６
６、薄膜ＳＯＩ層６７、トンネル酸化膜６８、不純物ド
ープトポリシリコン膜６９を通してＦ−Ｎ注入によりＰ
チャネルＭＯＳＦＥＴのしきい値電圧を調整すべく電荷
が蓄積されている。又、ＮチャネルＭＯＳＦＥＴの少な
くともチャネル領域に対向したシリコン酸化膜６１内に
第２の導電体層としての不純物ドープトポリシリコン層
６５が配置されている。不純物ドープトポリシリコン層
６５は第１端子６５ａおよび第２端子６５ｂを有し、第
１端子６５ａからアルミ７０、薄膜ＳＯＩ層７１、トン
ネル酸化膜７２、不純物ドープトポリシリコン膜７３を
通してＦ−Ｎ注入によりＮチャネルＭＯＳＦＥＴのしき
い値電圧を調整すべく電荷が蓄積されている。
【００５１】不純物ドープトポリシリコン層６４の第２
端子６４ｂには、逆導電型の不純物ドープトポリシリコ
ン層７５が接合（ＰＮ接合）され、バックゲートから見
て逆方向にバイアスされたダイオードＤ１を構成してい
る。不純物ドープトポリシリコン層７５にはアルミ７７
を介してバイアス電圧切替回路７９が接続されている。
ダイオードＤ１により不純物ドープトポリシリコン層６
４に蓄積した電荷が保持される。又、不純物ドープトポ
リシリコン層６５の第２端子６５ｂには、逆導電型の不
純物ドープトポリシリコン層７６が接合（ＰＮ接合）さ
れ、バックゲートから見て逆方向にバイアスされたダイ
オードＤ２を構成している。不純物ドープトポリシリコ
ン層７６にはアルミ７８を介してバイアス電圧切替回路
８０が接続されている。ダイオードＤ２により不純物ド
ープトポリシリコン層６５に蓄積した電荷が保持され
る。
端子６４ｂには、逆導電型の不純物ドープトポリシリコ
ン層７５が接合（ＰＮ接合）され、バックゲートから見
て逆方向にバイアスされたダイオードＤ１を構成してい
る。不純物ドープトポリシリコン層７５にはアルミ７７
を介してバイアス電圧切替回路７９が接続されている。
ダイオードＤ１により不純物ドープトポリシリコン層６
４に蓄積した電荷が保持される。又、不純物ドープトポ
リシリコン層６５の第２端子６５ｂには、逆導電型の不
純物ドープトポリシリコン層７６が接合（ＰＮ接合）さ
れ、バックゲートから見て逆方向にバイアスされたダイ
オードＤ２を構成している。不純物ドープトポリシリコ
ン層７６にはアルミ７８を介してバイアス電圧切替回路
８０が接続されている。ダイオードＤ２により不純物ド
ープトポリシリコン層６５に蓄積した電荷が保持され
る。
【００５２】このように、電圧印加用の配線途中にはバ
ックゲートから見て逆方向にバイアスされたダイオード
Ｄ１，Ｄ２が形成されているため、蓄積された電荷の流
出はこのダイオードＤ１，Ｄ２で妨ぐことが可能とな
る。
ックゲートから見て逆方向にバイアスされたダイオード
Ｄ１，Ｄ２が形成されているため、蓄積された電荷の流
出はこのダイオードＤ１，Ｄ２で妨ぐことが可能とな
る。
【００５３】さらに電荷蓄積およびダイオードについて
言及すると、第１の実施の形態と同様に、完成したＭＯ
ＳＦＥＴのしきい値電圧のバラツキを想定して、外部電
源（電源電圧ＶSS＝１５ボルト）から電荷を注入して予
めしきい値を高めておく（もしくは低めに設定してお
く）。この際、ＮチャネルとＰチャネルでその方向を合
わせる必要はない。例えば、Ｎチャネルのしきい値電圧
を高めに設定した場合、バックゲート（不純物ドープト
ポリシリコン層６４，６５）には正孔を注入すればよい
が、この時にはバックゲートをＰ型ポリシリコンで形成
し、電圧印加用配線の接続部分にＮ型ポリシリコンでダ
イオードを形成する。Ｎチャネルのしきい値電圧を低め
に設定した場合には、バックゲートには電子を注入すれ
ばよく、この時にはバックゲートをＮ型ポリシリコンで
形成し、電圧印加用配線の接続部分にＰ型ポリシリコン
でダイオードを形成する。Ｐチャネルの場合にも同様で
ある。
言及すると、第１の実施の形態と同様に、完成したＭＯ
ＳＦＥＴのしきい値電圧のバラツキを想定して、外部電
源（電源電圧ＶSS＝１５ボルト）から電荷を注入して予
めしきい値を高めておく（もしくは低めに設定してお
く）。この際、ＮチャネルとＰチャネルでその方向を合
わせる必要はない。例えば、Ｎチャネルのしきい値電圧
を高めに設定した場合、バックゲート（不純物ドープト
ポリシリコン層６４，６５）には正孔を注入すればよい
が、この時にはバックゲートをＰ型ポリシリコンで形成
し、電圧印加用配線の接続部分にＮ型ポリシリコンでダ
イオードを形成する。Ｎチャネルのしきい値電圧を低め
に設定した場合には、バックゲートには電子を注入すれ
ばよく、この時にはバックゲートをＮ型ポリシリコンで
形成し、電圧印加用配線の接続部分にＰ型ポリシリコン
でダイオードを形成する。Ｐチャネルの場合にも同様で
ある。
【００５４】そして、バイアス電圧切替回路７９，８０
は、不純物ドープトポリシリコン層６４および不純物ド
ープトポリシリコン層６５に電荷が蓄積された状態にお
いて、待機時には各ＭＯＳＦＥＴのしきい値電圧の絶対
値を大きくすべき電位を不純物ドープトポリシリコン層
６４の第２端子６４ｂおよび不純物ドープトポリシリコ
ン層６５の第２端子６５ｂを通して印加し、動作時には
同しきい値電圧の絶対値を小さくすべき電位を不純物ド
ープトポリシリコン層６４の第２端子６４ｂおよび不純
物ドープトポリシリコン層６５の第２端子６５ｂを通し
て印加する。
は、不純物ドープトポリシリコン層６４および不純物ド
ープトポリシリコン層６５に電荷が蓄積された状態にお
いて、待機時には各ＭＯＳＦＥＴのしきい値電圧の絶対
値を大きくすべき電位を不純物ドープトポリシリコン層
６４の第２端子６４ｂおよび不純物ドープトポリシリコ
ン層６５の第２端子６５ｂを通して印加し、動作時には
同しきい値電圧の絶対値を小さくすべき電位を不純物ド
ープトポリシリコン層６４の第２端子６４ｂおよび不純
物ドープトポリシリコン層６５の第２端子６５ｂを通し
て印加する。
【００５５】このように本実施の形態は、下記の特徴を
有する。 （イ）一つのバックゲート（不純物ドープトポリシリコ
ン層６４，６５）でバラツキ調整用の電荷注入と変調し
きい値用の電圧印加を共用し、さらに、バックゲート
（６４，６５）に注入した電荷が、電圧印加用の配線を
通して流出しないように、ダイオードＤ１，Ｄ２を介し
て電圧印加を行う。つまり、不純物ドープトポリシリコ
ン層６４の第２端子６４ｂ側には第１のダイオードＤ１
が、又、不純物ドープトポリシリコン層６５の第２端子
６５ｂ側には第２のダイオードＤ２が配置されているの
で、蓄積した電荷が保持される。このように、電荷蓄積
用およびバイアス電圧切替用導電体層６４，６５におけ
るバイアス電圧切替用端子６４ｂ，６５ｂにダイオード
Ｄ１，Ｄ２を配したので、変調しきい値を目的とした電
圧を不純物ドープトポリシリコン層６４，６５に印加す
る際には、蓄積した電荷がその配線を通して流出するこ
とが無い。このようにして、ＳＯＩ層の膜厚バラツキに
起因するしきい値電圧のバラツキによる不具合を回避す
ることができる。
有する。 （イ）一つのバックゲート（不純物ドープトポリシリコ
ン層６４，６５）でバラツキ調整用の電荷注入と変調し
きい値用の電圧印加を共用し、さらに、バックゲート
（６４，６５）に注入した電荷が、電圧印加用の配線を
通して流出しないように、ダイオードＤ１，Ｄ２を介し
て電圧印加を行う。つまり、不純物ドープトポリシリコ
ン層６４の第２端子６４ｂ側には第１のダイオードＤ１
が、又、不純物ドープトポリシリコン層６５の第２端子
６５ｂ側には第２のダイオードＤ２が配置されているの
で、蓄積した電荷が保持される。このように、電荷蓄積
用およびバイアス電圧切替用導電体層６４，６５におけ
るバイアス電圧切替用端子６４ｂ，６５ｂにダイオード
Ｄ１，Ｄ２を配したので、変調しきい値を目的とした電
圧を不純物ドープトポリシリコン層６４，６５に印加す
る際には、蓄積した電荷がその配線を通して流出するこ
とが無い。このようにして、ＳＯＩ層の膜厚バラツキに
起因するしきい値電圧のバラツキによる不具合を回避す
ることができる。
【００５６】本実施の形態の応用例としては、図１９に
示すように、ダイオードはＳＯＩ層を用いて形成しても
よい。即ち、第１導電型のＳＯＩ層８１内に第２導電型
の領域８２を形成しＰＮ接合によりダイオードＤ３を構
成し、第１導電型のＳＯＩ層８３内に第２導電型の領域
８４を形成しＰＮ接合によりダイオードＤ４を構成して
もよい。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
示すように、ダイオードはＳＯＩ層を用いて形成しても
よい。即ち、第１導電型のＳＯＩ層８１内に第２導電型
の領域８２を形成しＰＮ接合によりダイオードＤ３を構
成し、第１導電型のＳＯＩ層８３内に第２導電型の領域
８４を形成しＰＮ接合によりダイオードＤ４を構成して
もよい。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００５７】図２０に示すように、半導体基板としての
シリコン基板９０上に絶縁体層としてのシリコン酸化膜
９１を介して単結晶半導体層としての単結晶シリコン層
（薄膜ＳＯＩ層）９２，９３が形成され、薄膜ＳＯＩ層
９２，９３にてＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴよりなるＣＭＯＳ回路を構成している。Ｐチ
ャネルＭＯＳＦＥＴの少なくともチャネル領域に対向し
たシリコン酸化膜９１内には第１の電極としての不純物
ドープトポリシリコン層９４が配置されている。又、Ｎ
チャネルＭＯＳＦＥＴの少なくともチャネル領域に対向
したシリコン酸化膜９１内には第２の電極としての不純
物ドープトポリシリコン層９５が配置されている。不純
物ドープトポリシリコン層９４にはバイアス電圧切替回
路（スイッチング回路）９６が接続され、バイアス電圧
切替回路９６にはグランド電位ラインと電源電圧（３ボ
ルト）ラインが接続されている。又、不純物ドープトポ
リシリコン層９５にはバイアス電圧切替回路（スイッチ
ング回路）９７が接続され、バイアス電圧切替回路９７
にはグランド電位ラインと電源電圧（３ボルト）ライン
が接続されている。
シリコン基板９０上に絶縁体層としてのシリコン酸化膜
９１を介して単結晶半導体層としての単結晶シリコン層
（薄膜ＳＯＩ層）９２，９３が形成され、薄膜ＳＯＩ層
９２，９３にてＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴよりなるＣＭＯＳ回路を構成している。Ｐチ
ャネルＭＯＳＦＥＴの少なくともチャネル領域に対向し
たシリコン酸化膜９１内には第１の電極としての不純物
ドープトポリシリコン層９４が配置されている。又、Ｎ
チャネルＭＯＳＦＥＴの少なくともチャネル領域に対向
したシリコン酸化膜９１内には第２の電極としての不純
物ドープトポリシリコン層９５が配置されている。不純
物ドープトポリシリコン層９４にはバイアス電圧切替回
路（スイッチング回路）９６が接続され、バイアス電圧
切替回路９６にはグランド電位ラインと電源電圧（３ボ
ルト）ラインが接続されている。又、不純物ドープトポ
リシリコン層９５にはバイアス電圧切替回路（スイッチ
ング回路）９７が接続され、バイアス電圧切替回路９７
にはグランド電位ラインと電源電圧（３ボルト）ライン
が接続されている。
【００５８】バイアス電圧切替回路９６は制御回路（パ
ルス信号生成回路）９８からデューティ信号ＳＧ１を入
力する。又、バイアス電圧切替回路９７は制御回路（パ
ルス信号生成回路）９９からデューティ信号ＳＧ２を入
力する。本実施の形態では、バイアス電圧切替回路９
６，９７と制御回路９８，９９とからバイアス電圧切替
手段が構成されている。デューティ信号ＳＧ１，ＳＧ２
の波形を図２１に示す。デューティ信号ＳＧ１，ＳＧ２
は、電源電圧とグランド電圧との印加割合を決定する信
号であり、この印加割合にてＭＯＳＦＥＴのしきい値電
圧を調整すべくバイアス電圧が切り替えられる。即ち、
待機時には各ＭＯＳＦＥＴのしきい値電圧の絶対値を大
きくすべき電位を不純物ドープトポリシリコン層９４お
よび９５に印加し、動作時には同しきい値電圧の絶対値
を小さくすべき電位を不純物ドープトポリシリコン層９
４および９５に印加する。より詳しくは、待機時には高
・低電圧印加パルスにおけるパルス周期Ｔ0 に対するパ
ルス幅Ｔ1 の割合を所定値としたパルスを、各ＭＯＳＦ
ＥＴのしきい値電圧の絶対値を大きくすべき電位として
不純物ドープトポリシリコン層９４および９５に印加
し、動作時には高・低電圧印加パルスにおけるパルス周
期Ｔ0 に対するパルス幅Ｔ1 の割合を所定値としたパル
スを、各ＭＯＳＦＥＴのしきい値電圧の絶対値を小さく
すべき電位として不純物ドープトポリシリコン層９４，
９５に印加する。つまり、完成したＭＯＳＦＥＴのしき
い値電圧を評価し、これを設計値通りに調整するために
必要な電圧を予め算出し、この電圧を基準として変調し
きい値用の電圧を各ＭＯＳＦＥＴに印加する。このと
き、図２１に示すデューティ信号ＳＧ１，ＳＧ２は制御
回路９８，９９から出力され所定電位Ｖav（＝ＶDD・
（Ｔ1 ／Ｔ0 ））が印加される。即ち、バックゲートに
印加する電圧として０ボルトと電源電圧との間の電位
（各ＭＯＳＦＥＴに適した電圧）が印加される。
ルス信号生成回路）９８からデューティ信号ＳＧ１を入
力する。又、バイアス電圧切替回路９７は制御回路（パ
ルス信号生成回路）９９からデューティ信号ＳＧ２を入
力する。本実施の形態では、バイアス電圧切替回路９
６，９７と制御回路９８，９９とからバイアス電圧切替
手段が構成されている。デューティ信号ＳＧ１，ＳＧ２
の波形を図２１に示す。デューティ信号ＳＧ１，ＳＧ２
は、電源電圧とグランド電圧との印加割合を決定する信
号であり、この印加割合にてＭＯＳＦＥＴのしきい値電
圧を調整すべくバイアス電圧が切り替えられる。即ち、
待機時には各ＭＯＳＦＥＴのしきい値電圧の絶対値を大
きくすべき電位を不純物ドープトポリシリコン層９４お
よび９５に印加し、動作時には同しきい値電圧の絶対値
を小さくすべき電位を不純物ドープトポリシリコン層９
４および９５に印加する。より詳しくは、待機時には高
・低電圧印加パルスにおけるパルス周期Ｔ0 に対するパ
ルス幅Ｔ1 の割合を所定値としたパルスを、各ＭＯＳＦ
ＥＴのしきい値電圧の絶対値を大きくすべき電位として
不純物ドープトポリシリコン層９４および９５に印加
し、動作時には高・低電圧印加パルスにおけるパルス周
期Ｔ0 に対するパルス幅Ｔ1 の割合を所定値としたパル
スを、各ＭＯＳＦＥＴのしきい値電圧の絶対値を小さく
すべき電位として不純物ドープトポリシリコン層９４，
９５に印加する。つまり、完成したＭＯＳＦＥＴのしき
い値電圧を評価し、これを設計値通りに調整するために
必要な電圧を予め算出し、この電圧を基準として変調し
きい値用の電圧を各ＭＯＳＦＥＴに印加する。このと
き、図２１に示すデューティ信号ＳＧ１，ＳＧ２は制御
回路９８，９９から出力され所定電位Ｖav（＝ＶDD・
（Ｔ1 ／Ｔ0 ））が印加される。即ち、バックゲートに
印加する電圧として０ボルトと電源電圧との間の電位
（各ＭＯＳＦＥＴに適した電圧）が印加される。
【００５９】このように、電源電圧をパルス的に印加
し、その電圧印加時と非電圧印加時の時間割合（デュー
ティ比）を変化させることによって適切な電圧を実効的
に発生させる。この時、バックゲートは各ＭＯＳＦＥＴ
単位でもよく、回路のブロック単位でもよい。
し、その電圧印加時と非電圧印加時の時間割合（デュー
ティ比）を変化させることによって適切な電圧を実効的
に発生させる。この時、バックゲートは各ＭＯＳＦＥＴ
単位でもよく、回路のブロック単位でもよい。
【００６０】このように本実施の形態は、下記の特徴を
有する。 （イ）制御回路（パルス信号生成回路）９８，９９とバ
イアス電圧切替回路（スイッチング回路）９６，９７を
用いて高電圧値と低電圧値との間の所定の電位を、所定
のデューティ比により生成することにより、しきい値電
圧のバラツキを補償するようにした。即ち、変調しきい
値電圧用の電圧印加を電源電圧とグランドの２点のみで
なくパルス波形を適当に変化させて電源電圧とグランド
の間の電位を（しきい値バラツキを考慮した適当な電
圧）をバックゲートに印加するようにした。このよう
に、電荷蓄積によるバラツキ補正を行っていないので、
変調しきい値を目的とした電圧を不純物ドープトポリシ
リコン層９４，９５に印加する際には、蓄積した電荷が
その配線を通して流出することも無い。よって、ＳＯＩ
層の膜厚バラツキに起因するしきい値電圧のバラツキに
よる不具合を回避することができる。
有する。 （イ）制御回路（パルス信号生成回路）９８，９９とバ
イアス電圧切替回路（スイッチング回路）９６，９７を
用いて高電圧値と低電圧値との間の所定の電位を、所定
のデューティ比により生成することにより、しきい値電
圧のバラツキを補償するようにした。即ち、変調しきい
値電圧用の電圧印加を電源電圧とグランドの２点のみで
なくパルス波形を適当に変化させて電源電圧とグランド
の間の電位を（しきい値バラツキを考慮した適当な電
圧）をバックゲートに印加するようにした。このよう
に、電荷蓄積によるバラツキ補正を行っていないので、
変調しきい値を目的とした電圧を不純物ドープトポリシ
リコン層９４，９５に印加する際には、蓄積した電荷が
その配線を通して流出することも無い。よって、ＳＯＩ
層の膜厚バラツキに起因するしきい値電圧のバラツキに
よる不具合を回避することができる。
【００６１】尚、完成したＭＯＳＦＥＴのしきい値電圧
と設計値との差を検出し、この差からデューティ比を補
正する回路を付加してもよい。 （第４の実施の形態）次に、第４の実施の形態を、第３
の実施の形態との相違点を中心に説明する。
と設計値との差を検出し、この差からデューティ比を補
正する回路を付加してもよい。 （第４の実施の形態）次に、第４の実施の形態を、第３
の実施の形態との相違点を中心に説明する。
【００６２】図２２に示すように、電源電圧（３ボル
ト）とバイアス電圧切替回路９６の間（電源ライン）に
は、電源電圧を昇圧する昇圧回路１００が配置されてい
る。又、電源電圧（３ボルト）とバイアス電圧切替回路
９７の間（電源ライン）には、電源電圧を昇圧する昇圧
回路１０１が配置されている。昇圧回路１００，１０１
の出力電圧が不純物ドープトポリシリコン層９４，９５
に印加され、ＭＯＳＦＥＴのしきい値電圧が調整され
る。つまり、バイアス電圧切替回路９６，９７は待機時
には各ＭＯＳＦＥＴのしきい値電圧の絶対値を大きくす
べき電位を不純物ドープトポリシリコン層９４，９５
（第１および第２の電極）に印加し、動作時には電源電
圧を昇圧する昇圧回路１００，１０１からの電位を、各
ＭＯＳＦＥＴのしきい値電圧の絶対値を小さくすべき電
位として不純物ドープトポリシリコン層９４，９５に印
加するより詳しくは、完成したＭＯＳＦＥＴのしきい値
電圧を評価し、これを設計値通りに調整するために必要
な電圧を予め算出し、この電圧を基準として変調しきい
値用の電圧を各ＭＯＳＦＥＴに印加する。このとき、昇
圧回路１００，１０１にて所定電位を印加する。つま
り、バックゲートに印加する電圧を電源電圧よりも昇圧
した電位（各ＭＯＳＦＥＴに適した電圧）を印加する。
ト）とバイアス電圧切替回路９６の間（電源ライン）に
は、電源電圧を昇圧する昇圧回路１００が配置されてい
る。又、電源電圧（３ボルト）とバイアス電圧切替回路
９７の間（電源ライン）には、電源電圧を昇圧する昇圧
回路１０１が配置されている。昇圧回路１００，１０１
の出力電圧が不純物ドープトポリシリコン層９４，９５
に印加され、ＭＯＳＦＥＴのしきい値電圧が調整され
る。つまり、バイアス電圧切替回路９６，９７は待機時
には各ＭＯＳＦＥＴのしきい値電圧の絶対値を大きくす
べき電位を不純物ドープトポリシリコン層９４，９５
（第１および第２の電極）に印加し、動作時には電源電
圧を昇圧する昇圧回路１００，１０１からの電位を、各
ＭＯＳＦＥＴのしきい値電圧の絶対値を小さくすべき電
位として不純物ドープトポリシリコン層９４，９５に印
加するより詳しくは、完成したＭＯＳＦＥＴのしきい値
電圧を評価し、これを設計値通りに調整するために必要
な電圧を予め算出し、この電圧を基準として変調しきい
値用の電圧を各ＭＯＳＦＥＴに印加する。このとき、昇
圧回路１００，１０１にて所定電位を印加する。つま
り、バックゲートに印加する電圧を電源電圧よりも昇圧
した電位（各ＭＯＳＦＥＴに適した電圧）を印加する。
【００６３】このように、電圧印加を電源電圧とグラン
ドの２点のみでなくその範囲外の適当な電圧を印加でき
るようにし、しきい値バラツキを考慮した適当な電圧を
バックゲートに印加することにより、貼合基板の持つＳ
ＯＩ層の膜厚バラツキに起因するＭＯＳＦＥＴ毎のしき
い値電圧バラツキをキャンセルするよう考慮した適当な
電圧をバックゲートに印加することができる。
ドの２点のみでなくその範囲外の適当な電圧を印加でき
るようにし、しきい値バラツキを考慮した適当な電圧を
バックゲートに印加することにより、貼合基板の持つＳ
ＯＩ層の膜厚バラツキに起因するＭＯＳＦＥＴ毎のしき
い値電圧バラツキをキャンセルするよう考慮した適当な
電圧をバックゲートに印加することができる。
【００６４】このように本実施の形態は、下記の特徴を
有する。 （イ）昇圧回路１００，１０１を用いて電源電圧よりも
高い所定の電位を生成することにより、しきい値電圧の
バラツキを補償するようにした。このように、電荷蓄積
によるバラツキ補正を行っていないので、変調しきい値
を目的とした電圧を不純物ドープトポリシリコン層９
４，９５に印加する際には、蓄積した電荷がその配線を
通して流出することも無い。よって、ＳＯＩ層の膜厚バ
ラツキに起因するしきい値電圧のバラツキによる不具合
を回避することができる。
有する。 （イ）昇圧回路１００，１０１を用いて電源電圧よりも
高い所定の電位を生成することにより、しきい値電圧の
バラツキを補償するようにした。このように、電荷蓄積
によるバラツキ補正を行っていないので、変調しきい値
を目的とした電圧を不純物ドープトポリシリコン層９
４，９５に印加する際には、蓄積した電荷がその配線を
通して流出することも無い。よって、ＳＯＩ層の膜厚バ
ラツキに起因するしきい値電圧のバラツキによる不具合
を回避することができる。
【００６５】尚、完成したＭＯＳＦＥＴのしきい値電圧
と設計値との差を検出し、この差から昇圧回路における
出力電圧を補正する回路を付加してもよい。 （第５の実施の形態）次に、第５の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
と設計値との差を検出し、この差から昇圧回路における
出力電圧を補正する回路を付加してもよい。 （第５の実施の形態）次に、第５の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００６６】図２３に示すように、ＳＩＭＯＸ法により
半導体基板としてのＰ型シリコン基板１１０上に絶縁体
層としてのシリコン酸化膜１１１を介して単結晶半導体
層としての単結晶シリコン層（薄膜ＳＯＩ層）１１２，
１１３が形成され、薄膜ＳＯＩ層１１２，１１３にてＣ
ＭＯＳ回路を構成するＰチャネルＭＯＳＦＥＴとＮチャ
ネルＭＯＳＦＥＴが形成されている。ＰチャネルＭＯＳ
ＦＥＴの少なくともチャネル領域に対向したシリコン基
板１１０には第１の電極としてのＮウェル領域（不純物
拡散領域）１１４が形成されている。又、ＮチャネルＭ
ＯＳＦＥＴの少なくともチャネル領域に対向したシリコ
ン基板１１０には第２の電極としてのＮウェル領域（不
純物拡散領域）１１５が形成されている。
半導体基板としてのＰ型シリコン基板１１０上に絶縁体
層としてのシリコン酸化膜１１１を介して単結晶半導体
層としての単結晶シリコン層（薄膜ＳＯＩ層）１１２，
１１３が形成され、薄膜ＳＯＩ層１１２，１１３にてＣ
ＭＯＳ回路を構成するＰチャネルＭＯＳＦＥＴとＮチャ
ネルＭＯＳＦＥＴが形成されている。ＰチャネルＭＯＳ
ＦＥＴの少なくともチャネル領域に対向したシリコン基
板１１０には第１の電極としてのＮウェル領域（不純物
拡散領域）１１４が形成されている。又、ＮチャネルＭ
ＯＳＦＥＴの少なくともチャネル領域に対向したシリコ
ン基板１１０には第２の電極としてのＮウェル領域（不
純物拡散領域）１１５が形成されている。
【００６７】そして、バイアス電圧切替回路１１６，１
１７は、待機時には各ＭＯＳＦＥＴのしきい値電圧の絶
対値を大きくすべき電位をＮウェル領域１１４，１１５
に印加し、動作時には同しきい値電圧の絶対値を小さく
すべき電位をＮウェル領域１１４，１１５に印加する。
１７は、待機時には各ＭＯＳＦＥＴのしきい値電圧の絶
対値を大きくすべき電位をＮウェル領域１１４，１１５
に印加し、動作時には同しきい値電圧の絶対値を小さく
すべき電位をＮウェル領域１１４，１１５に印加する。
【００６８】ここで、ＳＩＭＯＸ基板はＳＯＩ層の膜厚
バラツキが小さく、しきい値バラツキも小さい。このよ
うに本実施の形態は、下記の特徴を有する。 （イ）薄膜ＳＯＩＭＯＳＦＥＴ形成用の基板をしきい値
電圧バラツキの少ないＳＩＭＯＸ基板とし、トランジス
タ下部のシリコン基板内に形成したＮウェル領域１１
４，１１５を用いて変調しきい値を目的としたしきい値
電圧制御用の電圧を印加するようにした。よって、薄膜
ＳＯＩ層１１２，１１３には膜厚バラツキが少なく、電
荷蓄積によるバラツキ補正を行っていないので、変調し
きい値を目的とした電圧印加を行う際には、蓄積した電
荷がその配線を通して流出することも無い。このように
してＳＯＩ層の膜厚バラツキに起因するしきい値電圧の
バラツキによる不具合を回避することができる。
バラツキが小さく、しきい値バラツキも小さい。このよ
うに本実施の形態は、下記の特徴を有する。 （イ）薄膜ＳＯＩＭＯＳＦＥＴ形成用の基板をしきい値
電圧バラツキの少ないＳＩＭＯＸ基板とし、トランジス
タ下部のシリコン基板内に形成したＮウェル領域１１
４，１１５を用いて変調しきい値を目的としたしきい値
電圧制御用の電圧を印加するようにした。よって、薄膜
ＳＯＩ層１１２，１１３には膜厚バラツキが少なく、電
荷蓄積によるバラツキ補正を行っていないので、変調し
きい値を目的とした電圧印加を行う際には、蓄積した電
荷がその配線を通して流出することも無い。このように
してＳＯＩ層の膜厚バラツキに起因するしきい値電圧の
バラツキによる不具合を回避することができる。
【図１】実施の形態における半導体装置の電気的構成
図。
図。
【図２】ＬＳＩの電気的構成図。
【図３】第１の実施の形態における半導体装置の平面
図。
図。
【図４】図３のＡ−Ａ断面図。
【図５】図３のＢ−Ｂ断面図。
【図６】第１の実施の形態における半導体装置の製造工
程を説明するための断面図。
程を説明するための断面図。
【図７】同じく半導体装置の製造工程を説明するための
断面図。
断面図。
【図８】同じく半導体装置の製造工程を説明するための
断面図。
断面図。
【図９】同じく半導体装置の製造工程を説明するための
断面図。
断面図。
【図１０】同じく半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１１】同じく半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１２】同じく半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１３】同じく半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１４】同じく半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１５】同じく半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１６】同じく半導体装置の製造工程を説明するため
の断面図。
の断面図。
【図１７】基板バイアス電圧としきい値電圧との関係を
示す特性図。
示す特性図。
【図１８】第２の実施の形態における半導体装置の構成
図。
図。
【図１９】第２の実施の形態の応用例における半導体装
置の構成図。
置の構成図。
【図２０】第３の実施の形態における半導体装置の構成
図。
図。
【図２１】第３の実施の形態を説明するための波形図。
【図２２】第４の実施の形態における半導体装置の構成
図。
図。
【図２３】第５の実施の形態における半導体装置の構成
図。
図。
２…バイアス電圧切替手段としてのバイアス電圧切替回
路、７，９，１１，１３…ＰチャネルＭＯＳＦＥＴ、
８，１０，１２，１４…ＮチャネルＭＯＳＦＥＴ、１５
…半導体基板としての単結晶シリコン基板、１７…絶縁
体層としてのシリコン酸化膜、１８〜２５…単結晶半導
体層としての薄膜ＳＯＩ層、２８…電荷蓄積用導電体層
としての不純物ドープトポリシリコン層、３０…第１の
電極としての不純物ドープトポリシリコン層、３１…第
２の電極としての不純物ドープトポリシリコン層、６０
…半導体基板としての単結晶シリコン基板、６１…絶縁
体層としてのシリコン酸化膜、６２，６３…単結晶半導
体層としての薄膜ＳＯＩ層、６４…第１の導電体層とし
ての不純物ドープトポリシリコン層、６４ａ…第１端
子、６４ｂ…第２端子、６５…第２の導電体層としての
不純物ドープトポリシリコン層、６５ａ…第１端子、６
５ｂ…第２端子、７９…バイアス電圧切替手段としての
バイアス電圧切替回路、８０…バイアス電圧切替手段と
してのバイアス電圧切替回路、９０…半導体基板として
の単結晶シリコン基板、９１…絶縁体層としてのシリコ
ン酸化膜、９２，９３…単結晶半導体層としての薄膜Ｓ
ＯＩ層、９４…第１の電極としての不純物ドープトポリ
シリコン層、９５…第２の電極としての不純物ドープト
ポリシリコン層、９６…バイアス電圧切替手段を構成す
るバイアス電圧切替回路、９７…バイアス電圧切替手段
を構成するバイアス電圧切替回路、９８…バイアス電圧
切替手段を構成する制御回路、９９…バイアス電圧切替
手段を構成する制御回路、１００…昇圧回路、１０１…
昇圧回路、１１０…半導体基板としての単結晶シリコン
基板、１１１…絶縁体層としてのシリコン酸化膜、１１
２，１１３…単結晶半導体層としての薄膜ＳＯＩ層、１
１４…第１の電極としてのＮウェル領域、１１５…第２
の電極としてのＮウェル領域、１１６…バイアス電圧切
替手段としてのバイアス電圧切替回路、１１７…バイア
ス電圧切替手段としてのバイアス電圧切替回路。
路、７，９，１１，１３…ＰチャネルＭＯＳＦＥＴ、
８，１０，１２，１４…ＮチャネルＭＯＳＦＥＴ、１５
…半導体基板としての単結晶シリコン基板、１７…絶縁
体層としてのシリコン酸化膜、１８〜２５…単結晶半導
体層としての薄膜ＳＯＩ層、２８…電荷蓄積用導電体層
としての不純物ドープトポリシリコン層、３０…第１の
電極としての不純物ドープトポリシリコン層、３１…第
２の電極としての不純物ドープトポリシリコン層、６０
…半導体基板としての単結晶シリコン基板、６１…絶縁
体層としてのシリコン酸化膜、６２，６３…単結晶半導
体層としての薄膜ＳＯＩ層、６４…第１の導電体層とし
ての不純物ドープトポリシリコン層、６４ａ…第１端
子、６４ｂ…第２端子、６５…第２の導電体層としての
不純物ドープトポリシリコン層、６５ａ…第１端子、６
５ｂ…第２端子、７９…バイアス電圧切替手段としての
バイアス電圧切替回路、８０…バイアス電圧切替手段と
してのバイアス電圧切替回路、９０…半導体基板として
の単結晶シリコン基板、９１…絶縁体層としてのシリコ
ン酸化膜、９２，９３…単結晶半導体層としての薄膜Ｓ
ＯＩ層、９４…第１の電極としての不純物ドープトポリ
シリコン層、９５…第２の電極としての不純物ドープト
ポリシリコン層、９６…バイアス電圧切替手段を構成す
るバイアス電圧切替回路、９７…バイアス電圧切替手段
を構成するバイアス電圧切替回路、９８…バイアス電圧
切替手段を構成する制御回路、９９…バイアス電圧切替
手段を構成する制御回路、１００…昇圧回路、１０１…
昇圧回路、１１０…半導体基板としての単結晶シリコン
基板、１１１…絶縁体層としてのシリコン酸化膜、１１
２，１１３…単結晶半導体層としての薄膜ＳＯＩ層、１
１４…第１の電極としてのＮウェル領域、１１５…第２
の電極としてのＮウェル領域、１１６…バイアス電圧切
替手段としてのバイアス電圧切替回路、１１７…バイア
ス電圧切替手段としてのバイアス電圧切替回路。
Claims (5)
- 【請求項１】 半導体基板上に絶縁体層を介して単結晶
半導体層が複数形成され、該単結晶半導体層にてＰチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴよりなるＣ
ＭＯＳ回路を構成してなる半導体装置であって、 少なくとも前記ＰチャネルおよびＮチャネルＭＯＳＦＥ
Ｔのチャネル領域に対向して配置され、前記各ＭＯＳＦ
ＥＴのしきい値電圧を調整すべく電荷が蓄積される電荷
蓄積用導電体層と、 少なくとも前記ＰチャネルＭＯＳＦＥＴのチャネル領域
に対向して配置された第１の電極と、 少なくとも前記ＮチャネルＭＯＳＦＥＴのチャネル領域
に対向して配置された第２の電極と、 前記電荷蓄積用導電体層に電荷が蓄積された状態におい
て、待機時には前記各ＭＯＳＦＥＴのしきい値電圧の絶
対値を大きくすべき電位を前記第１および第２の電極に
印加し、動作時には同しきい値電圧の絶対値を小さくす
べき電位を前記第１および第２の電極に印加するバイア
ス電圧切替手段とを備えたことを特徴とする半導体装
置。 - 【請求項２】 半導体基板上に絶縁体層を介して単結晶
半導体層が複数形成され、該単結晶半導体層にてＰチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴよりなるＣ
ＭＯＳ回路を構成してなる半導体装置であって、 少なくとも前記ＰチャネルＭＯＳＦＥＴのチャネル領域
に対向して配置され、第１端子および第２端子を有し、
第１端子から前記ＰチャネルＭＯＳＦＥＴのしきい値電
圧を調整すべく電荷が蓄積される第１の導電体層と、 少なくとも前記ＮチャネルＭＯＳＦＥＴのチャネル領域
に対向して配置され、第１端子および第２端子を有し、
第１端子から前記ＮチャネルＭＯＳＦＥＴのしきい値電
圧を調整すべく電荷が蓄積される第２の導電体層と、 前記第１の導電体層および第２の導電体層に電荷が蓄積
された状態において、待機時には前記各ＭＯＳＦＥＴの
しきい値電圧の絶対値を大きくすべき電位を前記第１の
導電体層の第２端子および前記第２の導電体層の第２端
子を通して印加し、動作時には同しきい値電圧の絶対値
を小さくすべき電位を前記第１の導電体層の第２端子お
よび前記第２の導電体層の第２端子を通して印加するバ
イアス電圧切替手段と、 前記第１の導電体層の第２端子側に設けられ、当該第１
の導電体層に蓄積した電荷を保持するための第１のダイ
オードと、 前記第２の導電体層の第２端子側に設けられ、当該第２
の導電体層に蓄積した電荷を保持するための第２のダイ
オードとを備えたことを特徴とする半導体装置。 - 【請求項３】 半導体基板上に絶縁体層を介して単結晶
半導体層が複数形成され、該単結晶半導体層にてＰチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴよりなるＣ
ＭＯＳ回路を構成してなる半導体装置であって、 少なくとも前記ＰチャネルＭＯＳＦＥＴのチャネル領域
に対向して配置された第１の電極と、 少なくとも前記ＮチャネルＭＯＳＦＥＴのチャネル領域
に対向して配置された第２の電極と、 待機時には高・低電圧印加パルスにおけるパルス周期に
対するパルス幅の割合を所定値としたパルスを、前記各
ＭＯＳＦＥＴのしきい値電圧の絶対値を大きくすべき電
位として前記第１および第２の電極に印加し、動作時に
は高・低電圧印加パルスにおけるパルス周期に対するパ
ルス幅の割合を所定値としたパルスを、前記各ＭＯＳＦ
ＥＴのしきい値電圧の絶対値を小さくすべき電位として
前記第１および第２の電極に印加するバイアス電圧切替
手段とを備えたことを特徴とする半導体装置。 - 【請求項４】 半導体基板上に絶縁体層を介して単結晶
半導体層が複数形成され、該単結晶半導体層にてＰチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴよりなるＣ
ＭＯＳ回路を構成してなる半導体装置であって、 少なくとも前記ＰチャネルＭＯＳＦＥＴのチャネル領域
に対向して配置された第１の電極と、 少なくとも前記ＮチャネルＭＯＳＦＥＴのチャネル領域
に対向して配置された第２の電極と、 待機時には前記各ＭＯＳＦＥＴのしきい値電圧の絶対値
を大きくすべき電位を前記第１および第２の電極に印加
し、動作時には電源電圧を昇圧する昇圧回路からの電位
を、前記各ＭＯＳＦＥＴのしきい値電圧の絶対値を小さ
くすべき電位として前記第１および第２の電極に印加す
るバイアス電圧切替手段とを備えたことを特徴とする半
導体装置。 - 【請求項５】 半導体基板上に絶縁体層を介して単結晶
半導体層が複数形成され、該単結晶半導体層にてＰチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴよりなるＣ
ＭＯＳ回路を構成してなる半導体装置であって、 ＳＩＭＯＸ法による単結晶半導体層に形成されたＰチャ
ネルＭＯＳＦＥＴに対し、少なくとも当該ＰチャネルＭ
ＯＳＦＥＴのチャネル領域に対向した前記半導体基板に
形成された不純物拡散領域よりなる第１の電極と、 ＳＩＭＯＸ法による単結晶半導体層に形成されたＮチャ
ネルＭＯＳＦＥＴに対し、少なくとも当該ＮチャネルＭ
ＯＳＦＥＴのチャネル領域に対向した前記半導体基板に
形成された不純物拡散領域よりなる第２の電極と、 待機時には前記各ＭＯＳＦＥＴのしきい値電圧の絶対値
を大きくすべき電位を前記第１および第２の電極に印加
し、動作時には同しきい値電圧の絶対値を小さくすべき
電位を前記第１および第２の電極に印加するバイアス電
圧切替手段とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8125795A JPH09312401A (ja) | 1996-05-21 | 1996-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8125795A JPH09312401A (ja) | 1996-05-21 | 1996-05-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312401A true JPH09312401A (ja) | 1997-12-02 |
Family
ID=14919078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8125795A Pending JPH09312401A (ja) | 1996-05-21 | 1996-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312401A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043536A (en) * | 1998-05-19 | 2000-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6753579B2 (en) | 2002-10-11 | 2004-06-22 | Oki Electric Industry Co, Ltd. | SOI MOSFET device having second gate electrode for threshold voltage Control |
| JP2004179267A (ja) * | 2002-11-25 | 2004-06-24 | Sharp Corp | 半導体集積回路装置 |
| JP2011258941A (ja) * | 2010-05-14 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9159807B2 (en) | 2010-05-17 | 2015-10-13 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| CN110137218A (zh) * | 2018-02-08 | 2019-08-16 | 三星显示有限公司 | 显示设备 |
-
1996
- 1996-05-21 JP JP8125795A patent/JPH09312401A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043536A (en) * | 1998-05-19 | 2000-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6753579B2 (en) | 2002-10-11 | 2004-06-22 | Oki Electric Industry Co, Ltd. | SOI MOSFET device having second gate electrode for threshold voltage Control |
| JP2004179267A (ja) * | 2002-11-25 | 2004-06-24 | Sharp Corp | 半導体集積回路装置 |
| JP2011258941A (ja) * | 2010-05-14 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9159807B2 (en) | 2010-05-17 | 2015-10-13 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
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