JPH1187718A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】新規な構成にて容易に閾値電圧のバラツキを低
減することができる半導体装置を提供する。 【解決手段】シリコン基板１５上にポリシリコン層１
６、絶縁体層１７，１８を介して単結晶半導体層（２
３，２６）が複数形成され、この単結晶半導体層（２
３，２６）にてＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴよりなるＣＭＯＳ回路が構成されている。少
なくともＭＯＳＦＥＴのチャネル領域に対向した絶縁体
層内にポリシリコン電極３１が配置されている。絶縁体
層内のポリシリコン電極３１と単結晶半導体層（２３，
２６）との間の絶縁体層を、シリコン酸化膜１８とシリ
コン窒化膜１７との積層構造とし、ＭＮＯＳ（Ｍetal-
Ｎitride-Ｏxide- Ｓemiconductor）構造となってい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、特に、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造を
採用し、かつ、低い電圧で使用される携帯機器用等のＤ
ＳＰ、ＣＰＵ等の半導体装置に有効な技術である。

【０００２】

【従来の技術】従来、ＳＯＩ構造を採用したＭＯＳＦＥ
Ｔ（Ｍetal Ｏxide ＳemiconductorＦield Ｅffect
Ｔransistor ）の閾値電圧のバラツキを低減するために
はＳＯＩ構造の埋め込み酸化膜中にバックゲートと呼ば
れる電極を配し、これへの電圧印加、または電荷蓄積に
よって基板バイアス効果を利用して閾値を補正してき
た。

【０００３】また、従来、ＣＭＯＳ（Ｃomplementary
Ｍetal Ｏxide Ｓemiconductor）においてシステム電
源の低電圧化と高速化、消費電力の低減を両立させる一
方法としてＭＯＳＦＥＴの閾値電圧を各ＭＯＳＦＥＴの
動作状態においては低く、待機状態においては高くする
変調閾値と呼ばれる手法をとってきた。この閾値電圧制
御手法としてＳＯＩ構造を利用し、薄膜ＳＯＩＭＯＳＦ
ＥＴの上記したバックゲートにＭＯＳＦＥＴの動作状態
に合わせて電源電圧とグランド電圧のどちらかを印加す
ることによって閾値電圧を制御しようとするものがあっ
た。これは通常のバルク基板上で同様な効果をもたらす
場合にＭＯＳＦＥＴを基板から電気的に分離するための
特殊なウエル構造を必要としないというメリットがあ
る。

【０００４】しかし、この方法では構造上、貼合基板を
用いることが必要であり、基板として用いるＳＯＩ層の
膜厚バラツキに起因する閾値電圧のバラツキが発生して
しまうという不具合がある。そのため、閾値電圧のバラ
ツキによる設計値からのズレを調整する必要が生じる。

【０００５】この閾値電圧のバラツキを低減すべく、例
えば、（i)前述したようにバイアス電圧切替用電極とは
別に電荷蓄積用導電体層をＭＯＳＦＥＴに対向して配置
しＭＯＳＦＥＴの閾値電圧を調整すべく電荷を蓄積する
ようにしたり、(ii)デバイス動作前において埋込導体層
（バックゲート電極に相当するもの）に閾値電圧調整の
ための電荷蓄積を行い、その後のデバイス動作時におい
て変調閾値を目的とした電圧を印加する、といったこと
が考えられる。

【０００６】

【発明が解決しようとする課題】しかしながら、前述の
（i)の方法ではバックゲートの形成とそのパターニング
という工程的な負荷が大きいという問題があった。ま
た、(ii)の方法では変調閾値を行う際には、閾値のバラ
ツキを低減するためにバックゲートへ電荷を蓄積して
も、変調閾値を目的とした電圧印加の際には蓄積した電
荷がその配線を通して流出してしまうため、バックゲー
トへの印加電圧として電源電圧とグランド電圧だけでな
く、各トランジスタの閾値バラツキを補正する量の電圧
を印加させる必要があり、そのための電圧発生回路と各
トランジスタ毎にそれを最適な電圧値とするための制御
回路が必要となるという問題があった。

【０００７】そこで、この発明の目的は、新規な構成に
て容易に閾値電圧のバラツキを低減することができる半
導体装置を提供することにある。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、ＳＯＩＭＯＳＦＥＴにおいて、少なくともＭＯＳＦ
ＥＴのチャネル領域に対向した絶縁体層をシリコン酸化
膜とシリコン窒化膜との積層構造としたことを特徴とし
ている。

【０００９】よって、ＭＯＳＦＥＴ下部の窒化膜中また
は窒化膜と酸化膜の界面に電荷を蓄積することによって
ＭＯＳＦＥＴの閾値を適当な値に調整可能であるため、
ＬＳＩ製造工程終了後のできあがり閾値によらず所望の
閾値を得ることが可能であり、ウエハ面内及びウエハ間
の閾値のバラツキを補正することができる。

【００１０】このように、ＭＯＳＦＥＴ下部に形成した
ＭＮＯＳ（Ｍetal- Ｎitride- Ｏxide- Ｓemiconducto
r）構造を利用することで、閾値バラツキ低減を目的と
した閾値補正や、たとえば多値デバイスのような新規デ
バイスの形成が可能となる。

【００１１】請求項２に記載の発明は、ＳＯＩＭＯＳＦ
ＥＴにおいて、少なくともＭＯＳＦＥＴのチャネル領域
に対向した絶縁体層に誘電分極特性を有する強誘電体膜
を含むことを特徴としている。

【００１２】よって、ＭＯＳＦＥＴ下部の強誘電体膜の
誘電分極によって強誘電体膜の表面に電荷を発生させ、
この電荷からの電界によってＭＯＳＦＥＴの閾値を適当
な値に調整可能であるため、請求項１と同様の作用が得
られる。さらに、この誘電分極を随時調整することによ
って例えば変調閾値法を実現する閾値の制御が可能であ
る。

【００１３】このように、ＭＯＳＦＥＴ下部に形成した
強誘電体膜のメモリー機能を利用することで、閾値バラ
ツキ低減を目的とした閾値補正や、たとえば多値デバイ
スのような新規デバイスの形成が可能となる。

【００１４】請求項３に記載の発明は、ＳＯＩＭＯＳＦ
ＥＴを用いたＣＭＯＳ回路において、絶縁体層内の電極
と単結晶半導体層との間の絶縁体層を、シリコン酸化膜
とシリコン窒化膜との積層構造としたことを特徴として
いる。

【００１５】請求項４に記載の発明は、ＳＯＩＭＯＳＦ
ＥＴを用いたＣＭＯＳ回路において、絶縁体層内の電極
と単結晶半導体層との間の絶縁体層に、誘電分極特性を
有する強誘電体膜を含むことを特徴としている。

【００１６】つまり、請求項３，４に記載の発明におい
ては、変調閾値を目的としたバックゲート構造の薄膜Ｓ
ＯＩＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴとバックゲー
ト間をそれぞれ請求項１，２と同様な構造とすることに
より、変調閾値を目的とした閾値電圧制御と閾値バラツ
キの補正とを同時に、容易に実現することができる。

【００１７】以上詳述したように請求項１〜４に記載の
発明によれば、ＳＯＩＭＯＳＦＥＴの閾値を任意に変化
させ、閾値バラツキの補正、または制御を簡単な構造
で、大規模な負荷回路を必要とせずに実現させることが
できることとなる。

【００１８】

【発明の実施の形態】

（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。

【００１９】図１には、本実施の形態における半導体装
置の電気的構成図を示す。本半導体装置は、ＬＳＩ（Ｌ
arge Ｓcale Ｉntegrated Ｃircuits ）１とバイアス
電圧切替回路２から構成されている。ＬＳＩ１は、４つ
のインバータ回路３，４，５，６よりなり、各インバー
タ回路３〜６が直列に接続されている。

【００２０】ＬＳＩ１の各インバータ回路３，４，５，
６は、図２に示すように、ＣＭＯＳ回路により構成され
ている。つまり、インバータ回路３はＰチャネルＭＯＳ
ＦＥＴ７とＮチャネルＭＯＳＦＥＴ８からなり、インバ
ータ回路４はＰチャネルＭＯＳＦＥＴ９とＮチャネルＭ
ＯＳＦＥＴ１０からなる。また、インバータ回路５はＰ
チャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１
２からなり、インバータ回路６はＰチャネルＭＯＳＦＥ
Ｔ１３とＮチャネルＭＯＳＦＥＴ１４からなる。

【００２１】インバータ回路３，４，５，６のＰチャネ
ルＭＯＳＦＥＴ７，９，１１，１３のそれぞれのソース
端子には電源電圧ＶDD（３ボルト）が印加される。ま
た、インバータ回路３，４，５，６のＮチャネルＭＯＳ
ＦＥＴ８，１０，１２，１４のそれぞれのソース端子に
はグランド電位（０ボルト）が印加される。さらに、イ
ンバータ回路３におけるＰチャネルおよびＮチャネルＭ
ＯＳＦＥＴ７，８のゲート端子には入力信号が入力され
るとともに、インバータ回路６におけるＰチャネルおよ
びＮチャネルＭＯＳＦＥＴ１３，１４のドレイン端子に
は出力信号が出力されるようになっている。

【００２２】図３には本半導体装置の平面図を示すとと
もに、図４には図３のＡ−Ａ断面図を、図５には図３の
Ｂ−Ｂ断面図を示す。図３〜５において、半導体基板と
しての単結晶シリコン基板１５の上には貼合用ポリシリ
コン膜１６を介してシリコン窒化膜１７とシリコン酸化
膜１８の積層体（絶縁体層）が形成されている。このシ
リコン酸化膜１８の表面に、単結晶半導体層としての薄
膜の単結晶シリコン層（以下、薄膜ＳＯＩ層という）１
９，２０，２１，２２，２３，２４，２５，２６が形成
されている。各薄膜ＳＯＩ層１９〜２６にはゲート酸化
膜２７を介してポリシリコンゲート電極２８が配置され
ている。そして、薄膜ＳＯＩ層１９〜２２にてＰチャネ
ルＭＯＳＦＥＴ７，９，１１，１３が、また、薄膜ＳＯ
Ｉ層２３〜２６にてＮチャネルＭＯＳＦＥＴ８，１０，
１２，１４が形成されている。このようにして、ＬＳＩ
１を構成するＰチャネルとＮチャネルの薄膜ＳＯＩＭＯ
ＳＦＥＴが形成されている。ここで、各ＭＯＳＦＥＴは
チャネル領域の最大空乏層幅よりもＳＯＩ層１９〜２６
の厚さが薄くチャネル形成時にＳＯＩ層１９〜２６が完
全に空乏化するようになっている。

【００２３】また、ポリシリコン膜１６の配置領域にお
ける表層部には、不純物がドープされたＰチャネル用不
純物ドープトポリシリコン層２９と、Ｎチャネル用不純
物ドープトポリシリコン層３１とが埋設されている。Ｐ
チャネル用不純物ドープトポリシリコン層２９の表面は
シリコン酸化膜３０にて覆われ、Ｎチャネル用不純物ド
ープトポリシリコン層３１はシリコン酸化膜３２にて覆
われている。Ｐチャネル用不純物ドープトポリシリコン
層２９はＰチャネルＭＯＳＦＥＴを構成する各薄膜ＳＯ
Ｉ層１９〜２２の下方において延設されている。また、
Ｎチャネル用不純物ドープトポリシリコン層３１はＮチ
ャネルＭＯＳＦＥＴを構成する各薄膜ＳＯＩ層２３〜２
６の下方において延設されている。

【００２４】また、薄膜ＳＯＩ層１９〜２６の上を含め
たシリコン酸化膜１８の上には、層間絶縁膜としてのシ
リコン酸化膜３３が配置されている。図４に示すよう
に、Ｐチャネル用不純物ドープトポリシリコン層２９
は、アルミよりなるＰチャネル用バイアス線３４と接続
されている。同様に、図５のＮチャネル用不純物ドープ
トポリシリコン層３１は、アルミよりなるＮチャネル用
バイアス線３５と接続されている。

【００２５】また、各薄膜ＳＯＩ層１９〜２６にはＭＯ
ＳＭＥＴのアルミ電極３６，３７が形成されるととも
に、電荷注入用アルミ電極３８が形成されている。さら
に、図４，５においてシリコン酸化膜３３の表面は、表
面保護膜としてのＢＰＳＧ膜３９で覆われている。

【００２６】このように、Ｐチャネル用不純物ドープト
ポリシリコン層２９とＮチャネル用不純物ドープトポリ
シリコン層３１とは、それぞれ独立に設けられ、ＭＯＳ
ＦＥＴの閾値電圧が調整されている。

【００２７】また、図１において、バイアス電圧切替回
路２は直列に接続された２つのインバータ回路４３，４
４で構成され、各インバータ回路４３，４４はそれぞれ
ＣＭＯＳ回路よりなる。このバイアス電圧切替回路２も
前述した図４，５のシリコン酸化膜１８の表面部に配置
したＳＯＩ層にて形成されている。バイアス電圧切替回
路２のインバータ回路４３の入力端子には制御信号端子
Ｐが接続され、インバータ回路４３の出力端子にはＰチ
ャネル用バイアス線３４が接続され、インバータ回路４
４の出力端子にはＮチャネル用バイアス線３５が接続さ
れている。制御信号端子Ｐには、論理ＨｉあるいはＬｏ
ｗレベルの制御信号が入力される。そして、制御信号に
よりＰチャネル用バイアス線３４とＮチャネル用バイア
ス線３５の電位を、電源電圧ＶDD（３ボルト）とグラン
ド電位（０ボルト）に切り換えるようになっている。つ
まり、Ｌｏｗレベルの制御信号が入力されると、Ｐチャ
ネル用バイアス線３４を電源電圧ＶDD（３ボルト）に
し、Ｎチャネル用バイアス線３５をグランド電位（０ボ
ルト）にする。また、Ｈｉレベルの制御信号が入力され
ると、Ｐチャネル用バイアス線３４をグランド電位（０
ボルト）にし、Ｎチャネル用バイアス線３５を電源電圧
ＶDD（３ボルト）にする。

【００２８】このように、Ｐチャネル用バイアス線３４
とＮチャネル用バックバイアス線３５にて、各ＦＥＴの
バックゲートバイアス電圧を変更できるようになってい
る。ここで、閾値電圧Ｖｔとリーク電流および動作速度
の関係を説明する。

【００２９】リーク電流（サブシュレッショルド電流）
は閾値電圧Ｖｔの絶対値が大きくなると減少し、小さく
なると増加する特性を示す。一方、動作速度は閾値電圧
の絶対値が大きくなると遅くなり、小さくなると速くな
る特性を示す。従って、リーク電流と動作速度は通常相
反する。

【００３０】次に、半導体装置の製造方法を、図６〜図
１５を用いて説明する。尚、図６〜図１５は図３でのＢ
−Ｂ断面、即ち、図５に対応するものである。まず、図
６に示すように、Ｐ型高抵抗単結晶シリコン基板５０を
用意し、シリコン基板５０の上におけるＳＯＩ層となる
領域に膜厚１００ｎｍ程度の酸化膜５１を形成し、これ
をマスクとしてシリコン基板５０を例えば反応性イオン
エッチング法によって深さ約１５０ｎｍ程度エッチング
する。

【００３１】そして、マスクとした酸化膜５１を除去
後、図７に示すように、熱酸化法あるいはＣＶＤ法によ
ってシリコン基板５０の表面に例えば厚さ約２ｎｍのシ
リコン酸化膜１８および厚さ約９０ｎｍのシリコン窒化
膜１７を順に形成する。尚、シリコン酸化膜１８の形成
前に、エッチングによるシリコン基板５０のダメージを
除去する処理を行ってもよい。

【００３２】さらに、図８に示すように、シリコン窒化
膜１７上にポリシリコン膜５２を例えば減圧ＣＶＤ法で
膜厚２０ｎｍ程度堆積し、さらにこのポリシリコン膜５
２に例えば熱拡散法によりＮ型不純物であるリンを導入
する。

【００３３】引き続き、図９に示すように、ポリシリコ
ン膜５２（２８）における所望の領域（不要領域）をエ
ッチングした後、熱酸化法あるいはＣＶＤ法により例え
ば膜厚２００ｎｍ程度のシリコン酸化膜３２を形成す
る。

【００３４】そして、図１０に示すように、シリコン酸
化膜３２の上にポリシリコン膜（１６）を例えば減圧Ｃ
ＶＤ法で膜厚３０ｎｍ程度堆積し、さらにこのポリシリ
コン膜（１６）に例えば熱拡散法によりＮ型不純物であ
るリンを導入する。その後、さらにポリシリコン膜（１
６）を例えばＣＶＤ法で膜厚５μｍ程度堆積する。

【００３５】そして、図１１に示すように、ポリシリコ
ン膜１６の表面を鏡面研磨して平坦化する。さらに、図
１２に示すように、シリコン基板１５の鏡面と，高抵抗
シリコン基板５０の平坦化したポリシリコン鏡面とを直
接接合法によって貼り合わせ、２枚の基板を一体化した
貼合基板を形成する。

【００３６】引き続き、図１３に示すように、シリコン
基板５０に対し選択研磨を行ってＳＯＩ層になる部分以
外の領域のシリコン酸化膜１８を表面に露出させる。こ
の選択研磨とは、シリコンのエッチングレートがＳｉＯ
₂ のエッチングレートに比べ十分速い例えばアミン系研
磨液を用いるものでＳｉＯ₂ をエッチングストッパーと
して機能させることで均一な厚さに制御された薄いシリ
コン層が形成できる研磨方法である。これにより膜厚１
５０ｎｍ程度のＳＯＩ層１９〜２６が形成され、基板内
部にはフローティング状態の不純物ドープトポリシリコ
ン層（Ｎ⁺ ポリシリコン層）２９，３１が形成される。

【００３７】さらに、図１４に示すように、薄膜ＳＯＩ
層１９〜２６の領域に同時に例えば膜厚１０ｎｍ程度の
酸化膜２７と低抵抗ポリシリコン層２８を形成し、さら
に、図１５に示すように、薄膜ＳＯＩ層の一部にそれぞ
れポリシリコン層２９，３１に達する貫通孔５３を例え
ば反応性イオンエッチングにより形成する。

【００３８】その後、図５に示すように、Ｎチャネルお
よびＰチャネルＭＯＳＦＥＴのソース・ドレイン層、シ
リコン酸化膜３３、金属電極３５，３６，３７，３８、
ＢＰＳＧ膜３９を通常のＭＯＳ−ＩＣプロセスと同様に
順次形成する。

【００３９】ここで、これまでの製造工程はＳＯＩ基板
を用いた通常の薄膜ＳＯＩ−ＬＳＩの製造工程と全く同
じであり、特別な工程を必要としない。引き続き、シリ
コン酸化膜１８とシリコン窒化膜１７との積層構造、即
ち、ＭＮＯＳ構造に対し、電荷注入用アルミ電極３８を
用いて電荷の注入を行い、一定の閾値電圧に調整する。
即ち、電荷注入用アルミ電極３８を外部電源と接続し電
源電圧ＶSS（例えば１５ボルト）を印加してＭＮＯＳ構
造に対し所定量の電荷をＦ−Ｎ（Ｆowler −Ｎordheim
）トンネル注入する。この電荷の蓄積により、各ＭＯ
ＳＦＥＴの閾値電圧が調整される。

【００４０】つまり、貼合基板上の薄膜ＳＯＩ層に関し
ては、基板作成時の技術的な問題によりＳＯＩ層の膜厚
バラツキが大きく、ＳＯＩ層の膜厚バラツキはトランジ
スタの閾値電圧に影響し、例えば１００ｎｍのＳＯＩＭ
ＯＳＦＥＴを形成した場合、ＳＯＩ層の膜厚バラツキが
３０ｎｍであると、ＭＯＳＦＥＴの閾値は設計値が０．
５ボルトに対して約０．３ボルトずれてしまう。そこ
で、少なくともチャネル領域の下部に、シリコン酸化膜
１８とシリコン窒化膜１７との積層構造（ＭＮＯＳ構
造）を配置し、ＭＮＯＳ構造に電荷を蓄積してＳＯＩ層
の膜厚バラツキによる閾値を調整する。

【００４１】より詳しくは、ＭＮＯＳ構造体はＮチャネ
ルとＰチャネルとで共用した場合には、予め閾値を高
め、もしくは低めに設定しておき、電荷注入によって閾
値電圧を変化させる方向をＮチャネル、Ｐチャネル共に
同じ方向にしておく必要がある。例えば、閾値電圧の狙
い値がＮチャネルで０．５ボルト，Ｐチャネルで−０．
６ボルトとした場合には工程上の狙い値をそれぞれ、
０．２ボルト，−０．９ボルトまたは０．８ボルト，−
０．３ボルトと設定しておけば、たとえ、バラツキが大
きかったとしても、電荷注入は前者の場合には正孔、後
者の場合には電子と、ＮチャネルとＰチャネルで同じキ
ャリアを使うことができる。この時、閾値電圧バラツキ
の原因がＳＯＩ層の厚さのバラツキであることから考え
ると、ＣＭＯＳを構成する隣り合ったトランジスタ間で
大きなバラツキがあるとは考えられず、電荷注入量も同
一でよいと考えられる。

【００４２】つまり、電荷蓄積の際において、少なくと
もＳＯＩ層のチャネル部と基板１５間に電圧を印加し、
例えばＦＮ（Ｆowler-Ｎordheim ）電流のようなリーク
電流を流す。この電流のキャリアである電子または正孔
は窒化膜１７中または窒化膜／酸化膜界面の欠陥に捕獲
されることによってチャネル領域下部が帯電する。蓄積
した電荷はその上部のＳＯＩ層中に形成されたＭＯＳＦ
ＥＴに電界を与え、閾値を変化させる。閾値の変化量は
蓄積された電荷量に比例するため、窒化膜１７を通過す
る電流量で調整する。

【００４３】次に、このように構成した半導体装置の作
用を説明する。ＬＳＩ１の待機時においては、バイアス
電圧切替回路２の制御信号端子ＰにＬｏｗレベル信号が
入力される。すると、Ｐチャネル用バイアス線３４が電
源電圧ＶDD（３ボルト）となり、Ｐチャネル用不純物ド
ープトポリシリコン層２９も電源電圧ＶDD（３ボルト）
となる。また、Ｎチャネル用バイアス線３５がグランド
電位（０ボルト）となり、Ｎチャネル用不純物ドープト
ポリシリコン層３１もグランド電位（０ボルト）とな
る。この各バイアス線３４，３５を通しての各ドープト
ポリシリコン層２９，３１の電位により、ＬＳＩ１の各
ＦＥＴの閾値電圧はそれぞれ、図１６に従い以下のよう
に決定される。

【００４４】ＮチャネルＭＯＳＦＥＴ８，１０，１２，
１４のバックバイアスは０ボルトであるので、閾値電圧
は０．６ボルトに、ＰチャネルＭＯＳＦＥＴ７，９，１
１，１３のバックバイアスは３ボルトであるが、ソース
電位（３ボルト）からみると０ボルトに印加されている
ことになり、閾値電圧は−０．６ボルトになる。従っ
て、各ＭＯＳＦＥＴの閾値電圧の絶対値が大きいので、
低速動作ではあるがリーク電流の小さい回路を構成す
る。

【００４５】一方、ＬＳＩ１の動作時においては、バイ
アス電圧切替回路２の制御信号端子ＰにＨｉレベル信号
が入力される。すると、Ｐチャネル用バイアス線３４が
グランド電位（０ボルト）になり、Ｐチャネル用不純物
ドープトポリシリコン層２９もグランド電位（０ボル
ト）になる。また、Ｎチャネル用バイアス線３５が電源
電圧ＶDD（３ボルト）になり、Ｎチャネル用不純物ドー
プトポリシリコン層３１も電源電圧ＶDD（３ボルト）に
なる。この各バイアス線３４，３５を通しての各ポリシ
リコン層２９，３１の電位により、ＬＳＩ１の各ＦＥＴ
の閾値電圧は、図１６に従い次のように決定される。Ｎ
チャネルＭＯＳＦＥＴ８，１０，１２，１４のバックバ
イアスは３ボルトであるので、閾値電圧は０．２ボルト
に、また、ＰチャネルＭＯＳＦＥＴ７，９，１１，１３
のバックバイアスは０ボルトであるが、ソース電位（３
ボルト）からみると−３ボルトに印加されたと同等にな
り、閾値電圧は−０．２ボルトになる。従って、各ＭＯ
ＳＦＥＴの閾値電圧の絶対値が小さいので、リーク電流
は大きいが高速動作が可能な回路を構成する。

【００４６】このように、ＬＳＩ製造工程終了後のでき
あがり閾値に関わらず、待機時には閾値電圧の絶対値を
大きくして低速動作であるが、リーク電流を小さくする
ことが可能となる。また、動作時には閾値電圧の絶対値
を小さくしてリーク電流は大きいが高速動作が可能とな
る。

【００４７】つまり、貼合基板を用いた薄膜ＳＯＩでは
ＳＯＩ層の少なくともチャネル領域の下部酸化膜中に電
極（埋め込みバックゲート）２９，３１を設け、この電
極２９，３１に電圧を印加する、又は電荷を蓄積するこ
とによって閾値の制御が可能である。一般的に、閾値電
圧によってトランジスタオフ時に流れる電流即ちリーク
電流量は変化し、閾値電圧が高いと小さく、閾値電圧が
低いと大きい。一方、動作速度はこの逆の傾向を示す。
従来、低電圧で使用される携帯機器等用のＣＭＯＳにお
いてシステムの低電圧化と高速化を両立させる一方法と
してＭＯＳＦＥＴの閾値電圧を低下させる方法を採って
きたがこの方法ではＬＳＩの待機時（スタンバイ状態）
におけるリーク電流が増加し、システムとしての全消費
電流が増加するという問題が生じてきた。この問題を解
決するために、高速だがリーク電流の大きい（閾値電圧
の低い）ＭＯＳＦＥＴと、低速だがリーク電流の小さい
（閾値電圧の高い）ＭＯＳＦＥＴの２種類を併用するこ
とでリーク電流の増大を低減してきた。しかしながらこ
の方法では高速動作が要求されるデバイスのチップに占
める割合が増加するほどスタンバイ状態でのリーク電流
が増加してしまうことに加え、デバイスの動作状態を時
間的に制御することができない。そこで、図１７に示す
ようにＰチャネル、Ｎチャネルに別々のバックゲート２
９，３１を設け、両ＭＯＳＦＥＴの閾値電圧を決定する
ための各バックゲート２９，３１の電位を適当に切り替
えることにより、動作中の回路の閾値電圧の絶対値は低
く、非動作状態（スタンバイ状態）の回路の閾値電圧の
絶対値を高くして、各回路ブロックの動作状態によって
タイムリーに変化させることにより、動作速度を低下さ
せることなく消費電流を低減することが可能となる。

【００４８】このように、本実施の形態は、下記の特徴
を有する。 （イ）ＳＯＩＭＯＳＦＥＴにおいて、少なくともＭＯＳ
ＦＥＴのチャネル領域に対向した絶縁体層をシリコン酸
化膜１８とシリコン窒化膜１７との積層構造とし、窒化
膜１７中に電荷を蓄積することによってＭＯＳＦＥＴの
閾値を適当な値に調整して、ウエハ面内及びウエハ間の
閾値のバラツキを補正してＬＳＩ製造工程終了後のでき
あがり閾値によらず所望の閾値を得ることができる。つ
まり、ＭＯＳＦＥＴ下部に形成したＭＮＯＳ構造を利用
して閾値バラツキ低減を目的とした閾値補正や、たとえ
ば多値デバイスのような新規デバイスの形成を行う。

【００４９】また、変調閾値を目的としたバックゲート
構造の薄膜ＳＯＩＭＯＳＦＥＴにおいて、変調閾値を目
的とした閾値電圧制御と閾値バラツキの補正とを同時
に、容易に実現することができ、ＳＯＩＭＯＳＦＥＴの
閾値を任意に変化させ、閾値バラツキの補正、または制
御を簡単な構造で、大規模な負荷回路を必要とせずに実
現させることができることとなる。

【００５０】より詳しくは、閾値電圧のバラツキを低減
すべく、バイアス電圧切替用電極とは別に電荷蓄積用導
電体層をＭＯＳＦＥＴに対向して配置しＭＯＳＦＥＴの
閾値電圧を調整すべく電荷を蓄積すると、バックゲート
の形成とそのパターニングという工程的な負荷が大きい
という問題があった。これに対し、本実施形態では、閾
値電圧調整用のバックゲートの形成とそのパターニング
という工程的な負荷が無くなる。

【００５１】また、閾値電圧のバラツキを低減すべく、
デバイス動作前において埋込導体層（バックゲート電極
に相当するもの）に閾値電圧調整のための電荷蓄積を行
い、その後のデバイス動作時において変調閾値を目的と
した電圧を印加すると、変調閾値を行う際には、閾値の
バラツキを低減するためにバックゲートへ電荷を蓄積し
ても、変調閾値を目的とした電圧印加の際には蓄積した
電荷がその配線を通して流出してしまうため、バックゲ
ートへの印加電圧として電源電圧とグランド電圧だけで
なく、各トランジスタの閾値バラツキを補正する量の電
圧を印加させる必要があり、そのための電圧発生回路と
各トランジスタ毎にそれを最適な電圧値とするための制
御回路が必要となるという問題があった。これに対し、
本実施形態では、図１７に示すように、電圧発生回路と
各トランジスタ毎にそれを最適な電圧値とするための制
御回路を必要とせずに、極めて単純な回路構成とするこ
とができる。

【００５２】このようにして、閾値バラツキの低減を目
的とした基板バイアスの印加の際に、そのための工程増
加を抑えることができるとともに、変調閾値を行う際に
は閾値電圧制御用の電圧発生回路と各トランジスタ毎に
それを最適な電圧値とするための制御回路が不要とな
る。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００５３】図１８にその構造模式図を示す。ＳＯＩＭ
ＯＳＦＥＴにおいて、少なくともチャネル領域の下部に
シリコン窒化膜６１とシリコン酸化膜６２の積層構造に
よってＭＮＯＳ（Ｍetal- Ｎitride- Ｏxide- Ｓemicon
ductor）と同様な構造にしている。窒化膜６１と酸化膜
６２の厚さはそれぞれ、例えば、９０ｎｍ、２ｎｍと
し、位置関係は酸化膜が上、すなわち、上方より、ポリ
シリコンゲート電極６５、ゲート酸化膜６４、ＳＯＩ層
６３、酸化膜６２、窒化膜６１、シリコン基板６０とな
っている。蓄積した電荷はその上部のＳＯＩ層６３中に
形成されたＭＯＳＦＥＴに電界を与え、閾値を変化させ
る。

【００５４】電荷蓄積には例えば以下のような手法を用
いる。少なくともＳＯＩ層６３のチャネル部と基板６０
間に電圧を印加し、例えばＦＮ（Ｆowler-Ｎordheim ）
電流のようなリーク電流を流す。この電流のキャリアで
ある電子または正孔は窒化膜６１中または窒化膜／酸化
膜界面の欠陥に捕獲されることによってチャネル領域下
部が帯電する。蓄積した電荷はその上部のＳＯＩ層６３
中に形成されたＭＯＳＦＥＴに電界を与え、閾値を変化
させる。閾値の変化量は蓄積された電荷量に比例するた
め、窒化膜６１を通過する電流量で調整する。

【００５５】ＳＯＩ層６３〜基板６０間に電流を流すた
めの電圧印加は、ＳＯＩ層６３のチャネル領域に電極を
設けてもよく、ソースまたはドレイン電極を用いてもよ
い。前者の場合には正負いずれの電圧も印加可能である
ため、閾値の補正はいずれの方向にも可能である。後者
の場合、ｐｎ接合の順方向の電圧を印加する必要がある
ため、ＮチャネルＭＯＳトランジスタでは負電圧を印
加、ＰチャネルＭＯＳトランジスタでは正電圧を印加す
る。ＳＯＩ層６３と基板６０間に流れる電流が電子電流
であるか正孔電流であるかによって蓄積される電荷の種
類が異なるため、閾値の補正はいずれか一方向にのみ可
能であり、閾値補正の可能な方向に合わせて予め閾値を
低め、もしくは高めに設定する必要がある。すなわち、
閾値バラツキの範囲が０．３ボルトであり、所望の閾値
が０．５ボルトのとき、蓄積可能な電荷の種類に合わせ
て工程上の狙い閾値は０．２ボルト以下または０．８ボ
ルト以上とする。積層構造は窒化膜６１〜基板６０間に
さらに例えば３ｎｍ程度の酸化膜を挿入したＭＯＮＯＳ
（Ｍetal- Ｏxide- Ｎitride- Ｏxide- Ｓemiconducto
r）構造としてもよい。

【００５６】図１９には図１８の詳細図を示し、貼合用
ポリシリコン膜６６を有する。図２０〜図２６にその製
造工程図を示す。まず、図２０に示すように、シリコン
基板７０をＳＯＩ領域となる部分を残して例えば０．１
５μｍ程度エッチングする。続いて、図２１に示すよう
に、例えば窒素希釈雰囲気の熱酸化によって例えば２ｎ
ｍ程度の酸化膜６２を堆積する。そして、図２２に示す
ように、ＣＶＤによって例えば９０ｎｍ程度の窒化膜６
１を堆積する。なお、ＭＯＮＯＳ構造とする場合には、
更に熱酸化またはＣＶＤによって酸化膜を形成する。

【００５７】そして、図２３に示すように、ＣＶＤによ
り例えば５〜１０μｍのポリシリコン膜６６を堆積させ
る。このポリシリコン膜６６を図２４に示すように、研
磨によって平坦化し、図２５に示すように、ウエハ直接
接合技術によって第２のシリコンウエハ６０と貼り合わ
せる。

【００５８】引き続き、図２６に示すように、第１のシ
リコン基板７０を研削し、酸化膜６２の表面が露出する
まで例えば選択研磨によって研磨する。その後、図１９
に示すように、ゲート酸化膜６４の形成、ポリシリコン
ゲート電極６５の形成、および配線等を行う。 （第３の実施の形態）次に、第３の実施の形態を、第２
の実施の形態との相違点を中心に説明する。

【００５９】第３の実施の形態では、図２７に示すよう
に、ＳＯＩＭＯＳＦＥＴにおいて、少なくともチャネル
領域の下部にＰＴＯ（ＰｂＴｉＯ₃ ）、ＰＺＴ（Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ₃ ）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ₃ ）等の強誘電体膜８１を形成している。

【００６０】図２７においては、強誘電体膜８１とＳＯ
Ｉ層８３との間に酸化膜８２を配置している。なお、こ
の酸化膜８２は無くてもよい。強誘電体膜８１は電圧の
印加によって表面に誘電分極によって電荷を誘起する。
これによってその上部のＳＯＩ層８３中に形成されたＭ
ＯＳＦＥＴに電界を与え、閾値を変化させる。強誘電体
膜８１に印加する電圧は、第１の実施の形態と同様にＳ
ＯＩ層８３のチャネル領域に電極を設けてもよく、或い
は、ソースまたはドレイン電極を用いてもよい。さら
に、ゲート酸化膜８４が絶縁破壊しない範囲であれば、
ゲート電極８５に印加することによって強誘電体膜８１
の表面に電荷を誘起させてもよい。

【００６１】なお、この強誘電体膜８１を第１の実施形
態に適用してもよい。つまり、図４，５におけるシリコ
ン窒化膜１７とシリコン酸化膜１８の積層体（絶縁体
層）の代わりに、強誘電体膜を配置して、ＭＯＳＦＥＴ
の閾値バラツキを低減するための閾値補正と、変調閾値
を目的とした閾値制御を同時に可能とする。即ち、誘電
分極の可逆性を用いて変調閾値を実現することが可能で
あり、バックゲートへの電圧印加の代わりに、動作時と
待機時の閾値切り替えの際に適当な電圧印加によって電
荷を誘起させる。

【００６２】ここで、強誘電体膜８１の誘電分極に必要
な時間は十分に短く、変調閾値の動作状態切り替えに関
しては問題ない。

【図面の簡単な説明】

【図１】第１の実施の形態における半導体装置の電気的
構成図。

【図２】ＬＳＩの電気的構成図。

【図３】第１の実施の形態における半導体装置の平面
図。

【図４】図３のＡ−Ａ断面図。

【図５】図３のＢ−Ｂ断面図。

【図６】第１の実施の形態における半導体装置の製造工
程を説明するための断面図。

【図７】同じく半導体装置の製造工程を説明するための
断面図。

【図８】同じく半導体装置の製造工程を説明するための
断面図。

【図９】同じく半導体装置の製造工程を説明するための
断面図。

【図１０】同じく半導体装置の製造工程を説明するため
の断面図。

【図１１】同じく半導体装置の製造工程を説明するため
の断面図。

【図１２】同じく半導体装置の製造工程を説明するため
の断面図。

【図１３】同じく半導体装置の製造工程を説明するため
の断面図。

【図１４】同じく半導体装置の製造工程を説明するため
の断面図。

【図１５】同じく半導体装置の製造工程を説明するため
の断面図。

【図１６】基板バイアス電圧と閾値電圧との関係を示す
特性図。

【図１７】回路構成を説明する図。

【図１８】第２の実施の形態における半導体装置の模式
図。

【図１９】第２の実施の形態における半導体装置の構成
図。

【図２０】第２の実施の形態における半導体装置の製造
工程を説明するための断面図。

【図２１】同じく半導体装置の製造工程を説明するため
の断面図。

【図２２】同じく半導体装置の製造工程を説明するため
の断面図。

【図２３】同じく半導体装置の製造工程を説明するため
の断面図。

【図２４】同じく半導体装置の製造工程を説明するため
の断面図。

【図２５】同じく半導体装置の製造工程を説明するため
の断面図。

【図２６】同じく半導体装置の製造工程を説明するため
の断面図。

【図２７】第３の実施の形態における半導体装置の構成
図。

【符号の説明】

２…バイアス電圧切替回路、７，９，１１，１３…Ｐチ
ャネルＭＯＳＦＥＴ、８，１０，１２，１４…Ｎチャネ
ルＭＯＳＦＥＴ、１５…単結晶シリコン基板、１７…シ
リコン酸化膜、１８…シリコン窒化膜、１９〜２６…薄
膜ＳＯＩ層、２９…不純物ドープトポリシリコン層、３
１…不純物ドープトポリシリコン層。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁体層を介して単結晶
   半導体層が形成され、該単結晶半導体層にてＭＯＳＦＥ
   Ｔを構成してなる半導体装置であって、 少なくとも前記ＭＯＳＦＥＴのチャネル領域に対向した
   前記絶縁体層をシリコン酸化膜とシリコン窒化膜との積
   層構造としたことを特徴とする半導体装置。
2. 【請求項２】 半導体基板上に絶縁体層を介して単結晶
   半導体層が形成され、該単結晶半導体層にてＭＯＳＦＥ
   Ｔを構成してなる半導体装置であって、 少なくとも前記ＭＯＳＦＥＴのチャネル領域に対向した
   前記絶縁体層に誘電分極特性を有する強誘電体膜を含む
   ことを特徴とする半導体装置。
3. 【請求項３】 半導体基板上に絶縁体層を介して単結晶
   半導体層が複数形成され、該単結晶半導体層にてＰチャ
   ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴよりなるＣ
   ＭＯＳ回路を構成し、さらに、少なくとも前記ＭＯＳＦ
   ＥＴのチャネル領域に対向した前記絶縁体層内に電極を
   配置した半導体装置であって、 前記絶縁体層内の電極と単結晶半導体層との間の絶縁体
   層を、シリコン酸化膜とシリコン窒化膜との積層構造と
   したことを特徴とする半導体装置。
4. 【請求項４】 半導体基板上に絶縁体層を介して単結晶
   半導体層が複数形成され、該単結晶半導体層にてＰチャ
   ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴよりなるＣ
   ＭＯＳ回路を構成し、さらに、少なくとも前記ＭＯＳＦ
   ＥＴのチャネル領域に対向した前記絶縁体層内に電極を
   配置した半導体装置であって、 前記絶縁体層内の電極と単結晶半導体層との間の絶縁体
   層に、誘電分極特性を有する強誘電体膜を含むことを特
   徴とする半導体装置。