JP3503197B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に係り、特
にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造を採用したＭＯＳＦＥＴを有する半導体装置に
関するものである。

【０００２】

【従来の技術】従来より半導体装置の高速化・高集積化
が進められる中で絶縁体上の単結晶シリコン層（ＳＯＩ
層）に形成したＭＯＳＦＥＴの研究が行われている。特
に、ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最
大空乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全
に空乏化するような場合（以下、これを薄膜ＳＯＩＭＯ
ＳＦＥＴという）には、バルクシリコン基板上に形成し
たＭＯＳＦＥＴに比べショートチャネル効果が制御でき
るとかチャネル中の垂直方向の電界が緩和されるため実
効移動度が向上する等の優れた特性を示すことが知られ
ている。

【０００３】ＭＯＳＦＥＴを相補型ＭＯＳ回路に適用す
る場合、ＭＯＳＦＥＴはノーマリーオフ（ＮチャネルＭ
ＯＳＦＥＴのしきい値電圧が、正）状態にあることが必
要である。しかしながら、前記のような薄膜ＳＯＩＭＯ
ＳＦＥＴで従来用いられているＮ⁺ ポリシリコンゲート
を用いたＮチャネル薄膜ＳＯＩＭＯＳＦＥＴは、しきい
値電圧が負となりやすく、エンハンスメント型（ノーマ
リーオフ型）のＭＯＳＦＥＴを形成することが難しかっ
た。そこで、チャネル形成領域の対向する位置に設けた
電極にしきい値電圧とは反対極性の電圧を印加する方法
（特開平２−２９４０７６号公報）等が提案されてい
る。

【０００４】

【発明が解決しようとする課題】ところが、このような
方法においては、ＮチャネルＭＯＳＦＥＴおよびＰチャ
ネルＭＯＳＦＥＴのそれぞれに独立に対向電極が必要と
なり構造が複雑になる。一方、Ｎ⁺ ポリシリコンゲート
を用いたＰチャネル薄膜ＳＯＩＭＯＳＦＥＴにおいて
は、しきい値電圧Ｖ_T が約−０．７〜−１．０ボルト程
度の値となり、電源電圧が３ボルト程度以下の場合に
は、実効的なドレイン電圧（｜Ｖｄ｜−｜Ｖ_T｜）が小
さくなってしまう。

【０００５】そこで、この発明の目的は、簡単な構造に
てＮチャネルＭＯＳＦＥＴのしきい値電圧を上げるとと
もにＰチャネルＭＯＳＦＥＴのしきい値電圧の絶対値を
下げることができる半導体装置を提供することにある。

【０００６】

【課題を解決するための手段】請求項１に記載の発明
は、半導体基板上に絶縁体層を介して形成された複数の
単結晶半導体層に、ＮチャネルＭＯＳＦＥＴ、Ｐチャネ
ルＭＯＳＦＥＴ、およびバイアス電圧回路を構成するＭ
ＯＳＦＥＴを形成してなる半導体装置において、前記Ｎ
チャネルＭＯＳＦＥＴの少なくともチャネル領域および
ＰチャネルＭＯＳＦＥＴの少なくともチャネル領域に対
向した前記絶縁体層内あるいは前記半導体基板に両ＭＯ
ＳＦＥＴ共通の第１の電極を配置し、前記バイアス電圧
回路にて生成されるバイアス電圧を当該第１の電極に印
加するとともに、前記バイアス電圧回路を構成するＭＯ
ＳＦＥＴの少なくともチャネル領域に対向した前記絶縁
体層内あるいは前記半導体基板に前記第１の電極と電気
的に分離した第２の電極を配置し、当該第２の電極を所
定電位にしたことをその要旨とする。

【０００７】

【０００８】

【０００９】

【００１０】

【００１１】

【００１２】 請求項２に記載の発明は、請求項１に記
載の半導体装置において、前記第１の電極と対向する位
置での単結晶半導体層にモニタ用半導体素子を形成し、
当該モニタ用半導体素子により前記バイアス電圧の変化
をモニタすることによって前記バイアス電圧回路の出力
電圧を制御するようにしたことをその要旨とする。

【００１３】

【作用】請求項１に記載の発明によれば、ＮチャネルＭ
ＯＳＦＥＴの少なくともチャネル領域およびＰチャネル
ＭＯＳＦＥＴの少なくともチャネル領域に対向した絶縁
体層内あるいは半導体基板に両ＭＯＳＦＥＴ共通の第１
の電極が配置される。そして、当該第１の電極に両ＭＯ
ＳＦＥＴ共通のバイアス電圧を印加させることで、Ｎチ
ャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴのチ
ャネル領域のポテンシャル分布が変化する。これによ
り、しきい値電圧を所望の値に制御性よくシフトさせる
ことができる。

【００１４】つまり、図２に示すように、負のバイアス
電圧を印加することにより、ＮチャネルＭＯＳＦＥＴに
対してはしきい値電圧を上げ、ＰチャネルＭＯＳＦＥＴ
に対してはしきい値電圧の絶対値を下げることが可能と
なる。

【００１５】 また、半導体基板上には、絶縁体層を介
して単結晶半導体層からなるバイアス電圧回路が形成さ
れるため、単一電源にてＮチャネルＭＯＳＦＥＴおよび
ＰチャネルＭＯＳＦＥＴに電圧を印加するとともに両Ｍ
ＯＳＦＥＴのしきい値電圧を制御することが可能とな
る。

【００１６】

【００１７】 また、バイアス電圧回路のＭＯＳＦＥＴ
の少なくともチャネル領域に対向した絶縁体層内あるい
は半導体基板には、ＮチャネルおよびＰチャネルＭＯＳ
ＦＥＴ共通の電極と電気的に分離した第２の電極が配置
される。そして、この第２の電極が所定電位にされるこ
とにより、バイアス電圧回路のＭＯＳＦＥＴが安定して
動作する。

【００１８】 請求項２に記載の発明によれば、請求項
１に記載の発明の作用に加え、モニタ用半導体素子によ
りバイアス電圧の変化がモニタされて、バイアス電圧回
路の出力電圧が制御される。

【００１９】

【実施例】

（第１実施例）以下、この発明を具体化した第１実施例
を図面に従って説明する。

【００２０】図１に半導体装置の断面構造図を示す。半
導体基板としての単結晶シリコン基板１上にＳｉＯ₂ か
らなる埋め込み絶縁体層２が配置され、その埋め込み絶
縁体層２の上に単結晶半導体層としての薄膜の単結晶シ
リコン層（以下、ＳＯＩ層という）３，４が設置されて
いる。ＳＯＩ層３にはゲート酸化膜５を介してＮ⁺ ポリ
シリコンゲート電極６を有するＮチャネルＭＯＳＦＥＴ
７が形成されている。又、ＳＯＩ層４にはゲート酸化膜
８を介してＮ⁺ ポリシリコンゲート電極９を有するＰチ
ャネルＭＯＳＦＥＴ１０が形成されている。ＳＯＩ層
３，４の膜厚は、ＭＯＳＦＥＴ７，１０のチャネル領域
の最大空乏層幅よりも薄く設定されており、チャネル形
成時には完全に空乏化する厚さになっている。又、Ｎチ
ャネルＭＯＳＦＥＴ７とＰチャネルＭＯＳＦＥＴ１０と
からなるＣ−ＭＯＳ回路１１において、ＰチャネルＭＯ
ＳＦＥＴ１０のソース電極Ｓには外部から電源電圧Ｖ_DD
（例えば、３ボルト）が供給されるようになっている。

【００２１】又、同一シリコン基板１上に同一埋め込み
絶縁体層２を介してＳＯＩ層３，４と同様に複数の単結
晶半導体層としての薄膜の単結晶シリコン層（以下、Ｓ
ＯＩ層という）１２，１３が形成されている。ＳＯＩ層
１２，１３には半導体素子が形成され、これらの素子は
Ｃ−ＭＯＳ回路１１と共通の電源電圧Ｖ_DDから所望のバ
イアス電圧を発生させるバイアス電圧回路２１の一部を
なしている。例えば、図１においては、ＳＯＩ層１３に
はゲート酸化膜１７を介してＮ⁺ ポリシリコンゲート電
極１８を有するＮチャネルＭＯＳＦＥＴ１９が形成され
ている。ＳＯＩ層１２には酸化膜１４を介して対向電極
であるポリシリコン電極１５を有するコンデンサ１６が
形成されている。ＭＯＳＦＥＴ１９は通常ＭＯＳＦＥＴ
７，１０と同時に形成されるため、ＳＯＩ層１３の膜厚
は、ＭＯＳＦＥＴ１９のチャネル領域の最大空乏層幅よ
りも薄く設定されており、チャネル形成時には完全に空
乏化する厚さとなるが、必ずしもＳＯＩ層１３の膜厚は
完全空乏化条件を満足する必要はなく、必要であればチ
ャネル領域の最大空乏層幅よりも厚く設定してもよい。
又、コンデンサ１６を形成するＳＯＩ層１２のポリシリ
コン電極１５と対向する領域には、ポリシリコン電極１
５に電圧が印加された際にもＳＯＩ層に空乏層が形成さ
れないよう十分高濃度に不純物をドーピングしておく
と、コンデンサの容量を一定値に維持させておくことが
できる。このようにして、単結晶シリコン基板１上に絶
縁体層２を介して薄膜の単結晶シリコン層からなるバイ
アス電圧回路２１が形成されている。

【００２２】ＳＯＩ層３，４，１２，１３上を含む埋め
込み絶縁体層２上には層間絶縁膜２２が形成されてい
る。層間絶縁膜２２にはバイアス電圧印加用開口部（コ
ンタクトホール）２３が形成されている。又、埋め込み
絶縁体層２にはバイアス電圧印加用開口部（コンタクト
ホール）２４が形成され、バイアス電圧印加用開口部２
３，２４は連通している。バイアス電圧回路２１と単結
晶シリコン基板１とは、バイアス電圧印加用開口部２
３，２４内を延びる配線２５にて電気的に接続されてい
る。

【００２３】バイアス電圧回路２１には、前述のＣ−Ｍ
ＯＳ回路１１と共通の電源電圧Ｖ_DD（例えば、３ボル
ト）が外部から供給されるようになっており、バイアス
電圧回路２１とＣ−ＭＯＳ回路１１とは共通電源（単一
電源）が用いられている。

【００２４】そして、バイアス電圧回路２１にて負の極
性をもつバイアス電圧Ｖ_B が生成され、そのバイアス電
圧Ｖ_B は配線２５を通して電極として機能する単結晶シ
リコン基板１に印加される。このようにして、バイアス
電圧回路２１により負の極性をもつ基板バイアス電圧Ｖ
_B が印加される。尚、本実施例では、配線２５が単結晶
シリコン基板１と接触する領域に、シリコン基板１と同
一導電型の高濃度不純物拡散領域２６が形成され、高濃
度不純物拡散領域２６にてオーミックコンタクトがとら
れている。

【００２５】ここで、単結晶シリコン基板１に負の電圧
を印加する理由について説明する。図２には、Ｎチャネ
ル，Ｐチャネル各ＭＯＳＦＥＴ７，１０のしきい値電圧
Ｖ _T と基板バイアス電圧Ｖ_B との関係、即ち、しきい値
電圧Ｖ_T の基板バイアス電圧Ｖ_B による依存性の一例を
示す。ここで、ＮチャネルＭＯＳＦＥＴ７に関してはチ
ャネル領域の不純物濃度を変化させて基板バイアス電圧
Ｖ_B が０ボルトの時のしきい値電圧Ｖ_T を変えた４種類
のＭＯＳＦＥＴそれぞれの特性が示してある。又、基板
バイアス電圧Ｖ_B に対するしきい値電圧Ｖ_T の変化の割
合は、埋め込み絶縁体層２，ＳＯＩ層３，４，ゲート酸
化膜５，８の膜厚等に依存するが、図２においては一例
としてそれぞれの膜厚が３７０ｎｍ，８５ｎｍ，１６ｎ
ｍの場合について示した。Ｖ_B ＝０ボルトの時のしきい
値電圧Ｖ_T はチャネル領域での不純物濃度により変化さ
せることも可能であるので、特性との兼ね合いで適当な
不純物濃度とバイアス電圧との組み合わせから所望のＶ
_T 値を選択すればよい。例えば、バイアス電圧Ｖ_B が０
ボルトの時にＶ_T ＝０．０５ボルトのＮチャネルＭＯＳ
ＦＥＴとＶ_T ＝−０．８９ボルトのＰチャネルＭＯＳＦ
ＥＴの両方に−６ボルトのバイアス電圧を印加すると、
それぞれＶ_T ＝０．３７ボルト，Ｖ_T ＝−０．４３ボル
トとなり、ＮチャネルＭＯＳＦＥＴのしきい値電圧Ｖ_T
を上げ、ＰチャネルＭＯＳＦＥＴのしきい値電圧Ｖ_T の
絶対値を下げることができる。その結果、通常では使用
できないしきい値電圧が「０」ボルト以下のＮチャネル
ＭＯＳＦＥＴあるいは正の小さな値（０．３ボルト程度
以下）のＮチャネルＭＯＳＦＥＴを用いることができ
る。

【００２６】尚、Ｃ−ＭＯＳ構成にしたＰチャネルＭＯ
ＳＦＥＴについては、実際にチャネル領域に印加される
バイアス電位Ｖ_B は電源電圧をＶ_DDとすると、Ｖ_B −Ｖ
_DDとなることを考慮しておく必要がある。

【００２７】ここで、単結晶シリコン基板１に印加する
負電圧がある値を越えるとＳＯＩ層内での埋め込み絶縁
体層側にチャネルが形成されＭＯＳＦＥＴがノーマリー
オン状態になってしまうため、バイアス電圧には下限が
あることになる。この値はいわゆるバックゲートのＶ_T
値であり、埋め込み絶縁体層，ＳＯＩ層，ゲート酸化膜
の膜厚やチャネル領域での不純物濃度等に依存するが、
図２に示した場合には−１０ボルト程度以下の値とな
る。又、バイアス電圧Ｖ_B はその電圧を印加しない場合
に比べ電圧印加による効果を発揮させるべく−２ボルト
以上必要である。これらの結果、バイアス電圧Ｖ_B とし
ては望ましくは−２〜−１０ボルト程度の値に設定され
る。このとき、外部に負電圧を印加するための別電源を
設置することは全体の構成が複雑になり好ましくない
が、ここで必要となる程度の負電圧はＭＯＳＦＥＴを用
いた昇圧回路により生成可能であることから、ＳＯＩ型
ＭＯＳＦＥＴ７，１０を形成した同一基板１上に同様の
ＳＯＩ型ＭＯＳＦＥＴ１６，１９から構成されたバイア
ス電圧回路２１を配置することにより、外部から印加す
る電圧としては単一電源にて動作させることが可能とな
る。

【００２８】バイアス電圧回路２１の具体的構成を、図
３に示す。バイアス電圧回路２１は、インバータを用い
たＣＲ発振回路２７とチャージポンプ回路２８からな
る。ＣＲ発振回路２７は、ＣＲ発振器２９とバッファ用
インバータ３０，３１とスイッチ３２と周波数可変用抵
抗３３とスイッチ用インバータ３４からなる。ＣＲ発振
器２９は通常のＣＲ発振器であって、インバータ３５，
３６，３７とコンデンサ３８と抵抗３９，４０から構成
されている。スイッチ３２は制御電圧端子Ｐconからの
制御電圧によりオン・オフする。制御電圧端子Ｐcon か
らの制御電圧は、論理ＨｉあるいはＬｏｗレベルの２値
信号である。又、チャージポンプ回路２８はダイオード
４１，４２，４３，４４とコンデンサ４５，４６，４
７，４８で構成され、負電圧出力端子Ｐout から負の電
圧を出力するようになっている。負電圧出力端子Ｐout
は図１に示す配線２５と接続され、負電圧出力端子Ｐou
t の負電圧は単結晶シリコン基板１へのバイアス電圧Ｖ
_B となる。

【００２９】次に、このように構成したバイアス電圧回
路２１の動作を説明する。電源投入する以前において
は、単結晶シリコン基板１の電位がグランド電位になっ
ている。この状態から電源が投入されると（ＩＣのスイ
ッチがオンされると）、外部システムから制御電圧端子
Ｐcon にＨｉレベル信号が入力される。すると、ＣＲ発
振回路２７のスイッチ３２は導通状態になり、ＣＲ発振
回路２７は抵抗４０と３３との並列抵抗と、コンデンサ
３８との時定数で決定される周波数で高速に発振する。
これにより、チャージポンプ回路２８が高速に動作する
ため、負電圧出力端子Ｐout からの負電圧出力は、グラ
ンドレベルから急速に負電圧に変化する。

【００３０】そして、負電圧出力端子Ｐout からの負電
圧出力が所定の電位になると、その時点で外部システム
から制御電圧端子Ｐcon にＬｏｗレベル信号が入力され
る。その結果、スイッチ３２は非導通状態になり、ＣＲ
発振回路２７は抵抗４０とコンデンサ３８との時定数で
決定される低い周波数で発振する。これにより、チャー
ジポンプ回路２８の負電圧出力端子Ｐout からの負電圧
出力は維持されたまま発振周波数だけが低くなる。この
ように、負電圧出力端子Ｐout からの負電圧出力が所定
の電位になると、制御電圧端子Ｐcon にＬｏｗレベル信
号が入力されるので、バイアス電圧回路２１における発
振による消費電流が増大することがない。つまり、チャ
ージポンプ回路２８の負電圧出力が維持されたまま発振
周波数だけが低くなるので、発振による消費電力の低減
が図れる。

【００３１】このように本実施例では、単結晶シリコン
基板１上に埋め込み絶縁体層２を介して形成された複数
のＳＯＩ層３，４に、ＮチャネルＭＯＳＦＥＴ７および
ＰチャネルＭＯＳＦＥＴ１０を形成してなる半導体装置
において、ＮチャネルＭＯＳＦＥＴ７の少なくともチャ
ネル領域およびＰチャネルＭＯＳＦＥＴ１０の少なくと
もチャネル領域に対向した単結晶シリコン基板１に対し
同基板１を電極として両ＭＯＳＦＥＴ７，１０共通のバ
イアス電圧を印加した。特に、ＮチャネルＭＯＳＦＥＴ
７のゲート電極６およびＰチャネルＭＯＳＦＥＴ１０の
ゲート電極９はいずれもＮ型ポリシリコンからなり、単
結晶シリコン基板１に印加される電圧は負の極性とし
た。

【００３２】よって、ＮチャネルＭＯＳＦＥＴ７および
ＰチャネルＭＯＳＦＥＴ１０のチャネル領域のポテンシ
ャル分布が変化する。これにより、しきい値電圧Ｖ_T を
所望の値に制御性よくシフトさせることができる。つま
り、図２に示すように、単結晶シリコン基板１に負の電
圧を印加することにより、ＮチャネルＭＯＳＦＥＴ７に
対してはしきい値電圧Ｖ_T を上げ、ＰチャネルＭＯＳＦ
ＥＴ１０に対してはしきい値電圧Ｖ_T の絶対値を下げる
ことが可能となる。

【００３３】又、ＮチャネルＭＯＳＦＥＴ７とＰチャネ
ルＭＯＳＦＥＴ１０に同じバイアス電圧Ｖ_B を印加すれ
ばよいので、特開平２−２９４０７６号公報のように各
ＭＯＳＦＥＴのチャネル部に独立した電極を設ける必要
がなくなる。

【００３４】又、Ｎ⁺ ポリシリコンゲート電極を用いた
完全空乏型のＳＯＩ−ＭＯＳＦＥＴにおいて、Ｎチャネ
ルＭＯＳＦＥＴ７においてはエンハンスメント型すなわ
ちＶ _T の値を正にするためにはチャネル領域の不純物濃
度を高くする必要があり、このことはチャネル移動度
（キャリア移動度）の低下をもたらす。さらに、不純物
濃度が高くなるに伴ってＶ_T のＳＯＩ層膜厚依存性が大
きくなる。即ち、ＳＯＩ層の膜厚ばらつきによるＶ_T 値
のばらつきが顕在化することになり、このことは種々の
性能のばらつきにつながる。又、ＰチャネルＭＯＳＦＥ
Ｔ１０においてＶ _T の絶対値を小さくするためにはチャ
ネル領域にＰ型の不純物を添加していわゆるアキュミュ
レーションモードにする必要があるが、その結果ショー
トチャネル効果の増大等の悪影響を招く。これに対し、
本実施例では、単結晶シリコン基板１に負のバイアス電
圧Ｖ_B を印加することで、チャネル領域の不純物濃度を
低く保ちつつ、ＮチャネルＭＯＳＦＥＴ７に対してはし
きい値電圧Ｖ_T を高くし、ＰチャネルＭＯＳＦＥＴ１０
に対してはしきい値電圧Ｖ_T の絶対値を低くできる。即
ち、Ｎチャネル、Ｐチャネル各ＭＯＳＦＥＴに共通な電
圧を印加することにより、簡単な構造でＶ_T 値の制御が
可能となる。

【００３５】さらに、単結晶シリコン基板１上に埋め込
み絶縁体層２を介してＳＯＩ層１２，１３からなるバイ
アス電圧回路２１を形成し、バイアス電圧回路２１によ
りバイアス電圧Ｖ_B を生成するようにした。その結果、
単一電源にてＮチャネルＭＯＳＦＥＴ７およびＰチャネ
ルＭＯＳＦＥＴ１０に電圧を印加するとともに両ＭＯＳ
ＦＥＴ７，１０のしきい値電圧Ｖ_T を制御することがで
きる。

【００３６】又、バイアス電圧回路２１はＣＲ発振回路
２７とＣＲ発振回路２７の出力信号により駆動されるチ
ャージポンプ回路２８にて構成したので、簡単な構成に
て昇圧回路が構成できる。

【００３７】尚、この実施例の応用として、単結晶シリ
コン基板１の全体にバイアス電圧を印加する必要はな
く、ＮチャネルＭＯＳＦＥＴ７の少なくともチャネル領
域およびＰチャネルＭＯＳＦＥＴ１０の少なくともチャ
ネル領域に対向した領域における単結晶シリコン基板１
にバイアス電圧を印加すればよい。

【００３８】又、本実施例では単結晶シリコン基板１に
組み込んだバイアス電圧回路２１にてバイアス電圧を生
成したが、外部からの電源によりバイアス電圧を供給す
るようにしてもよい。

【００３９】さらに、バイアス電圧回路２１はＭＯＳＦ
ＥＴによらずにバイポーラトランジスタ等により構成し
てもよい。又、図１においてバイアス電極となる単結晶
シリコン基板１の上の単結晶半導体層としての薄膜の単
結晶シリコン層（ＳＯＩ層）にバイアス電圧Ｖ_B の変化
をモニタするためのモニタ用ＭＯＳＦＥＴ（モニタ用半
導体素子）を形成する。そして、このモニタ用ＭＯＳＦ
ＥＴを有する制御電圧発生回路５４をバイアス電圧回路
２１と同様に同一単結晶シリコン基板１上に設け、図３
に示すように制御電圧発生回路５４の出力信号を制御電
圧端子Ｐcon に接続し、モニタ用ＭＯＳＦＥＴ５５のし
きい値電圧に対応した信号により制御電圧をＨｉ，Ｌｏ
ｗレベルに切り替えてバイアス電圧回路２１の発振周波
数を制御してもよい。その結果、外部システムからの制
御電圧信号は不要となる。

【００４０】さらには、図７に示すように、モニタ用Ｍ
ＯＳＦＥＴ５５のしきい値電圧に対応してＨｉ，Ｌｏｗ
レベルに切り替えた制御電圧をＡＮＤゲート５６に印加
することにより、バイアス電圧回路の出力電圧を制御し
てもよい。その結果、バイアス電圧回路の出力電圧によ
って変化したモニタ用ＭＯＳＦＥＴ５５のしきい値電圧
によりバイアス電圧回路の出力電圧をフィードバック制
御できる。即ち、同一基板上に形成した制御電圧発生回
路５４によりバイアス電圧を確実に所定値に設定しＣ−
ＭＯＳ回路１１を構成するＭＯＳＦＥＴのしきい値電圧
を所望の値に制御することができることになる。尚、バ
イアス電圧回路２１は、モニタ用ＭＯＳＦＥＴ５５のし
きい値電圧に応じてその出力電圧を制御可能な回路構成
であれば、本実施例に示した回路構成以外の構成であっ
てもよいことはいうまでもない。さらに、モニタ用半導
体素子はＭＯＳＦＥＴの他にもバイポーラトランジスタ
等でもよい。

【００４１】本実施例においては、バイアス電圧回路２
１は制御電圧信号により制御される構成としたが、特に
必要がなければ本回路構成において発振周波数あるいは
出力電圧を制御する機能を除いて、単に一定のバイアス
電圧を発生させる回路構成としてもよいことはいうまで
もない。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。

【００４２】図４に第２実施例を示す。本実施例では、
Ｃ−ＭＯＳ回路１１に対応する位置に電極４９を設ける
とともに、バイアス電圧回路２１に対応する位置に電極
５０を設けている。

【００４３】具体的に説明していくと、絶縁体層２内に
おけるＣ−ＭＯＳ回路１１の下方には第１のバイアス電
極４９が埋設されているとともに、バイアス電圧回路２
１の下方には第２のバイアス電極５０が前記第１のバイ
アス電極４９とは電気的に絶縁された状態で埋設されて
いる。つまり、絶縁体層２内でのバイアス電圧回路２１
と対向した領域に配置された第２のバイアス電極５０
が、同一基板上のＳＯＩ型ＭＯＳＦＥＴからなるその他
の半導体集積回路に対向した領域に配置された第１のバ
イアス電極４９と電気的に絶縁されている。本構造は、
例えば公知のウエハ貼り合わせ法を用いたＳＯＩ基板の
製造技術により、貼り合わせ前に例えばポリシリコンか
らなるバイアス電極４９，５０を形成しておくことによ
り実現することができる。

【００４４】又、第１のバイアス電極４９にバイアス電
圧回路２１によって発生された電圧が印加され、第２の
バイアス電極５０にはこれと異なる電圧、例えば接地電
位（ＧＮＤ）に設定される。この結果、バイアス電圧回
路２１に用いられるＭＯＳＦＥＴ１６，１９のＶ_T 値は
バイアス電圧回路２１の出力であるバイアス電圧Ｖ_Bの
値にかかわらず一定の値に設定することができる。よっ
て、バイアス電圧回路２１のＭＯＳＦＥＴ１６，１９の
しきい値電圧Ｖ_T を固定できる。

【００４５】又、第１のバイアス電極４９と対向する位
置での単結晶半導体層としての薄膜の単結晶シリコン層
（ＳＯＩ層）にバイアス電圧Ｖ_B の変化をモニタするた
めのモニタ用ＭＯＳＦＥＴ（モニタ用半導体素子）が形
成されている。そして、このモニタ用ＭＯＳＦＥＴを有
する制御電圧発生回路５４を図３にて一点鎖線で示すよ
うに制御電圧ラインに設け、モニタ用ＭＯＳＦＥＴ５５
のしきい値電圧に対応した信号により制御電圧をＨｉ，
Ｌｏｗレベルに切り換えてバイアス電圧回路２１の出力
電圧を制御している。尚、モニタ用半導体素子はＭＯＳ
ＦＥＴの他にもバイポーラトランジスタ等でもよい。

【００４６】このように本実施例では、ＮチャネルＭＯ
ＳＦＥＴ７の少なくともチャネル領域およびＰチャネル
ＭＯＳＦＥＴ１０の少なくともチャネル領域に対向した
領域における埋め込み絶縁体層２内に両ＭＯＳＦＥＴ共
通のバイアス電極４９を配置し、当該電極４９に両ＭＯ
ＳＦＥＴ共通のバイアス電圧を印加した。よって、第１
実施例と同様に、ＮチャネルＭＯＳＦＥＴ７に対しては
しきい値電圧Ｖ_T を上げ、ＰチャネルＭＯＳＦＥＴ１０
に対してはしきい値電圧Ｖ_T の絶対値を下げることが可
能となる。

【００４７】又、バイアス電圧回路２１のＭＯＳＦＥＴ
１６，１９の少なくともチャネル領域に対向した絶縁体
層２内に、第１のバイアス電極４９と電気的に分離した
第２のバイアス電極５０を配置し、第２のバイアス電極
５０を所定電位にした。よって、バイアス電圧回路２１
のＭＯＳＦＥＴ１６，１９が安定して動作して、バイア
ス電圧回路２１をバイアス電圧Ｖ_B の影響を受けずに動
作させることができる。

【００４８】又、第１のバイアス電極４９と対向する位
置でのＳＯＩ層にモニタ用ＭＯＳＦＥＴを形成し、この
モニタ用ＭＯＳＦＥＴによりバイアス電圧回路２１の出
力電圧を制御するようにした。その結果、バイアス電圧
を確実に所定値にできる。

【００４９】尚、本実施例の応用として、以下のような
態様にて具体化してもよい。 （イ）図５に示すように、実施してもよい。つまり、図
４に示すようにＣ−ＭＯＳ回路１１とバイアス電圧回路
２１のそれぞれに対向する領域にシリコン基板１とは異
なるバイアス電極４９，５０を配置するのではなく、図
５に示すようにどちらか一方のバイアス電極として単結
晶シリコン基板１をそのまま用いる。図５ではバイアス
電圧回路２１のためのバイアス電極として単結晶シリコ
ン基板１を用いている。この場合、配線５１が単結晶シ
リコン基板１と接触する領域にはオーミックコンタクト
形成のため、シリコン基板１と同一導電型の高濃度不純
物拡散領域５２が形成されている。 （ロ）図６に示すように、単結晶シリコン基板１内に異
なる導電型の領域を設けてＰＮ接合により２つの電極を
分離してもよい。図６に示した場合には、バイアス電圧
回路２１によって発生された負電圧がＣ−ＭＯＳ回路１
１に対向した位置に形成されたＰ型不純物拡散領域５３
に印加される。又、単結晶シリコン基板１としてＮ型基
板を用いることによりバイアス電圧回路２１に対向した
位置はＮ型領域となる。このように、ＰＮ接合によりＣ
−ＭＯＳ回路１１とバイアス電圧回路２１に対向した各
領域を電気的に分離することができる。尚、本実施例に
おいてはＮ型基板を用いた例について示したが、同様に
Ｐ型基板を用いることも可能である。この場合には、バ
イアス電圧回路２１に対向した位置にＮ型不純物拡散領
域を設けておく。基板すなわちＰ型領域であるＣ−ＭＯ
Ｓ回路１１に対向した位置に負電位を印加し、バイアス
電圧回路２１に対向したＮ型領域には接地電位である０
ボルトを印加する。Ｃ−ＭＯＳ回路１１領域よりもバイ
アス電圧回路２１領域の方が面積が小さい場合には、Ｐ
型基板を用いた場合の方がＰＮ接合面積が小さくなるの
でＰＮ接合の逆方向リーク電流を低減できる。尚、バイ
アス電圧が正の場合には、図６に示した領域５３、及び
単結晶シリコン基板１の導電型をそれぞれ図６と逆の導
電型にすればよい。 （ハ）図４においてＣ−ＭＯＳ回路１１の下方全体の埋
め込み絶縁体層２内にバイアス電極４９を設ける必要は
なく、ＮチャネルＭＯＳＦＥＴ７の少なくともチャネル
領域およびＰチャネルＭＯＳＦＥＴ１０の少なくともチ
ャネル領域に対向した領域における埋め込み絶縁体層２
内にバイアス電極４９を配置し、当該電極４９にバイア
ス電圧を印加してもよい。 （ニ）本実施例では単結晶シリコン基板１に組み込んだ
バイアス電圧回路２１にてバイアス電圧を生成したが、
外部からの電源によりバイアス電圧を供給するようにし
てもよい。 （ホ）バイアス電圧回路２１はＭＯＳＦＥＴによらずに
バイポーラトランジスタ等により構成してもよい。 （ヘ）図４，５，６においてはバイアス電圧回路２１の
下方全体にバイアス電極（５０，１）を配置したが、バ
イアス電圧回路２１のＭＯＳＦＥＴ１６，１９の少なく
ともチャネル領域に対向した位置にバイアス電極（５
０，１）を配置すればよい。

【００５０】

【発明の効果】以上詳述したように請求項１に記載の発
明によれば、簡単な構造にてＮチャネルＭＯＳＦＥＴの
しきい値を上げるとともにＰチャネルＭＯＳＦＥＴのし
きい値の絶対値を下げることができる優れた効果を発揮
する。

【００５１】 また、単一電源にて両ＭＯＳＦＥＴに電
圧を印加することができるとともにしきい値電圧を制御
することも可能となる。また、バイアス電圧回路を構成
するＭＯＳＦＥＴを安定して動作させることができるよ
うにもなる。

【００５２】 請求項２に記載の発明によれば、請求項
１に記載の発明の効果に加え、バイアス電圧を確実に所
定値にすることができる。

【００５３】

【図面の簡単な説明】

【図１】第１実施例の断面構造図である。

【図２】バイアス電圧としきい値電圧との関係を示す特
性図である。

【図３】バイアス電圧回路のブロック図である。

【図４】第２実施例の断面構造図である。

【図５】第２実施例の応用例の断面構造図である。

【図６】第２実施例の他の応用例の断面構造図である。

【図７】バイアス電圧回路のブロック図である。

【符号の説明】

１…単結晶シリコン基板、２…埋め込み絶縁体層、３…
ＳＯＩ層、４…ＳＯＩ層、６…Ｎ⁺ ポリシリコンゲート
電極、７…ＮチャネルＭＯＳＦＥＴ、９…Ｎ⁺ポリシリ
コンゲート電極、１０…ＰチャネルＭＯＳＦＥＴ、１２
…ＳＯＩ層、１３…ＳＯＩ層、１６…ＮチャネルＭＯＳ
ＦＥＴ、１９…ＰチャネルＭＯＳＦＥＴ、２１…バイア
ス電圧回路、２７…ＣＲ発振回路、２８…チャージポン
プ回路、４９…第１のバイアス電極、５０…第２のバイ
アス電極、５５…モニタ用ＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/786 (56)参考文献 特開 平６−89574（ＪＰ，Ａ) 特開 平４−186775（ＪＰ，Ａ) 特開 平３−23659（ＪＰ，Ａ) 特開 平４−196478（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/08 H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/092 H01L 29/786

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁体層を介して形成さ
   れた複数の単結晶半導体層に、ＮチャネルＭＯＳＦＥ
   Ｔ、ＰチャネルＭＯＳＦＥＴ、およびバイアス電圧回路
   を構成するＭＯＳＦＥＴを形成してなる半導体装置にお
   いて、 前記ＮチャネルＭＯＳＦＥＴの少なくともチャネル領域
   およびＰチャネルＭＯＳＦＥＴの少なくともチャネル領
   域に対向した前記絶縁体層内あるいは前記半導体基板に
   両ＭＯＳＦＥＴ共通の第１の電極を配置し、前記バイア
   ス電圧回路にて生成されるバイアス電圧を当該第１の電
   極に印加するとともに、前記バイアス電圧回路を構成す
   るＭＯＳＦＥＴの少なくともチャネル領域に対向した前
   記絶縁体層内あるいは前記半導体基板に前記第１の電極
   と電気的に分離した第２の電極を配置し、当該第２の電
   極を所定電位にしたことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、
   前記第１の電極と対向する位置での単結晶半導体層にモ
   ニタ用半導体素子を形成し、当該モニタ用半導体素子に
   より前記バイアス電圧の変化をモニタすることによって
   前記バイアス電圧回路の出力電圧を制御するようにした
   ことを特徴とする半導体装置。