WO2010082498A1 - 半導体装置 - Google Patents

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WO2010082498A1
WO2010082498A1 PCT/JP2010/000200 JP2010000200W WO2010082498A1 WO 2010082498 A1 WO2010082498 A1 WO 2010082498A1 JP 2010000200 W JP2010000200 W JP 2010000200W WO 2010082498 A1 WO2010082498 A1 WO 2010082498A1
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layer
threshold voltage
charge
semiconductor device
insulating film
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PCT/JP2010/000200
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吉元広行
杉井信之
土屋龍太
石垣隆士
森田祐介
Original Assignee
株式会社日立製作所
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    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]

Definitions

  • the present invention relates to a semiconductor device capable of high-speed operation and a manufacturing method thereof, and more particularly to a field effect semiconductor device capable of controlling a threshold voltage after manufacturing.
  • LSIs Large-scale integrated circuits
  • Electronic devices that make up circuits such as silicon (Si) field-effect transistors (FETs)
  • FETs field-effect transistors
  • MOS Metal-Oxide-Semiconductor
  • a transistor having a structure in which a thin insulating film layer of 10 nm is sandwiched under the Si layer of the channel as described in Patent Document 1 (Silicon on Thin S Buried Oxide) is proposed.
  • the SOTB device suppresses the short channel effect by a thin SOI layer of 10 nm, and the threshold voltage can be adjusted by the impurity concentration under the BOX layer, not the SOI layer, by a thin BOX layer of 15 nm or less.
  • the threshold voltage by applying a voltage from the substrate using a thin BOX layer, correcting variations between LSI chips created in the silicon wafer, The threshold voltage of each individual transistor can be adjusted according to the wiring delay of the circuit.
  • a threshold voltage adjustment method that does not depend on the channel impurity concentration of the SOI layer in such a transistor
  • a method of injecting charges into the insulating film include a method in which a silicon nitride film is provided in an insulating film layer as described in Reference 2-3 and a charge is injected from a channel, or injection into SiGe dots formed in an insulating film as described in Reference 4.
  • Patent Document 1 in which the impurity concentration in the channel portion is reduced to suppress the threshold voltage variation, it is necessary to continuously apply the voltage from the substrate in the operating state in order to adjust the threshold voltage after manufacturing the transistor. Arise. Further, in the method of Patent Document 2-3, in order to inject charges from the silicon layer forming the channel, the trap level increases between the silicon layer forming the channel and the buried insulating film interface in contact with each operation. Therefore, there is a concern that the reliability deterioration of the transistor may be accelerated. In the method of Patent Document 4, it is difficult to control the position of the SiGe dots, and it is difficult to determine conditions relating to electrical characteristics such as a voltage necessary for charge injection.
  • the charge injection method disclosed in Document 4 has no description of the superiority, inevitability, and necessity of injecting charge from the substrate side or from the silicon side forming the channel. Only the method of injecting holes into small SiGe has been disclosed. Furthermore, since there is no description about the relationship between the thickness of the SiGe dots and the insulating film, the electric field to be applied, and the amount of charge injected, the necessary information for performing the desired threshold voltage control is not disclosed. Further, in the method of Patent Document 5-7, since it is necessary to provide another terminal for the charge injection, an extra area for arranging this terminal is required even in the same circuit configuration, and the area of the LSI is increased. I will let you.
  • an object of the present invention is to disclose a new charge accumulation method and element operation mode in order to solve these problems of the prior art, the threshold voltage can be controlled after manufacture, and
  • An object of the present invention is to provide a technique having the features of not increasing the circuit area and having excellent reliability.
  • the structure of the field effect semiconductor device of the present invention is provided on the first silicon oxide film 2 having a thickness of 3 nm or more and 4 nm or less provided on the upper surface of the main surface of the silicon semiconductor support substrate 1, and on the first silicon oxide film 2.
  • the first field effect semiconductor device has an N-type source region and a drain region
  • the second field effect semiconductor device has a P-type source / drain diffusion layer 6. It is characterized by that.
  • the first field effect semiconductor device and the second field effect semiconductor device are adjacent to each other and are CMOS elements.
  • the buried insulating layer (herein referred to as the BONO layer since the oxide film layer and the nitride film layer are combined) consisting of layers 2, 3a, and 4 in FIG.
  • the thickness is about 31 nm or less, which is a thickness necessary for transmitting the potential change due to the impurities and the substrate bias voltage to the SOI layer 5.
  • the first insulating film layer 2 in FIG. 1 is sufficiently thinned to about 4 nm or less, the charges entering 1 to 3a in FIG. 1 through this insulating film layer are shown in FIG.
  • the parameters used to calculate this retention time as a function of the insulation film thickness 3 are as shown in FIG. 4, and the assumptions used for calculating the retention time are shown below.
  • the calculation formula used is shown in Formula (1). ⁇ Assumptions in calculation of retention time> ⁇
  • the charge density in SiN is about 10 ⁇ 7 C / cm 2 ⁇
  • the film thickness of SiN is about 2 nm.
  • FIG. 5-8 shows the insulating film thickness dependence of the obtained leakage current value and the charge retention time calculated therefrom. 5 and 6 show the results when the retained charge is electrons, and FIGS. 7 and 8 are holes. Therefore, from this result, when the SOI film thickness of 5 in FIG.
  • the charge retention when the threshold voltage is about 10 ⁇ 7 C / cm 2 that is necessary to correct the threshold voltage by about 0.1 V.
  • the time can be estimated as shown in FIG. 9 using the first insulating film thickness as a parameter.
  • the silicon nitride film layer 3a is excellent in terms of stability of charge retention and ease of introduction into the manufacturing process of the SOI substrate.
  • one silicon substrate is thermally oxidized and bonded to the other silicon support substrate.
  • thermal oxidation of silicon and nitridation treatment using ammonia gas or the like, or formation of a silicon oxide film by chemical vapor deposition as well as formation of a nitride film by chemical vapor deposition By combining these, a laminated structure of an oxide film and a nitride film can be easily formed. Since the bonding interface is a silicon oxide film, the other processes may be the same as the normal SOI substrate manufacturing process.
  • charge storage layer it is also possible to use silicon, SiGe or SiC micro dots, or a polycrystalline silicon layer.
  • the tunnel oxide film it is most preferable to use a silicon oxide film.
  • the interface trap level is the least, and a stable charge injection operation can be performed.
  • such a charge storage layer has a sufficiently long holding time, for example at least several hours or days, with the operation like a kind of non-volatile memory in mind, even if it is for threshold voltage control.
  • the time axis is 10 years.
  • the threshold voltage adjustment which is the subject of the present invention, the short holding time does not matter, and the purpose can be sufficiently achieved by performing rewriting during the pause time of the logic circuit. If an element is designed on the premise of a retention time such as a nonvolatile memory, charge injection must be performed by a FN tunnel current through a thicker insulating film.
  • the write voltage is always provided for the SoC I / O circuit, or the power supply voltage of 3.3 V or 5 V that is always prepared for the USB or other interface on the circuit board. As it is, the charge injection operation can be performed.
  • FIG. 10 shows an outline of a circuit configuration for performing threshold voltage measurement and adjustment operations for the transistor having the above structure.
  • the logic circuit block includes a block in which transistors for providing a threshold voltage reference value are arranged in addition to a block necessary for configuring the logic circuit, and a block for correcting the threshold voltage of the logic unit. .
  • the threshold voltage of the logic unit is determined by comparing the threshold voltage of the transistor provided for the reference and feeding back the result.
  • a threshold voltage reference value is sufficient by simply connecting a CMOS transistor buffer amplifier to a silicon pn junction bandgap reference voltage.
  • the threshold voltage correction circuit includes a threshold voltage measurement circuit, which provides the reference voltage to a representative transistor and detects the drain current through an appropriate value of additional resistor.
  • the appropriate threshold voltage setting value is determined in advance according to the desired speed performance of the logic block, and the charge injected into the BONO layer accordingly. The amount is determined.
  • the time for applying the support substrate voltage is determined for the desired threshold voltage control. Further, such threshold voltage setting operation is repeatedly performed within the above holding time, so that the threshold voltage can be stably set within a desired range.
  • the threshold voltage control operation described above is effective particularly in a field programmable gate array (FPGA).
  • the FPGA has a configuration in which individual logic blocks are combined by switches, and various logic circuits are realized by changing the combination of logic blocks. That is, even if the LSI mask pattern is common, the circuit can be programmed and operated after manufacturing. Since the connection form of the logic block can be arbitrarily programmed, it is possible to perform programming so that the threshold voltage adjustment operation is performed for each logic block using this. If a threshold voltage measurement circuit is prepared corresponding to each logic block, each logic block is programmed to the threshold voltage adjustment mode based on this measurement value, and threshold voltage adjustment is performed. Later, it can be reprogrammed to the normal circuit operating mode to achieve the desired operation. At this time, it is also effective to increase the threshold voltage setting accuracy by performing the sequential threshold voltage adjustment operation as described above.
  • the charge storage layer of the BONO layer has a two-layer structure
  • finer threshold voltage control can be performed. At this time, first, charges are injected into the charge storage layer closer to the SOI layer. Then, since the charge is close to the gate insulating film, the threshold voltage change rate per unit charge is large, and rough adjustment is performed with this. At this time, the write voltage becomes as high as 5V, for example. Further, fine adjustment can be performed by injecting charge into the charge storage layer farther from the SOI layer (silicon channel layer 5). At this time, the write voltage can be low, for example, a voltage of 3.3V can be used.
  • the charge injection operation that has been performed so far is based on tunnel injection from the channel inversion layer or channel hot electron injection.
  • the carriers are necessarily injected into the charge storage layer through the upper insulating layer in contact with the channel layer. Therefore, charge injection increases the trap level density at the interface between the channel layer and the buried insulating layer every time the injection is repeated, which causes deterioration of transistor reliability.
  • the thickness of the channel layer is at most 20 nm, an increase in the trap level at the interface of the buried insulating layer also causes scattering of carriers flowing through the channel.
  • the method according to the present invention is based on the charge injection from the bottom of the buried insulating layer, even if the phenomenon that the trap level density increases due to the injection occurs, it is a phenomenon at a part away from the channel layer. Therefore, the influence on the threshold voltage fluctuation and the influence on the decrease in channel mobility are so small that they can be ignored. Therefore, the reliability of the transistor and LSI is also kept high.
  • the channel inversion layer is pinched off and is formed only near the source.
  • the electric field applied to the BONO layer is strong only in the portion where the inversion layer is formed from the source, and charges are injected only into the charge storage layer in this portion.
  • the threshold voltage of the transistor is mainly determined by a change in the electric field on the source side, so that desired threshold voltage control can be performed. Furthermore, since the charge injection operation is not performed at all near the drain end, which is likely to cause reliability deterioration due to channel hot electrons, the reliability is further improved.
  • the support substrate voltage of the transistor that is, the back bias voltage is in the forward direction.
  • the transistor is turned on even if the front gate voltage is 0V. Therefore, writing is performed with a normal drain voltage applied to the drain and 0 V applied to the source and gate electrodes. However, this does not prevent Vdd from being applied to the gate.
  • the threshold voltage is always increased by the injection. For this reason, when this threshold voltage adjustment method is used for applications that absorb variations in threshold voltage due to manufacturing processes, etc., an optimum threshold voltage that requires a higher threshold voltage worst value for circuit operation in advance. For example, it is desirable to make adjustments by setting the impurity concentration so that the threshold voltage is not exceeded, and to adjust all the transistors so that the threshold voltage is raised to a desired value by an appropriate amount of charge injection.
  • the structure of the present invention by applying a voltage of about 3 V to the substrate and injecting charge from the substrate side using the direct tunnel effect, the charge is held in the silicon nitride film for a certain period of time, so that the threshold voltage of the transistor Can be adjusted.
  • the structure of the thin oxide film and nitride film layer under the SOI layer makes it possible to adjust the threshold voltage of the transistor also by the impurity concentration of the silicon substrate.
  • FIG. 1 It is a cross-sectional structure schematic diagram of the field effect transistor shown in Example 1,2. It is a band figure explaining FN tunnel current. It is a band diagram explaining a direct tunnel current. It is a band figure explaining calculation regarding an electric charge retention time. It is a figure which shows the insulating film thickness dependence of the electric charge holding time with respect to an electron. It is a figure which shows the insulating film thickness dependence of the electric charge holding time with respect to an electron. It is a figure which shows the insulating film thickness dependence of the charge retention time with respect to a hole. It is a figure which shows the insulating film thickness dependence of the charge retention time with respect to a hole. It is a figure which shows electric charge holding time (refresh time).
  • FIG. 1 It is a cross-sectional structure schematic diagram of the field effect transistor shown in Example 1,2. It is a band figure explaining FN tunnel current. It is a band diagram explaining a direct tunnel current. It is a band figure explaining calculation regarding an electric charge retention time. It is a
  • FIG. 4 is a schematic diagram of a circuit configuration for performing threshold voltage measurement and adjustment operations. It is a flowchart of a measurement and adjustment operation of a threshold voltage.
  • 6 is a schematic cross-sectional view of a field effect transistor shown in Example 2.
  • FIG. 6 is a schematic cross-sectional view of a field effect transistor shown in Example 3.
  • FIG. 6 is a schematic cross-sectional view of a field effect transistor shown in Example 4.
  • FIG. 6 is a band diagram in the case where two charge injection layers are shown in Example 5.
  • FIG. 6 is a schematic cross-sectional view illustrating a manufacturing process of the substrate shown in Example 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a manufacturing process of the substrate shown in Example 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a manufacturing process of the substrate shown in Example 1.
  • FIG. 10 is a schematic cross-sectional view illustrating charge injection near the source end shown in Example 6.
  • FIG. It is the figure which showed collectively about the voltage application conditions at the time of the charge injection shown in Example 1 thru
  • 10 is a configuration diagram of a set-reset type flip-flop shown in Example 7.
  • FIG. FIG. 10 is a circuit diagram of a NAND gate shown in Example 7.
  • the purpose of controlling the threshold voltage after fabrication was achieved by charge injection without continuing to apply the substrate bias voltage during circuit operation, and without compromising the reliability of the transistor.
  • an n-type field effect transistor will be described with reference to the manufacturing method of FIG.
  • a structure comprising the second silicon oxide film 4, the silicon nitride film 3a and the first silicon oxide film 2, that is, a wafer having a BONO layer formed on the surface
  • the SOI wafer shown in FIG. 18 is obtained by bonding the silicon support substrate 1 shown in FIG. 17 and adjusting the silicon substrate 1 to an appropriate thickness so that the desired thickness of the silicon channel layer 5 can be realized after manufacturing the transistor.
  • the stage up to the gate oxide film forming step that is, the final film thickness of the silicon channel layer 5 is designed to be 10 nm.
  • the conductivity type of the silicon substrate 12 serving as the silicon channel layer is a low-concentration p-type.
  • an element isolation region (STI) is formed on the p-type SOI substrate shown in FIG. 18 by a method similar to a normal LSI process.
  • the silicon channel layer 1, the BONO layer (2, 3a, 4), and the silicon support substrate 12 are etched in order when forming the STI groove. go.
  • Steps such as embedding an insulating film in the STI trench and polishing flattening are performed in the same manner as in the case of using a normal bulk Si substrate.
  • a well is formed on the surface of the silicon channel layer 1 (not shown).
  • a gate insulating film 7 is formed using a known film forming method, and a gate electrode film 8 is formed on the gate insulating film using a known film forming method, and then the gate is formed. Etch the electrode.
  • a silicide process, a contact formation process, a wiring process, etc. are advanced by a well-known method to form a field effect transistor.
  • CMOS transistor forming process As these series of processes, a normal bulk CMOS transistor forming process or an SOI transistor forming process can be applied.
  • a high dielectric constant material for the gate insulating film Use of a high dielectric constant material for the gate insulating film, use of a metal, an intermetallic compound, that is, metal nitride carbide, silicide, etc., for the gate electrode, a stacked structure of the source and drain portions by epitaxial growth, and damascene for gate electrode fabrication Neither the use of the gate structure nor the application of any technique, such as the use of a gate stress memory for the application of strain to the channel or the use of a high stress film for the gate liner film, is precluded.
  • a process using a normal polycrystalline Si gate and a SiO 2 gate insulating film is used for principle verification.
  • a terminal for applying a substrate bias voltage or a charge injection write voltage to the silicon support substrate 12 was provided.
  • CMOS complementary metal-oxide-semiconductor
  • the well terminal is usually connected by a lower wiring layer so that it has the same potential as ground in the case of NMOS and Vdd in the case of PMOS.
  • an arbitrary voltage can be applied by drawing the NMOS and PMOS substrate terminals to the upper wiring layer.
  • CMOS transistor in which a substrate bias, that is, a charge injection write voltage can be applied to the NMOS and PMOS transistors and the buried insulating film is a BONO layer is formed.
  • This transistor operates normally exhibiting the same substrate bias dependency and gate voltage-drain current dependency as the SOI transistor whose normal buried insulating layer is SiO 2 . Since the sensitivity of the threshold voltage to the substrate bias voltage is the BONO layer, the substrate bias coefficient equivalent to the BOX film thickness obtained by converting this to the dielectric constant of the oxide film is shown. As a typical value, a threshold voltage change of 150 mV with respect to application of a substrate bias voltage of 1 V was shown.
  • the first insulating film 2 in contact with the support substrate has a thickness of 3 nm
  • the charge storage layer 3a has a thickness of 1 nm
  • the second insulating film 4 in contact with the silicon channel layer 1 has an thickness of 8 nm.
  • the case of a transistor will be described.
  • the threshold voltage could be shifted by the above value by applying a pulse corresponding to the time.
  • this threshold voltage change is almost proportional to the total injected charge, the same threshold voltage change could be caused even in the operation of applying 10 ⁇ s pulses 10 times.
  • a polysilicon layer as shown in 3b of FIG. 12 can be used instead of the oxynitride film.
  • the method for manufacturing the substrate can be the same as in the first embodiment. If the step of forming the silicon nitride film is stopped and silicon is formed by CVD in that step, a polysilicon layer is formed. The thickness of the polysilicon layer was 1 nm. When this method is used, the difference between the positions of the conduction band and the valence band of the charge retention layer as shown in FIG. 4 is eliminated, so that the write voltage can be reduced by about 0.5 V in the charge injection by the direct tunneling method. .
  • the thickness of the charge storage layer 3a is 1 nm has been described as an example, but the thickness is preferably about 0.3 to 2 nm.
  • the lower limit value of the film thickness is about 0.3 nm from the amount of charge accumulation necessary to determine the substrate voltage, and the upper limit value is about 2 nm from the injection limit at which charges can be injected into the charge storage layer.
  • the total film thickness is 10 nm or less.
  • a transistor having a two-layered silicon nitride film layer for charge trapping in the BOX layer as shown in 9a and 11a of FIG. 13 was fabricated in the same manner as in Example 1.
  • the process of forming the oxide film and the nitride film is repeated in the manufacturing process of the SOI substrate.
  • the charge injection region is divided into two parts, and charges are held in the regions (i) and (ii), thereby facilitating fine Vt adjustment (about 1 mV). That is, it is possible to adjust a minute threshold voltage of about 1 mV by adjusting the charge held in the area (i).
  • the thickness of the silicon oxide film between the silicon substrate and the silicon nitride film in the region (i) is 3 nm
  • the silicon oxide film between the silicon nitride film in the region (i) and the silicon nitride film in the region (ii) A band diagram when the film thickness is 4 nm is shown.
  • the conductivity type of the silicon substrate 1 (however, only in the well region) is n-type, that is, for PMOS is shown.
  • the SiN charge storage layer is wide for ease of viewing, but the actual thickness is 1 nm.
  • the threshold voltage change circuit shown in FIG. 10 detects a threshold voltage change of about ⁇ 0.1 V and then stops the voltage application, the charge is directly transferred from region (i) to silicon by the tunnel effect in about 1 second. By pulling out to the substrate, the threshold voltage returns to about 10mV. After that, by applying a voltage of 3.3 V within a range of about 1 second, the threshold voltage can be finely adjusted with an accuracy of about 10 mV.
  • a polysilicon layer as shown in 9b and 11b of FIG. 14 can be used instead of the oxynitride film.
  • the method for manufacturing the substrate can be the same as in the first and third embodiments. If the step of forming the silicon nitride film is stopped and silicon is formed by CVD in that step, a polysilicon layer is formed. The thickness of both polysilicon layers was 1 nm. When this method is used, the difference between the positions of the conduction band and the valence band of the charge retention layer as shown in FIG. 4 is eliminated, so that the write voltage can be reduced by about 0.5 V in the charge injection by the direct tunneling method. .
  • Example 4 A transistor similar to that of Example 1 was manufactured under the conditions of Example 4.
  • the impurity concentration is about 4 ⁇ 10 17 cm ⁇ 3 .
  • phosphorus is used as an impurity.
  • the threshold voltage is about ⁇ 0.3 V when the impurity concentration of the silicon channel layer 5 is about 4 ⁇ 10 17 cm ⁇ 3 .
  • charge was injected from the support substrate.
  • the threshold voltage becomes ⁇ 0.4 V because a total of about 10 ⁇ 7 C / cm 2 electrons are injected into the region (i) (ii) shown in FIG. 15 (where SiN is replaced with polysilicon). It was. After that, Vth returned slightly with a holding time of about 10 ms, but again about 1/4 of the previous amount was injected again. The threshold voltage recovered to -0.4 V again and transitioned to a stable state. The holding time in this state was approximately 104 s.
  • Example 1 selective charge injection near the source end was performed on an n-type short channel transistor having a gate length of 50 nm having the same configuration as that of Example 2.
  • a schematic cross-sectional view illustrating the operation of the transistor is illustrated in FIG.
  • the drain voltage was operated at 1V.
  • the threshold voltage was 0.3V when the support substrate bias voltage was 0V.
  • the support substrate bias voltage was 3.3V, the threshold voltage was about -0.2V. In this state, even if the gate voltage is 0V, the transistor is in an on state, that is, a normally-on transistor. Electric charges are injected into the BONO layer simultaneously with the application of the substrate bias voltage.
  • the injection charge density is similar, the area is small because the injection region is limited from the pinch-off point to the source end, and the amount of injection current is about 1/3 compared to a uniform potential distribution with a low drain voltage. It was found that the same effect can be obtained.
  • FIG. 20 shows a summary of voltage application conditions and threshold voltage changes during charge injection shown in Example 1-5 above.
  • the FPGA has a configuration in which logic blocks having a lookup table and a flip-flop as main components are two-dimensionally arranged in an LSI chip and combined with a switch array.
  • a storage area such as SRAM is also provided. According to each operation mode or circuit configuration, circuit connection information is loaded from the storage area such as SRAM to rewrite the switch array combination and lookup table configuration. become. The function of each logical block is determined by the input information to the lookup table.
  • FIG. 21 shows the configuration of the SR-FF, which includes two NAND gates. A Vth control operation is shown for one NAND gate.
  • FIG. 22 is a circuit diagram of a NAND gate. Here, two NMOS transistors are in series, and two PMOS transistors are in series-parallel. Vbgn and Vngp voltages can be applied to the substrates of the NMOS and PMOS transistors, respectively, and charge storage and writing operations can be performed by this voltage control.
  • the transistor used for the logic cell is set by the impurity concentration or the like so that the upper limit of the Vth variation of the transistor due to the process or the like (the Vth value of the transistor with the highest Vth) does not exceed the design Vth. This is because the method of increasing Vth by charge injection is used in this embodiment as shown in the means and embodiments of the present invention.
  • a Vth measurement circuit is provided in each logic block of the FPGA, and it is confirmed whether a desired Vth is applied to the transistors in the logic block in the process of Vth adjustment charge injection operation.
  • the switch matrix is configured so that the voltages of Vbgn and Vbgp can be applied independently for each block of the FPGA. Since a Vth variation width is small in one logic block, common Vbgn and Vbgp can be provided.
  • the switch matrix setting corresponding to the Vth measurement mode is loaded from the storage area, and the Vth initial value is measured by the Vth measurement circuit for each logical block. This measured value is written in the storage area. By doing so, the Vth correction width, that is, the amount of charge to be injected into the buried insulating film is determined for each logic block.
  • the switch matrix setting corresponding to the Vth adjustment mode is loaded from the storage area. Then, a Vth adjustment charge injection operation is performed.
  • Vbgn is set to 0V
  • Vbgp is set equal to the Vdd potential.
  • the potential of both terminals AB in FIG. 22 is set to L (0 V).
  • this is equivalent to setting S and P to L.
  • the NMOS is turned off and the PMOS is turned on, so that the NAND output F, that is, Q in FIG. 21, is in the H (Vdd) state.
  • a write pulse is given to Vbgn.
  • the pulse amplitude of Vbgn is 5V.
  • the NMOS transistor is turned on due to the forward bias effect even though the Vbgn pulse is applied, even though the NMOS transistor is at the AB terminal, that is, the NMOS gate voltage is 0V.
  • charge is injected into the BONO layer near the source end of the NMOS.
  • Vbgn is given by the number of pulses determined according to the necessary Vth shift amount stored in the storage area first.
  • V Vth adjustment operation is also performed for PMOS.
  • the GND level is 5V
  • the Vdd level is 6V (when Vdd is 1V in normal operation)
  • the AB logic input A pulse of 0-6V is given to Vbgp by setting H to 6V and L to 5V.
  • Vth adjustment By performing Vth adjustment as described above, it is possible to set an appropriate Vth in a programmable manner according to the required operation speed of the logic block of the FPGA. By setting Vth of this block higher, both the operating power and the leakage power can be significantly reduced to at least about 1/10.

Abstract

　電界効果型トランジスタのLSI製造後にしきい電圧の制御が可能で、かつ、回路面積を増大させず、かつ信頼性に優れるという特徴を有する技術を提供する。シリコン半導体支持基板1の上面に設けられた積層膜（3nm以上4nm以下の第１のシリコン酸化膜2／0.3nm以上2nm以下のシリコン窒化膜3／5nm以上10nm以下の第２のシリコン酸化膜4／3nm以上20nm以下の膜厚）を有するSOI層5と、上記構造に所定の間隔を介して互いに対向して設けられたソース・ドレイン拡散層6と、当該ソース拡散層とドレイン拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜7と、上記ゲート絶縁膜の上に形成されたゲート電極8を具備してなる電界効果型半導体装置において、シリコン支持基板1から電圧を印加することにより、直接トンネル効果によって電荷をシリコン窒化膜3に一定時間保持してしきい電圧を調整する。

Description

半導体装置
　本発明は、高速動作が可能な半導体装置およびその製造方法に関し、特に、製造後にしきい電圧を制御できる電界効果型半導体装置に関する。
　デジタル家電用マイコンなどに用いられる大規模集積回路（LSI）などには高速化、低消費電力化、多機能化が求められている。回路を構成する電子素子、例えば、シリコン（Si）電界効果型トランジスタ（FET）においては、これまで、リソグラフィ技術により、主にゲート長を短縮化することによって、素子の高性能化（電流駆動力の向上、消費電力の低減）を実現してきた。しかし、ゲート長が100nm以下のMOS(Metal-Oxide-Semiconductor)トランジスタでは、微細化技術のみでは、短チャネル効果により、性能向上率が飽和（または、減少）し、また微細化に伴いトランジスタの特性ばらつきが増大するために、消費電力が増大してしまう問題が生じてしまう。
　この問題を解決するための手段に特許文献１にあるような、チャネルのSi層の下部に10nmと薄い絶縁膜層を挟んだ構造のトランジスタ（Silicon on Thin Buried Oxide 以下ではSOTBと略）が提案されている。SOTB素子は、10nmと薄いSOI層により短チャネル効果を抑制し、同じく15nm以下と薄いBOX層によりしきい電圧をSOI層ではなく、BOX層下の不純物濃度により調整することを可能としている。これにより、チャネル不純物の低濃度化が可能となり、微細化に伴って低消費電力化が困難となってきた原因である、個々のトランジスタのしきい電圧のばらつきを抑制することが可能となる。
　また、SOTB素子では、薄いBOX層を利用して基板からの電圧印加によりしきい電圧を調整することも可能であり、シリコンウェハ内に作成したLSIのチップ間のばらつきを補正することや、LSIの個々のトランジスタのしきい電圧自体も回路の配線遅延などに応じて調整することが可能である。
　このようなトランジスタにおけるSOI層のチャネル不純物濃度によらないしきい電圧調整方法には、絶縁膜中に電荷を注入する方式がある。これらには、文献２－３にあるような絶縁膜層中にシリコン窒化膜を設けチャネルから電荷を注入することによる方法や、文献４にあるような絶縁膜中に作ったSiGeドットへ注入する方式、また文献５－７にあるようなシリコンのフローティングゲートに別に設けた電荷注入層から注入する方式がある。
特開2007－311607号公報 特開2003－152192号公報 特開2008－91492号公報 特開2006－339310号公報 特開平6－224433号公報 特開平6－163895号公報 特開平9－312401号公報
　チャネル部の不純物を低濃度化して、しきい電圧ばらつきを抑制させる特許文献１の構造では、トランジスタ製造後に、しきい電圧を調整するには、動作状態で常に基板から電圧を印加し続ける必要が生じる。また、特許文献２－３の方式では、チャネルを形成するシリコン層から電荷を注入させるために、チャネルを形成するシリコン層と接する埋め込み絶縁膜界面との間でトラップ準位が動作ごとに増えてゆくため、トランジスタの信頼性劣化を早めてしまう懸念がある。特許文献４の方式では、SiGeドットの位置制御が困難であり、電荷注入に必要な電圧など電気的特性に関する条件を確定させることが困難である。特に文献４に開示された電荷注入の方式は、基板側からあるいはチャネルを形成するシリコン側から電荷を注入するという両者の優劣、必然性に関する記述はなく、禁制帯幅の大きいSiから禁制帯幅の小さいSiGeへと正孔のみを注入するという方法の開示に留まっている。さらにSiGeドットと絶縁膜の厚さの関係、印加する電界と注入される電荷量に関する記述がないため、所望のしきい電圧制御を行うための必要情報が開示されていない。また特許文献５－７の方式では、電荷注入のために別の端子を設ける必要があるために同じ回路構成であってもこの端子を配置するための余計な面積が必要となりLSIの面積を増大させてしまう。
　そこで、本発明の目的は、これら従来技術の問題点を解消するために新たな電荷蓄積の方法および素子の動作モードについて開示するものであり、製造後にしきい電圧の制御が可能で、かつ、回路面積を増大させず、かつ信頼性に優れるという特長を有する技術を提供することにある。
なお、本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付の図面によって明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を図１を用いて説明すれば、以下の通りである。本発明の電界効果型半導体装置の構成は、シリコン半導体支持基板1の主面の上面に設けられた3nm以上4nm以下の膜厚である第一のシリコン酸化膜2と、その上に設けられた0.3nm以上2nm以下の膜厚であるシリコン窒化膜3と、その上に設けられた5nm以上10nm以下の膜厚である第二のシリコン酸化膜4とその上に設けられた3nm以上20nm以下の膜厚であることを特徴とするSOI層5と上記構造に所定の間隔を介して互いに対向して設けられた上記第１導電型とは逆の第２導電型を有するソース・ドレイン拡散層6と、当該ソース拡散層とドレイン拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜７とまた、上記ゲート絶縁膜の上に形成された、ゲート電極8であることを特徴としている。
　また、上記電界効果型半導体装置において、第１電界効果型半導体装置は、ソース領域、ドレイン領域はN型であり、第２電界効果型半導体装置は、ソース・ドレイン拡散層6はP型であることを特徴としている。また、第１電界効果型半導体装置と第2電界効果型半導体装置は隣接していて、CMOS素子であることを特徴としている。
　本発明によるトラップ電荷保持方式では、図１の2、3a、4の層からなる埋め込み絶縁層（ここでは酸化膜層と窒化膜層が組み合わさっているためBONO層と称する）は支持基板側からの不純物および基板バイアス電圧によるポテンシャル変化をSOI層5に伝えるために必要な薄さである、たかだか31nm程度以下の膜厚を持つ。この条件を満たすために、図１の第一の絶縁膜層２を4nm程度以下と充分に薄くすると、この絶縁膜層を介して、図１の1から3aに入る電荷は、図２で示されるようなシリコン酸化膜の伝導帯を介して注入されるFowler－Nordheim型のトンネル（FNトンネル）電流ではなく、図３に示されるようなシリコンから直接シリコン窒化膜に注入される直接トンネル電流が支配的となる。直接トンネル電流が支配的な絶縁膜厚では、図１の3に保持された窒化膜の電荷は、注入と同様の直接トンネル効果によりリーク電流として抜け出していくため、一定時間後に再度電荷を注入する必要が生じる。
　この保持時間を絶縁膜厚３の関数として計算するために用いたパラメータは図４にあるとおりであり、保持時間の計算に用いた仮定を下記に示す。また、用いた計算式は、式（１）に示す。
＜保持時間の計算における仮定＞
　・SiN 中の電荷密度は１０－７ C/cm２　程度
　・SiNの膜厚は２nm程度。
　・Si/SiO2/SiN　界面でのバンドの曲がり、電荷の閉じ込めエネルギーは無視。
　・SiO2をトンネル中の電子の質量はSiの有効質量を用いる。
　・各トラップ電荷のもつエネルギーの差はバンドギャップに較べて充分に小さいものとする。（従って全ての電荷はバンド端のエネルギーを持つとして計算。）
　・直接トンネル以外の過程は無視。
なお、式（１）は、(電流値) = (SiN中電荷密度)×(SiO2への注入速度) ×(SiO2バリアの透過確率)を意味する。
Figure JPOXMLDOC01-appb-M000001
　ここで、式（１）中の記号は、以下の通りである。ｍ：Si中正孔の有効質量、Ｑ：SiN中のトラップ電荷密度、ｄ：SiO2膜厚、Ｅ：SiNとSiのvalence bandのエネルギー差、Ｖ：SiとSiO2のvalence bandのエネルギー差である。なお、図４に示すように、Ｅ=1.8eV,Ｖ=4.4eVである。
この計算の結果、得られたリーク電流値およびそこから算出される電荷保持時間の絶縁膜厚依存性を示したのが、図５－８である。なお図５および図６は、保持される電荷が電子としたき、図７および図８は正孔としたときの結果である。従ってこの結果から、図１の5のSOI膜厚が、10nm程度のときしきい電圧を0.1V程度補正するために必要な電荷量である10－7 C/cm2　程度としたときの電荷保持時間は、第一の絶縁膜厚をパラメータとして、図９のように見積もることができる。
　電荷蓄積層としては、シリコン窒化膜層3aが、電荷保持の安定性、SOI基板の作製工程への導入容易性の点で優れている。通常、SOI基板の製造工程では、一方のシリコン基板を熱酸化させ、他方のシリコン支持基板と張り合わせることが行われる。この際のシリコン基板の熱酸化工程において、シリコンの熱酸化とアンモニアガス等を用いた窒化処理、あるいは、化学気相成長法による窒化膜の形成と同じく化学気相成長法によるシリコン酸化膜の形成を組み合わせることによって、酸化膜と窒化膜の積層構造を容易に形成することができる。張り合わせ界面はシリコン酸化膜となるため、その他の工程は通常のSOI基板作製工程と同じでかまわない。
　電荷蓄積層としては、その他に、シリコンあるいはSiGeあるいはSiCの微小ドットを用いることや、多結晶シリコン層を用いることも可能である。
　トンネル酸化膜としては、シリコンの酸化膜を用いることが最も望ましい。界面トラップ準位が最もすくなく、安定した電荷注入動作を行うことができる。
　通常、このような電荷蓄積層には、それがしきい電圧の制御用であるにせよ、一種の不揮発メモリのような動作を念頭において、十分に長い保持時間、例えば最低でも数時間ないしは数日、不揮発メモリであれば１０年という時間軸になる。ところが、本発明で対象とするしきい電圧調整においては、この保持時間の短さは問題にならず、論理回路の休止時間に再書き込みを行うことによって十分に目的を達することが出来る。仮に、不揮発性メモリのような保持時間を前提に素子を設計しようとすると、電荷注入は、より厚い絶縁膜を介したFNトンネル電流によらざるを得ず、最低でも7Vから十数Vの書き込み電圧が必要となり、このために面積を大量に消費するオンチップ電源回路を用意する必要が生じる。本発明の再書き込みを前提とした構成では、書き込み電圧は、SoCのI/O回路用として必ず備える、あるいは回路ボード上にUSBその他のインタフェース用として必ず用意されている3.3Vあるいは5Vの電源電圧をそのまま用いて電荷注入動作を行うことが出来る。
　以上の構造のトランジスタに対して、しきい電圧の測定および調整動作を行うための回路構成概略を図１０に示す。ロジック回路ブロックは、このロジック回路を構成するために必要なブロックに加えてしきい電圧の基準値を与えるためのトランジスタが並んだブロックおよび、ロジック部のしきい電圧を補正するためのブロックからなる。図１１のフローチャートに示されるようにロジック部のしきい電圧は、基準用に設けたトランジスタのしきい電圧と比較し、この結果をフィードバックすることにより決定される。
　具体的に方法を記述すると、まず、しきい電圧の基準値はシリコンpn接合のバンドギャップ基準電圧にCMOSトランジスタのバッファアンプを接続する簡単な構成で十分である。しきい電圧補正回路は、しきい電圧測定回路を含み、これは代表的トランジスタに上記基準電圧を与え、適切な値の付加抵抗を介してドレイン電流を検出することによりなされる。しきい電圧が個々の論理ブロックに対して測定されると、その論理ブロックの所望の速度性能に合わせて適切なしきい電圧の設定値をあらかじめ決めておけば、それに合わせてBONO層へ注入する電荷量が決定する。注入電荷量が決定すると、所望のしきい電圧制御のために支持基板電圧を印加する時間が決定される。また、このようなしきい電圧の設定動作は、上記保持時間以内の時間で繰り返して行うことにより、安定してしきい電圧を所望の範囲に設定することが出来る。
　以上述べたようなしきい電圧の制御動作は、特にフィールドプログラマブルゲートアレー（FPGA)において、有効に作用する。FPGAにおいては、個々の論理ブロックをスイッチで組み合わせた構成をとっており、論理ブロックの組合せを変えることで様々な論理回路を実現する。つまり、LSIのマスクパターンは共通であっても、製造後に回路をプログラミングして動作させることが出来る。論理ブロックの接続形態を任意にプログラミングできるため、これを利用して個々の論理ブロックに対して、しきい電圧の調整動作を行うようにプログラミングすることも可能となる。個々の論理ブロックに対応させる形でしきい電圧測定回路を用意しておけば、この測定値に基づいて、各論理ブロックをしきい電圧調整モードにプログラミングして、しきい電圧調整を行い、しかる後に、通常の回路動作モードに再プログラミングして所望の動作をさせることができる。この際に、前述のような逐次的なしきい電圧の調整動作をさせることも、しきい電圧設定精度を高めるために有効である。
　また、このような論理回路ブロック群は全てが同時に稼動することは、通常起こりえず、必ず、休止状態にある論理回路ブロックが存在する。したがって、このような休止状態にある論理ブロックに対して、しきい電圧の再測定動作と再設定動作をさせてやれば、LSIの動作速度を低下させることなく、しきい電圧の保持が可能となる。しきい電圧再設定のタイミングに合わせる形で、稼働率の高いブロックを別の稼働率の低いブロックに移動するという再プログラミングの操作を行うようにすれば、稼働率が高すぎてしきい電圧調整するタイミングが確保できない、という事態を避けることもできる。
　上記のような制御を行う場合、一旦電荷を注入しても極く短時間に、図９で示した挙動とは異なりわずかな電荷量が絶縁膜を介して抜けてしまうような現象が不揮発メモリにおいて観測されている。したがって、しきい電圧の電荷注入制御は一度に行わないほうが場合によっては望ましい。すなわち、一旦注入動作を行ったのち、極く短時間の保持時間を経て、再度しきい電圧測定動作を行い、再注入電荷量の見積りを行い、再注入を行うという動作方式をとる。このようにすると、所望のしきい電圧制御がより正確に行うことが出来、図９に示したような保持時間を容易に確保できる。
　BONO層の電荷蓄積層は２層構造にすると、さらに細かなしきい電圧制御を行うことができる。このとき、まず、SOI層に近いほうの電荷蓄積層に電荷を注入する。すると、電荷がゲート絶縁膜に近いために、単位電荷あたりのしきい電圧変化率が大きく、これで粗調整を行う。このときは書き込み電圧が例えば５Vと高くなる。さらに、SOI層（シリコンチャネル層５）から離れたほうの電荷蓄積層に電荷を注入することで、微調整を行うことができる。このとき、書き込み電圧は低くても可能で、例えば3.3Vの電圧を使用することが出来る。
　背景技術の項で示したように、これまで行われていた電荷注入動作は、チャネルの反転層からのトンネル注入や、チャネルホットエレクトロン注入によるものであった。ところが、このような方式では、かならず、チャネル層に接する上部絶縁層を通して電荷蓄積層にキャリアを注入することになる。このため電荷注入によりチャネル層と埋め込み絶縁層界面のトラップ準位密度が注入を繰り返すたびに増大し、トランジスタの信頼性悪化の要因になった。特に、本発明が対象としているような微細CMOS素子において、チャネル層の厚さは高々20nmであるため、埋め込み絶縁層界面のトラップ準位の増大は、チャネルを流れるキャリアの散乱要因ともなり、チャネル移動度、すなわちドレイン電流劣化の原因となり、長期的には回路動作速度を劣化させる要因ともなる。これに対し、本発明による方法は、埋め込み絶縁層下部からの電荷注入によるため、例え、注入に伴うトラップ準位密度の上昇という現象が起こったとしても、チャネル層から離れた部分での現象であるために、しきい電圧変動への影響もチャネル移動度低下への影響も無視できるほど小さい。従って、トランジスタやLSIの信頼性も高く保たれる。
　さらには、電荷注入時にトランジスタのドレインに適度な電圧を加えておき、トランジスタはオン状態にしておくと、チャネルの反転層はピンチオフして、ソース寄りのみに形成される状態になる。このような状態では、図１９に示すように、BONO層にかかる電界はソースよりの反転層が形成される部分のみが強くなり、この部分の電荷蓄積層のみに電荷が注入されるようになる。このような注入状態であっても、トランジスタのしきい電圧は主としてソース側の電界変化によって決定されるため、所望のしきい電圧制御を行うことが出来る。さらには、チャネルホットエレクトロンによって信頼性悪化要因になりがちなドレイン端付近に関しては、一切の電荷注入動作が行われないため、より信頼性が向上する。
　書き込み時の電圧に関しては、以下の点に留意する必要がある。本発明で対象としている電荷注入方式では、NMOSに対して正孔を注入する方式が最もすぐれている。従って、電荷注入時には、トランジスタの支持基板電圧、すなわちバックバイアス電圧はフォワード方向になる。書き込みに必要な電圧を印加するとき、通常のチャネルやBONO膜厚構成においては、フロントゲート電圧が0VであってもトランジスタはON状態になる。従って、ドレインには通常のドレイン電圧が印加され、ソースとゲート電極には0Vが印加される状態で書き込みが行われる。ただし、ゲートにVddが印加されることを妨げるものではない。
　また、上記のようにNMOSに正孔を注入する方式をとる場合には、注入によって必ずしきい電圧が上昇する。このため、このしきい電圧調整方式を、製造プロセスなどに起因したしきい電圧ばらつきを吸収する用途に用いる場合には、あらかじめ高めのしきい電圧ワースト値が回路動作に必要となる最適しきい電圧を超えないように、例えば不純物濃度の設定などで調整しておき、すべてのトランジスタが適切な量の電荷注入によってしきい電圧を上げて所望の値になるように調整することが望ましい。
　本発明の構造では、基板に3V程度の電圧を印加することにより直接トンネル効果を用いて基板側から電荷を注入することによりシリコン窒化膜中に一定時間電荷を保持させて、トランジスタのしきい電圧を調整することを可能とする。なおかつSOI層の下の薄い酸化膜および窒化膜層の構造はシリコン基板の不純物濃度によってもトランジスタのしきい電圧を調整することを可能する。
　以上の効果は、トランジスタのしきい電圧を回路素子の作成後に補正することを可能とし、SOTBトランジスタの特長である、低いしきい電圧ばらつきをさらに抑制することによりLSIの消費電力増大を抑制するとともに、Field Programmable Array (FPGA)に組み込むことにより、LSI製造後にしきい電圧まで含めた柔軟な回路設計手段を提供する。
実施例１、２で示す電界効果トランジスタの断面構造模式図である。 ＦＮトンネル電流を説明するバンド図である。 直接トンネル電流を説明するバンド図である。 電荷保持時間に関する計算を説明するバンド図である。 電子に対する電荷保持時間の絶縁膜厚依存性を示す図である。 電子に対する電荷保持時間の絶縁膜厚依存性を示す図である。 正孔に対する電荷保持時間の絶縁膜厚依存性を示す図である。 正孔に対する電荷保持時間の絶縁膜厚依存性を示す図である。 電荷保持時間（リフレッシュ時間）を示す図である。 しきい電圧の測定および調整動作を行うための回路構成概略図である。 しきい電圧の測定および調整動作のフローチャートである。 実施例２で示す電界効果トランジスタの断面構造模式図である。 実施例３で示す電界効果トランジスタの断面構造模式図である。 実施例４で示す電界効果トランジスタの断面構造模式図である。 実施例５で示す電荷注入層を２層とした場合のバンド図である。 実施例１で示す基板の製造工程を説明する断面模式図である。 実施例１で示す基板の製造工程を説明する断面模式図である。 実施例１で示す基板の製造工程を説明する断面模式図である。 実施例６で示すソース端付近への電荷注入を説明する断面模式図である。 実施例１乃至５で示す電荷注入時における電圧印加条件としきい電圧の変化についてまとめて示した図である。 実施例７で示すセットーリセット型フリップフロップの構成図である。 実施例７で示すＮANDゲートの回路図である。
　製造後にしきい電圧を制御するという目的を、回路動作時に基板バイアス電圧を印加し続けることなく、電荷注入によって行い、かつトランジスタの信頼性を損なうことなく実現した。
　本実施例では、ｎ型電界効果型トランジスタ図１の製造方法について説明する。まず、図１６に示すシリコン基板１２の上に、第二のシリコン酸化膜４とシリコン窒化膜３ａと第一のシリコン酸化膜２からなる構造、すなわち表面にBONO層が形成されたウェハと、図１７に示すシリコン支持基板１を張り合わせ、さらにシリコン基板１を所望のシリコンチャネル層５の厚さがトランジスタ作製後に実現できるように、適度な厚さに調整することによって、図１８に示すSOIウェハを製造する。ここでは、ゲート酸化膜形成工程まで経た段階、すなわち最終的なシリコンチャネル層５の膜厚は10nmとなるように設計した。この膜厚で、おおよそゲート長が40nm程度までの微細トランジスタが正常に動作する。シリコンチャネル層となるシリコン基板１２の導電型は、低濃度のp型とする。次に、図１８に示すp型SOI基板に通常のLSI工程と同様な方法で素子分離領域（STI）を形成する。この際、シリコンチャネル層とBONO層の厚さは高々数十nmであるため、STI溝形成時にはシリコンチャネル層１、BONO層（２、３ａ、４）、シリコン支持基板１２を順にエッチング加工してゆく。ＳＴＩ溝への絶縁膜埋め込み、研磨平坦化等の工程は、通常のバルクＳｉ基板を用いた場合と同様に行う。次に、シリコンチャネル層１の表面にウェルを形成する（図示せず）。さらにに、図１に示すように、ゲート絶縁膜７を周知の成膜法を用いて形成し、当該ゲート絶縁膜上にゲート電極膜８を周知の成膜法を用いて形成したのち、ゲート電極をエッチングする。周知の方法でエクステンション６を形成し、ゲート絶縁膜側壁（図示せず）を形成後、シリサイド工程、コンタクト形成工程、配線工程などを周知の方法により進めて、電界効果型トランジスタが形成される。これら一連のプロセスは、通常のバルクCMOSトランジスタの形成プロセス、あるいはSOIトランジスタの形成プロセスが適用できる。ゲート絶縁膜に高誘電率物質を用いること、ゲート電極に金属、金属間化合物すなわち金属窒化物炭化物やシリサイドなど、を用いること、ソースドレイン部分をエピタキシャル成長によって積上げ構造とすること、ゲート電極作製にダマシンゲート構造を用いること、チャネルへの歪印加のためにゲートストレス記憶やゲートライナー膜への高応力膜の使用、いずれの技術の適用も妨げるものではない。本実施例においては、原理検証のために、通常の多結晶SiゲートとSiO2ゲート絶縁膜を用いたプロセスとしている。
　また、シリコン支持基板１２に基板バイアス電圧、あるいは電荷注入用書き込み電圧を印加するための端子を設けた。これは、通常のCMOSトランジスタのレイアウトでは必ず備えてあるウェル接続端子を用いている。BONO層を埋め込んだSOI基板であるため、ウェル接続端子を形成する際には、素子分離工程の場合と同様に、上からシリコンチャネル層とBONO層の順にエッチングにより除去してシリコン支持基板１２の表面を露出させて、その部分にコンタクト形成用のイオン注入を施した後、シリサイドおよびメタルプラグにより電極を形成している。エッチング以外のコンタクト形成プロセスは、通常のCMOS製造工程と共通である。
　また、通常のCMOSでは、基板バイアスを印加しない場合には、上記ウェル端子はNMOSの場合はグランド、PMOSの場合はVddと等電位になるように下部配線層で接続するのが通常であるが、本実施例の場合には、基板バイアス印加に対応するCMOSレイアウトと同様に、NMOSとPMOSの基板端子を上部配線層まで引き出すことで任意の電圧を印加できるようにしてある。
　以上のような工程により、NMOS、PMOSトランジスタに基板バイアス、すなわち電荷注入用書き込み電圧を印加でき、埋め込み絶縁膜がBONO層になっているCMOSトランジスタが形成された。このトランジスタは、通常の埋め込み絶縁層がSiO2であるSOIトランジスタと同様の基板バイアス依存性、ゲート電圧－ドレイン電流依存性を示す正常動作をする。基板バイアス電圧に対するしきい電圧の感度は、BONO層であるため、これを酸化膜の誘電率換算したBOX膜厚と等価の基板バイアス係数を示した。典型的な値としては、基板バイアス電圧１Vの印加に対して150mVのしきい電圧変化を示した。
　本実施例では、実施例１の工程で作製したトランジスタに対して、シリコン支持基板１２から電荷を注入した場合の動作について説明する。BONO層のうち、支持基板に接する第一の絶縁膜２の膜厚が3nm、電荷蓄積層３ａの膜厚が1nm、シリコンチャネル層１に接する第二の絶縁膜４の膜厚が8nmのNMOSトランジスタの場合について示す。支持基板１に3.3Vの電圧を印加すると、電荷蓄積層３ａに正孔を10-7C/cm2程度ためこむことが出来て、その結果Vthが0.1V程度上昇した。このときの電圧印加時間は0.1ms程度となった。実際に、図１０で示されるしきい電圧補正回路を組み込んだ試験回路を作製すると、上記時間に対応するパルスを与えることでしきい電圧が上記の値だけシフトさせることができた。またこのしきい電圧変化は総注入電荷量にほぼ比例するため、10μsのパルスを10回与えるような動作であっても同様のしきい電圧変化を起こすことが出来た。
　実施例２の方式を、酸窒化膜の替わりに図１２の３ｂに示されるようなポリシリコン層を用いることもできる。基板の作製方法は実施例１と同様に出来る。シリコン窒化膜を形成する工程をやめ、その工程でシリコンをCVDで形成するようにすると、ポリシリコン層が形成される。ポリシリコン層の膜厚は1nmとした。この方法を用いると、図４のような電荷保持層の伝導帯および荷電子帯の位置の差がなくなるため、直接トンネルの方法による電荷注入では、0.5V程度書き込み電圧を低減させることができた。
　以上述べた実施例では、電荷蓄積層3aの膜厚が1nmの場合を一例として挙げて説明したが、膜厚は0.3～2nm程度が好ましい。その理由は、基板電圧を決定するために必要な電荷蓄積量からその膜厚の下限値は0.3nm程度となり、電荷蓄積層へ電荷を注入できる注入限界から、上限値は2nm程度となる。一方、不純物による基板電圧制御の観点からは、トータル膜厚は、10nm以下となる。
　図１３の9aと11aにあるようにBOX層中の電荷トラップのためのシリコン窒化膜層を二層構造にしたトランジスタを実施例１と同様な方法で作製した。電荷蓄積層を二層構造にすることは、SOI基板の製造工程において酸化膜と窒化膜の形成工程を繰り返すこととした。図１５に示すように電荷注入領域を二つに分け、 (i)の領域と(ii)の領域に電荷を保持することにより、微小なVt調整(1mV程度)を容易にする。すなわち、(i)の領域に保持する電荷を調整することにより1mV程度の微小なしきい電圧を調整することを可能とする。図１５は、シリコン基板と領域(i)のシリコン窒化膜の間のシリコン酸化膜の膜厚を3nmとし、領域(i)のシリコン窒化膜と領域(ii)のシリコン窒化膜の間のシリコン酸化膜の膜厚を4nmとした場合のバンド図を示している。ここでは、シリコン基板１（ただしウェル領域のみ）の導電型をn型、つまりPMOS用の場合を示してある。また、SiN電荷蓄積層は見やすさのために幅を広くしているが、実際はそれぞれ1nmの膜厚である。まず、シリコン基板（ウェル）に－3.3Vの電圧の電圧を10秒以上印加すると、電子は(i)と(ii)の二つの領域に注入される。図１０で示されるしきい電圧調整回路で－0.1V程度のしきい電圧変化を検出後、電圧印加を止めると、その後１秒程度の時間で領域(i)からは電荷が直接トンネル効果によりシリコン基板に抜け出すことにより、しきい電圧は10ｍV程度元に戻る。さらにこの後、3.3Vの電圧を1秒程度の範囲内で印加することにより10mV程度の精度でしきい電圧を微調整することが可能となる。
　実施例３の方式を、酸窒化膜の替わりに図１４の９ｂと１１ｂに示されるようなポリシリコン層を用いることもできる。基板の作製方法は実施例１や３と同様に出来る。シリコン窒化膜を形成する工程をやめ、その工程でシリコンをCVDで形成するようにすると、ポリシリコン層が形成される。ポリシリコン層の膜厚は両方とも1nmとした。この方法を用いると、図４のような電荷保持層の伝導帯および荷電子帯の位置の差がなくなるため、直接トンネルの方法による電荷注入では、0.5V程度書き込み電圧を低減させることができた。
　実施例４の条件の下で、実施例１と同様のトランジスタを作製した。図１の１に示す支持基板のうち、埋め込み絶縁層（ポリシリコンとの多層構造）に近い部分およそ100nm程度の深さのウェル領域には4x1017cm－3 程度の不純物濃度とした。ここではリンを不純物としている。ゲート電極には仕事関数がほぼミッドギャップにあるTiNメタルゲートを使用すると、シリコンチャネル層５の不純物濃度が4x1017cm－3 程度の状態で、しきい電圧は－0.3V程度となる。ここに支持基板から電荷の注入を行った。図１５に示したところの（SiNをポリシリコンに読み替える）領域（ｉ）(ii)に合計で10-－7C/cm2程度の電子を注入したことによりしきい電圧は－0.4 Vとなった。その後、10ms程度の保持時間でVthがわずかに戻ったが、再度、先ほどの1/4程度の量を追加注入したところ。しきい電圧は再び－0.4 Vに回復して安定状態に遷移した。この状態での保持時間はおおよそ104sの程度であった。
　実施例１の工程による、実施例２と同様の構成による、ゲート長50nmのn型短チャネルトランジスタに対して、ソース端付近への選択的な電荷注入を行った。トランジスタの動作を説明する断面模式図を図１９に示す。ドレイン電圧は１Vとして動作させた。支持基板バイアス電圧が0Vのときのしきい電圧は0.3Vとなった。支持基板バイアス電圧を3.3Vとすると、しきい電圧は－0.2V程度となった。この状態では、ゲート電圧が0Vでもトランジスタのオン状態となっている、いわゆるノーマリーオンのトランジスタとなる。この基板バイアス電圧の印加と同時にBONO層には電荷が注入される。しかし、ピンチオフ状態でのトランジスタ動作となっているので、ドレイン近傍からピンチオフ点までのポテンシャルは、ほぼドレイン位置と同程度となっており、支持基板側から見たBONO部の電界はそれほど大きくなく、ほとんど正孔のトンネル注入が起こらない状態になっている。一方、ソース部付近のポテンシャルは相対的に低く、BONO部の電界が大きくなって、正孔が注入された。この部分の電界は、実施例２の場合（チャネル部の電界がほぼ一定の場合）と同程度になり、しきい電圧を0.1V上昇させるにかかる時間もほぼ同程度となった。注入電荷密度は同程度であるものの、注入領域がピンチオフ点からソース端までと限定されるために面積が小さく、注入電流量はドレイン電圧の小さい均一ポテンシャル分布の場合にくらべておよそ１／３程度で同じ効果が得られることがわかった。
　これまで、上記実施例１－５に示した電荷注入時における電圧印加条件としきい電圧の変化についてまとめて示したものが図２０である。
　本発明の電荷蓄積によるしきい電圧（Vth）制御方式をフィールドプログラマブルゲートアレー（FPGA）に適用する方法を以下に例示する。FPGAは、ルックアップテーブルとフリップフロップを主構成要素とする論理ブロックをLSIチップ内に2次元的に並べ、これにスイッチアレーを組み合わせた構成をとる。また、SRAMなどによる記憶領域も設けられており、各動作モードないしは回路構成に合わせて、SRAMなどの記憶領域から、回路接続情報をロードしてスイッチアレーの組合せとルックアップテーブルの構成を書き換えることになる。ルックアップテーブルへの入力情報によって、各論理ブロックの機能が決定される。
　本実施例においては、論理ブロックの主構成要素であるフリップフロップに本発明の電荷蓄積方法を適用する方法について例示する。フリップフロップは最も基本的な構成であるセットーリセット型SR-FFに対する制御を以下に示す。図２１はSR-FFの構成を示したもので、２つのNANDゲートを含んでいる。このうち一つのNANDゲートについて、Vth制御動作を示す。図２２はＮANDゲートの回路図である。ここでは、２つのNMOSトランジスタが直列、さらに２つのPMOSトランジスタが直並列になっている。NMOS、PMOSそれぞれのトランジスタの基板には、それぞれVbgn、Vngpの電圧が印加できるようになっており、この電圧制御によって電荷蓄積書き込み動作を行うことが出来る。
　まず、論理セルに用いるトランジスタは、プロセスその他によるトランジスタのVthばらつきの上限（最もVthの高いトランジスタのVth値）が設計Vthを上回らないように不純物濃度等により設定する。この理由は、前記発明の手段および実施例に示したように電荷注入によりVthを高める方法を本実施例において用いるためである。
　次にFPGAの各論理ブロック内にはVth測定回路を備えるようにし、Vth調整用電荷注入動作の過程において所望のVthが該論理ブロック内のトランジスタに対して行われたかを確認する。またFPGAの各ブロック毎に独立にVbgnおよびVbgpの電圧を印加できるようにスイッチマトリクスを構成する。一つの論理ブロック内ではVthばらつき幅が小さいので共通のVbgn、Vbgpを与えることができる。
　はじめに、記憶領域から、Vth測定モードに対応するスイッチマトリクスの設定をロードし、論理ブロック毎にVth測定回路でVth初期値を測定する。この測定値を記憶領域に書き込む。こうすることで、論理ブロック毎にVth補正幅、すなわち埋め込み絶縁膜に注入すべき電荷量が決定する。
　次に、記憶領域から、Vth調整モードに対応するスイッチマトリクス設定をロードする。そして、Vth調整用電荷注入動作を行う。
　電荷注入動作における、SR-FFの電圧設定について、以下に例示する。まずVbgnは0V、VbgpはVdd電位と等しくする。さらに図２２のAB両端子の電位をL（0V）にセットする。図２１ではSとPがLにセットされたことに相当する。このとき、NMOSはOFF、PMOSはON状態となるので、NANDの出力F、すなわち図２１のQはH（Vdd)状態になる。この状態でVbgnに書き込みパルスを与える。ここでは、USBなどI/O電源電圧と共用できる5Vを用いるため、Vbgnのパルス振幅は5Vとする。こうすると、Vbgnのパルス印加と同時にNMOSトランジスタがAB端子すなわちNMOSのゲート電圧が0Vであるにも係らずフォワードバイアス効果のためにONになる。同時に、NMOSのソース端付近のBONO層に電荷が注入される。こうしてVbgnパルスの印加とともに一定量の電荷が注入されてVthがシフトする。先に記憶領域に格納された必要Vthシフト量に応じて決められたパルス数だけVbgnが与えられる。必要以上のVthシフトを与えることが望ましくないため、本例では、まず、必要パルス数の90%を与え、一旦、Vth測定モードに切り替え、Vthシフト量を修正上書きする。しかる後に再度Vth調整モードに切り替え、修正したVthシフト量に合わせて必要数のVbgnパルスを与えることで、Vth調整動作が完了する。
　PMOSに関しても同様の方法でVth調整動作を行う。ただし、Vbgpに負電圧パルスを与えることは可能ではあるが電源回路の構成上望ましくないため、GNDレベルを5Vとし、Vddレベルを6V（通常動作におけるVddを1Vとした場合）、AB論理入力のHを6V、Lを5VとしてVbgpに0―6Vのパルスを与えるようにする。あとはPMOSとNMOSの動作を逆転させ、HとLのレベルを読み替えてやって、前記NMOSと同様の動作をさせる。
　最後に、通常のFPGA動作モードに切り替えて所望の回路動作を行う。なお、先の実施例に記述したように、注入電荷の保持時間が膜厚によって定まっているため、注入電荷の変化によるVth変化分の設計余裕を規定してやり、このVth変化に相当する保持時間に合わせて、定期的にVth測定モードとVth調整モードに切り替える。各論理ブロックは全てが同時に動作することはないため、適宜不動作時間にVth測定モードとVth調整モードに入るようにアルゴリズムを規定してやれば、上記モード変化に伴う動作速度低下はほとんど無視できる。
　以上のようなVth調整を行うことによって、FPGAの論理ブロックの必要動作速度に合わせて適切なVthをプログラマブルに設定することが出来るため、速度ボトルネックになる論理ブロックのみのVthを低く設定し他のブロックのVthを高めに設定することで動作電力、リーク電力共に、少なくとも1/10程度と大幅に低減させることが可能である。
　各種システムオンチップ、ASICなどのLSI製品、プログラマブルロジックデバイスやフィールドプログラマブルゲートアレー型LSIなどの用途で、低消費電力と性能向上を両立させるために、LSI製造後にしきい電圧を制御させる用途に広く適用できる。
１…シリコン支持基板、
２…第一のシリコン酸化膜層、
３ａ…シリコン窒化膜層、
３ｂ…ポリシリコン膜層、
４…第二のシリコン酸化膜層、
５…シリコンチャネル層（SOI層）、
６…ソース・ドレイン拡散層、
７…ゲート絶縁膜、
８…ゲート電極、
９ａ…シリコン窒化膜層、
９ｂ…ポリシリコン膜層、
１０…ゲート絶縁膜層、
１１ａ…シリコン窒化膜層、
１１ｂ…ポリシリコン膜層、
１２…シリコン基板、
１３…ＢＯＮＯ膜。

Claims (15)

  1. 　半導体支持基板と、前記半導体支持基板上に設けられたＢＯＮＯ層と、前記ＢＯＮＯ層上に設けられた半導体層と、前記半導体層内に設けられたソース／ドレイン層と、前記ソース／ドレイン層のそれぞれの一部領域を覆うように前記半導体層上に設けられたゲート電極とを有する電界効果型トランジスタを具備してなる半導体装置であって、
    　前記ＢＯＮＯ層は、第１の絶縁膜層と、その上に設けられた電荷蓄積層と、さらにその上に設けられた第２の絶縁膜層とを備え、
    　前記第１の絶縁膜層は、前記半導体支持基板側から前記電荷蓄積層へ電子が直接トンネル効果により注入される程度の膜厚であり、前記第２の絶縁膜層より薄いことを特徴とする半導体装置。
  2. 　前記第１の絶縁膜層の膜厚は3nm以上4nm以下であり、前記電荷蓄積層の膜厚は0.3nm以上2nm以下の膜厚であり、前記第２の絶縁膜層の膜厚は5nm以上10nm以下の膜厚であり、前記半導体層は3nm以上20nm以下の膜厚を有するシリコン層からなり、前記シリコン層にチャネルが設けられ、
    　前記半導体支持基板からの電荷を前記第１の絶縁膜層を通して直接トンネル効果により前記電荷蓄積層に注入することにより一定時間電荷を保持して、しきい電圧を調整することを特徴とする請求項１記載の半導体装置。
  3. 　前記第１および第２の絶縁膜層が、シリコン酸化膜からなることを特徴とする請求項１または２記載の半導体装置。
  4. 　前記電荷蓄積層に電荷注入する動作を所定の時間間隔ごとに行うことにより、しきい電圧の変動幅を所定の範囲に制御することを特徴とする請求項１または２記載の半導体装置。
  5. 　前記電界効果型トランジスタで構成さる論理回路において、
    　前記電荷注入動作を、該当するトランジスタの論理動作の休止時に行うことを特徴とする請求項１または２記載の半導体装置。
  6. 　前記電荷注入動作を、前記電界効果型トランジスタがピンチオフ状態において、反転層電荷と逆極性の電荷を反転層分布領域にあるシリコン層、すなわちピンチオフ点よりソース側のシリコン層の下部にある電荷注入層に選択的に注入することにより行われることを特徴とする請求項１または２記載の半導体装置。
  7. 　半導体支持基板と、
    　前記半導体支持基板の上部に設けられた3nm以上4nm以下の膜厚を有する第１の絶縁膜層と、
    　前記第１の絶縁膜層の上部に設けられた0.3nm以上2nm以下の膜厚の第１の電荷蓄積層と、
    　前記第１の電荷蓄積層の上部に設けられた0.3nm以上2nm以下の第２の絶縁膜層と、
    　前記第１の絶縁膜層の膜厚以下の厚さを有する第２の電荷蓄積層と、
    　前記第２の電荷蓄積層の上部に設けられた5nm以上10nm以下の膜厚の第３の絶縁膜層と、
    　前記第３の絶縁膜層の上部に設けられた3nm以上20nm以下の膜厚のシリコン層からなり、
    　前記シリコン層にチャネルが設けられた電界効果型トランジスタを具備してなる半導体装置であって、
    　前記半導体支持基板からの電荷を、前記第１の絶縁層あるいは第１の絶縁層と第２の絶縁層の両方を通して、直接トンネル効果により前記第１の電荷蓄積層あるいは第１の電荷蓄積層および第２の電荷蓄積層の両方に注入することにより一定時間電荷を保持してしきい電圧を調整することを特徴とする半導体装置。
  8. 　前記第１、第２、および第３の絶縁膜層が、シリコン酸化膜からなることを特徴とする請求項７に記載の半導体装置。
  9. 　前記第１および第２の電荷蓄積層が、シリコン窒化膜であることを特徴とする請求項７または８記載の半導体装置。
  10. 　前記第１および第２の電荷蓄積層に電荷注入する動作を所定の時間間隔ごとに行うことにより、しきい電圧の変動幅を所定の範囲に制御することを特徴とする請求項７記載の半導体装置。
  11. 　前記電界効果型トランジスタで構成された論理回路において、
    　前記電荷注入動作を、該当する電界効果型トランジスタの論理動作の休止時に行うことを特徴とする請求項７記載の半導体装置。
  12. 　前記第１および第２の電荷注入動作を、前記電界効果型トランジスタがピンチオフ状態において、反転層電荷と逆極性の電荷を反転層分布領域にあるシリコン層、すなわちピンチオフ点よりソース側のシリコン層の下部にある電荷注入層に選択的に電荷を注入することにより行われることを特徴とする請求項７記載の半導体装置。
  13. 　請求項１乃至１２のいずれか一項に記載の半導体装置を含むフィールドプログラマブルゲートアレー型のＬＳＩ回路であって、
    　各論理ブロックに設けられたしきい電圧測定回路と、
    　しきい電圧、しきい電圧調整量およびしきい電圧調整に必要な電荷注入量を格納する第１の記憶手段と、
    　しきい電圧測定モードを実行する第１の回路構成と、しきい電圧を制御する電荷注入モードを実行する第２の回路構成と、所望の論理動作を実行する第３の回路構成のそれぞれを記憶する第２の記憶手段とを備え、
    　前記第１の回路構成をロードし、前記しきい電圧測定モードにおいて、前記しきい電圧測定回路を用いて各論理ブロックのしきい電圧測定を行い該測定の結果を格納領域に格納し、
    　該測定の結果をもとに、しきい電圧制御量および電荷注入量を計算しその結果を前記第１の記憶手段し、
    　次に、前記第２の回路構成をロードし、前記電荷注入モードにおいて各論理ブロックのノードに独立に電圧を印加することにより、前記半導体装置における電荷注入を行ってしきい電圧調整動作を行い、
    　該しきい電圧調整を行った状態において、所望の論理回路の論理動作を行う前記第３の回路構成をロードし、所望のフィールドプログラマブルゲートアレー型の回路動作を実行させることを特徴とする半導体装置。
  14. 　前記しきい電圧調整動作が、前記しきい電圧の測定と、前記しきい電圧制御量および電荷注入量の計算と、前記電荷注入と、しきい電圧調整の書き込みとの一連の動作を複数回繰り返すことによって行なわれることを特徴とする請求項１３記載の半導体装置。
  15. 　前記しきい電圧測定動作およびしきい電圧調整動作を、前記所望の論理回路の論理動作が休止状態において実行させることを特徴とする請求項１３または１４記載の半導体装置。
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