JP2005527111A - 基板および基板の製造法 - Google Patents
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Abstract
Description
[1]Eitan,B,Pavan,P,Bloom,I,A1oni,E,Frommer,A,Finzi,D(2000)"NROM:A Novel Localized Trapping,2−Bit Nonvolatile Memory Cell" IEEE Electron Device Letters 21(11):543−545 [2]Hanafi,HI,Tiwari,S,Khan,I(1996)"Fast and Long Retention−Time Nano−Crystal Memory" IEEE Transaction on Electron Devices 43(9):1553−1558 [3]Widmann,D,Mader,H,Friedrich,H(1996)"Technologic hochintegrierter Schaltungen"["Technology of large scale integrated circuits"],Chapter 8.4,Springer Verlag,Berlin,IBSN 3−540−59357−8 [4]Homepage of the company Soitec(February 12,2002):http://www.soitec.com/unibond.htm
100 SOI基板
101 シリコンキャリア基板
102 酸化シリコン層
103 シリコン半導体層
104 FD領域
105 PD領域
206 補助キャリア層
207 多孔シリコン層
208 薄い第一の半導体部分層
215 補助キャリア基板
303 半導体層
304 FD領域
305 PD領域
309 酸化シリコン製保護層
310 第二の半導体部分層
411 第一の絶縁部分層
501 キャリア基板
502 絶縁層
512 第二の絶縁部分層
600 SOI基板
700 電界効果トランジスタ
701 シリコン基板
702 電荷蓄積積層
702a 第一の酸化シリコン層
702b ポリシリコン層
702c 第二の酸化シリコン層
703 チャンネル領域
704 第一のソース/ドレイン領域
705 第二のソース/ドレイン領域
706 ゲート絶縁層
707 ゲート領域
708 ターミナル
709 制御可能電圧源
800 シリコンウエーハ
810 積層
811 第一の酸化シリコン層
820 積層
821 シリコンイオン
830 積層
831 シリコンナノ結晶層
832 第一の酸化シリコン部分層
833 第二の酸化シリコン部分層
840 積層
841 H+イオン
842 ストリッピング層
850 積層
851 他のシリコンウエーハ
852 有用積層
860 積層
861 薄膜シリコン領域
870 電界効果トランジスタ
871 ゲート絶縁層
872 ゲート領域
873 第一のソース/ドレイン領域
874 第二のソース/ドレイン領域
875 チャンネル領域
900 シリコンウエーハ
910 積層
911 窒化シリコン層
912 第一の酸化シリコン部分層
913 第二の酸化シリコン部分層
914 ONO積層
Claims (15)
- キャリア基板(501)と、
キャリア基板(501)の上に設けられ、厚さの異なる少なくとも二つの領域を有しそれにより段差付き表面を呈する絶縁層(502)と、
絶縁層(502)の段差付き表面の上に設けられ、少なくとも部分的にエピタキシ技術によって形成された半導体層(303)であって、前記絶縁層(502)の段付き表面とは反対側の平坦表面を有する半導体層(303)と、
を有するSOI基板(600)。 - 前記半導体層(303)がシリコンを含む請求項1に記載の基板。
- 前記絶縁層(502)が酸化シリコンから形成されている請求項1または2に記載の基板。
- 請求項1乃至3のいずれかに記載の基板において、前記半導体層(303)の厚さの異なる二つの領域(304,305)が、それぞれ、電荷キャリアを部分的に除いた部分空乏領域と電荷キャリアを全部除いた完全空乏領域とであることを特徴とする基板。
- 請求項1乃至4のいずれかに記載の基板において、互いにボンディングにより接続された第一の部分基板と第二の部分基板とを有することを特徴とする基板。
- 基板を製造する方法において、
(6a)第一のキャリア層(501)上に二つの異なる厚さを有する絶縁層(502)を、この絶縁層(502)が段差付き表面を呈するように設ける工程と、
(6b)前記絶縁層(502)の段差付き表面上に、少なくとも部分的にエピタキシ技術によって形成された半導体層(303)を、前記半導体層(303)が前記絶縁層(502)の段差付き表面とは反対側に平坦面が形成されるように設ける工程と、
を含む前記方法。 - 請求項6に記載の方法において、
前記工程6b)が薄い第一の半導体部分層(208)を第一の部分基板の補助キャリア層(206)の上に形成するサブ工程を含み、
前記工程6a)が前記薄い第一の半導体部分層(208)の少なくともひとつの領域上に絶縁材料製のマスク層(309)を蒸着するサブ工程を含み、
前記工程6b)が、更に、前記薄い第一の半導体部分層(308)の前記絶縁材料製のマスク層(309)に覆われていない領域上に第二の半導体部分層(310)を形成するサブ工程を含み、
前記工程6a)が、更に、
基板の全面に第一の絶縁部分層(411)を蒸着し次いでこの第一の絶縁部分層(411)の平坦化を行うサブ工程と、
キャリア層(501)の上に第二の絶縁部分層(512)を備えた第二の部分基板を、前記第一の絶縁部分層(411)の平坦化された表面上にボンディングするサブ工程と、
補助キャリア層(206)を除去するサブ工程とを含む方法。 - 請求項7に記載の方法において、前記第一の絶縁部分層の平坦化が化学的機械研磨により行われることを特徴とする方法。
- 請求項6乃至8のいずれかに記載の方法において、前記第一の薄い半導体部分層の形成に先立って、多孔シリコン製の層が前記補助キャリア層上に形成されることを特徴とする方法。
- 請求項9に記載の方法において、前記補助キャリア層をエッチングにより除去するために、前記多孔シリコンがウオータージェットにより除去されることを特徴とする。
- 請求項6乃至10のいずれかに記載の方法において、前記補助キャリア層の除去を行った後前記基板に水素熱処理を施す工程を更に有することを特徴とする方法。
- 請求項6乃至11のいずれかに記載の方法において、前記キャリア層、前記補助キャリア層、前記薄い第一の半導体部分層、及び前記第二の半導体部分層が、必須的にシリコンを含むことを特徴とする方法。
- 請求項6乃至12のいずれかに記載の方法において、前記第一の絶縁層、前記第二の絶縁層、および前記保護層が必須的に酸化シリコンを含むことを特徴とする方法。
- 請求項7乃至13のいずれかに記載の方法において、前記薄い第一の半導体部分層および/もしくは第二の半導体部分層が、エピタキシ技術および/若しくは選択的エピタキシ技術により形成されることを特徴とする方法。
- 請求項6乃至14のいずれかに記載の方法において、電荷キャリアを部分的に取り除いた部分空乏領域が、前記半導体層のより大きな厚さを持つ部分からのドーピングにより形成され、電荷キャリアを全部取り除いた完全空乏領域が、前記半導体層のより小さな厚さを持つ部分からのドーピングにより形成されることを特徴とする方法。
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