KR100602054B1 - Ｓｏｉ 구조를 가지는 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 - Google Patents

Ｓｏｉ 구조를 가지는 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

결정(結晶) 결함이 적고, 두께가 얇고, 나아가 두께 불균일이 작은 SOI층을 가지는 반도체 기판의 제조 방법을 제공한다.
반도체 기판의 제조 방법은 (A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입(埋入) 연마 스톱층을 형성하고, (B) 매입 연마 스톱층 위쪽에 반도체 기판 부분을 패터닝함으로써 매입 연마 스톱층에 달하는 홈부를 형성하고, 이에 따라 반도체층을 매입 연마 스톱층 위에 형성하고, (C) 반도체층 및 매입 연마 스톱층 위에 절연층을 형성하고, (D) 반도체 기판과 지지 기판을 절연층을 통해 서로 접합하고, (E) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키고, (F) 매입 연마 스톱층을 제거하여, 반도체층을 노출시키는 공정으로 이루어지고, 반도체층의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 한다.
반도체 기판, 매입 연마 스톱층, 반도체층, 지지 기판, 절연층

Description

ＳＯＩ 구조를 가지는 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법{PROCESS FOR THE PRODUCTION OF SEMICONDUCTOR SUBSTRATE HAVING SILICON-ON- INSULATING STRUCTURE AND PROCESS FOR THE PRODUCTION OF SEMICONDUCTOR DEVICE}
도 1 (A), 1 (B) 및 1 (C)는 발명의 실시예 1의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 2 (A) 및 2 (B)는 도 1 (C)에 계속하여, 발명의 실시예 1의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 3 (A) 및 3 (B)는 도 2 (B)에 계속하여, 발명의 실시예 1의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 4는 도 3 (B)에 계속하여, 발명의 실시예 1의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 5(A) 및 5(B)는 발명의 실시예 2의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 6 (A) 및 6 (B)는 도 5 (B)에 계속하여, 발명의 실시예 2의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 7 (A) 및 7 (B)는 도 6 (B)에 계속하여, 발명의 실시예 2의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 8 (A) 및 8 (B)는 발명의 실시예 3의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 9 (A) 및 9 (B)는 도 8 (B)에 계속하여, 발명의 실시예 3의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 10 (A) 및 10 (B)는 도 9 (B)에 계속하여, 발명의 실시예 3의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 11은 도 10 (B)에 계속하여, 발명의 실시예 3의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 12 (A), 12 (B) 및 12 (C)는 발명의 실시예 4의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 13 (A) 및 13 (B)는 도 12 (C)에 계속하여, 발명의 실시예 4의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 14 (A) 및 14 (B)는 도 13 (B)에 계속하여, 발명의 실시예 4의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 15 (A) 및 15 (B)는 종래의 기판 접합 기술의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 16 (A) 및 16 (B)는 도 15 (B)에 계속하여, 종래의 기판 접합 기술의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 17 (A) 및 17 (B)는 도 16 (B)에 계속하여, 종래의 기판 접합 기술의 각 공정을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
도 18은 종래의 기판 접합 기술에서의 문제점을 설명하기 위한 실리콘 반도체 기판 등의 개략적인 일부 단면도.
본 발명은 SOI 구조를 가지는 반도체 기판의 제조 방법, 및 SOI 구조를 가지는 상기 반도체 기판의 제조 방법을 적용한 반도체 장치의 제조 방법에 관한 것이다.
예를 들면, SiO2로 이루어지는 절연층 위에 형성된 단결정(單結晶) 실리콘층에 반도체 장치를 형성하는 SOI(Silicon On Insulator) 기술은 우수한 내(耐) α선 특성 및 래치업(latch-up) 특성을 가지고, 쇼트 채널 효과(short channel effect)의 억제에도 적합하다. 이 SOI 기술에서는 절연층 위에 박막의 단결정 실리콘층(SOI층이라고 함)을 어떻게 형성하는가가 중요한 과제이다.
SOI층을 형성하기 위한 기술의 하나로서, SIMOX(Seperation IMplanted OXygen) 기술이 알려져 있다. 이 SIMOX 기술에서는, 실리콘 반도체 기판에 대하여 산소 이온을 고(高)도즈량(dosage)(예를 들면, 1.8 내지2.0×1018cm-2), 고가속(高加速) 에너지(예를 들면, 180 내지 200keV)로 이온 주입한 후, 고온으로 어닐(anneal) 처리를 행함으로써, 실리콘 반도체 기판의 내부에 SiO2로 이루어지는 매입(埋入) 절연층을 형성한다. 매입 절연층 위쪽 부분에는 실리콘 반도체층(SOI 층)이 남겨지고, 이 SOI층에 반도체 장치가 형성된다.
SOI층을 형성하기 위한 다른 기술로서, 이른바 기판 접합 기술이 알려져 있다. 이 기판 접합 기술의 개요를 다음에 도 15 (A), 15 (B), 16 (A), 16 (B) 및 17을 참조하여 설명한다.
[공정-10]
먼저, 리소그래피(lithography) 및 에칭(etching) 처리에 따라, 반도체 기판(10)에 홈부(12)를 형성한다(도 15 (A) 참조). 이어서, 공지된 CVD법에 따라, 전면(全面)에 SiO2로 이루어지는 두께 약 0.6㎛의 절연층(20)을 형성하고, 홈부(12)를 절연층(20)으로 매입한다. 이어서, 전면에 공지된 CVD법에 따라 두께 약 5㎛의 폴리크리스탈린 실리콘(폴리실리콘)층(21)을 성막한 후, 폴리크리스탈린 실리콘층(21)의 표면을 평탄화한다. 이 상태를 도 15 (B)에 나타냈다.
[공정-20]
그 후, 실리콘 반도체 기판(10)과 지지 기판(30)을 절연막(20), 또한 폴리크리스탈린 실리콘층(21)을 통해 서로 접합한다(도 16 (A) 참조). 접합 조건으로서, 산소 가스 분위기 중에서 1100℃, 30분을 예시할 수 있다.
[공정-30]
이어서, 실리콘 반도체 기판(10)을 이면(裏面)으로부터 연삭(硏削), 연마(硏磨)한다. 구체적으로는, SOI층에 연삭 손상이 남지 않도록, 홈부(12)의 바닥부(12A) 위쪽에 실리콘 반도체 기판(10)이 수㎛ 남을 때까지, 먼저 다이어몬드 지석(砥石)을 사용하여 실리콘 반도체 기판(10)을 이면으로부터 기계적으로 연삭한다(도 16 (B) 참조). 그 후, 홈부(12)의 바닥부(12A)가 노출될 때까지, 실리콘 반도체 기판(10)을 선택적으로 화학적/기계적 연마법(CMP법)으로 연마한다. 홈부(12)에 매입된 절연층(20)이 연마 스톱층으로서 기능하고, 실리콘 반도체 기판(10)의 잔부(殘部)인 반도체층(10A)이 SOI층으로서 남겨진다(도 17 참조). 실리콘 반도체 기판(10)에 형성된 홈부(12)는 절연층(20)이 매입된 상태이고, 소자 분리 영역으로서 기능한다.
SIMOX 기술에서는, 실리콘 반도체 기판 중에 고도즈량, 고가속 에너지로 이온을 주입하기 때문에, 실리콘 반도체 기판 중에 결정(結晶) 결함 밀도가 통상의 초크랄스키법(Czochralski method)에 의해 제조되는 단결정 실리콘 반도체 기판에서의 결정 결함 밀도의 100배 정도나 된다. 이와 같이 높은 결정 결함 밀도를 가지는 반도체층(10A)에 반도체 장치를 형성하면, 성능이 낮은 반도체 장치만 얻을 수 있다고 하는 문제가 발생한다. 또, 실리콘 반도체 기판의 표면에 부착된 파티클에 의해 이온 주입이 방해되는 SIMOX 기술에 특유의 "파이프(pipe)" 현상이 발생하여, 실리콘 반도체 기판에의 전류 패스(path)가 형성되는 결과, 반도체 장치의 동작 불량이나 신뢰성의 저하가 발생하기 쉽다.
기판 접합 기술에서는, 반도체 기판을 이면으로부터 연마함으로써 반도체 기판의 잔부인 반도체층(10A)을 형성할 때, 반도체층(10A)의 막 두께 제어가 어려울 뿐만 아니라, 반도체층(10A)의 두께에 불균일이 발생하기 쉬어, 실리콘 반도체 기판의 면 내 불균일도 발생하기 쉽다. 특히, 실리콘 반도체 기판(10)에 형성된 홈부(12)에 에워쌓인 반도체층(10A)의 면적이 넓은 경우, 반도체층(10A)의 표면이 요형(凹形)으로 연마되는, 이른바 디싱(dishing) 현상이 발생하기 쉽다(도 18 참조).
이들 SIMOX 기술 또는 기판 접합 기술의 문제점을 해결하기 위한 기술을, 본 출원인은 일본국 특개평 7(1995)-226443호 공보 또는 일본국 특개평 8(1996)-279605호 공보에서 제안했다. 이들 특허 공개 공보에 개시된 기술은 모두 SIMOX 기술과 기판 접합 기술을 조합함으로써 SOI층을 형성하는 기술이다. 즉, SIMOX 기술에 따라 실리콘 반도체 기판의 내부에 매입 연마 스톱층을 형성하고, 실리콘 반도체 기판 위에 절연층을 형성한 후, 실리콘 반도체 기판과 지지 기판을 절연층을 통해 서로 접합하고, 이어서 실리콘 반도체 기판의 이면을 매입 연마 스톱층까지 연삭, 연마하는 기술이다. 그리고 일본국 특개평 7-226433호 공보 및 일본국 특개평 8-279605호 공보에 개시된 기술에서는, 실리콘 반도체 기판의 이면을 매입 연마 스톱층까지 연마한 후, 매입 연마 스톱층을 제거하고, 그 후 SOI층을 다시 연마하여 박막화한다.
최근에, SOI층의 두께를 100nm 이하까지 얇게 하고, MOS형 트랜지스터의 소스/드레인 영역을 SOI층의 두께 방향 전체에 걸쳐 형성하는 기술이 주목되고 있다. 소스/드레인 영역의 용량 저감에 의해, 특히 저전원(低電源) 전압 하에서의 트랜지스터의 고속 동작이 가능하게 되기 때문에, 저소비 전력화를 실현할 수 있는 기술로서 기대되고 있다.
이상 설명한 바와 같이, 저전원 전압 하에서의 고속 동작을 가능하게 하고, 나아가 높은 신뢰성을 가지는 반도체 장치을 제조하기 위해서는 결정 결함이 적고, 두께가 얇은 SOI층을 형성하는 것이 불가결하다.
전술한 특허 공개 공보에 개시된 기술에서는, 형성되는 SOI층의 두께가 100nm 내지 200nm로 두껍고, 나아가 SIMOX 기술에 의해 매입 연마 스톱층을 형성할 때의 이온 주입 도즈량은 1×1017㎝-2 내지 1×1018cm-2로 높은 값이며, 형성된 매입 절연층의 두께는 약 0.1 내지 0.4㎛가 된다. 이와 같이 높은 도즈량에 따르는 이온 주입에 기인하여, SOI층을 형성해야 할 실리콘 반도체 기판에 다량의 결정 결함이 발생하기 때문에, 실리콘 반도체 기판의 이면을 매입 연마 스톱층까지 연마한 후, 매입 연마 스톱층을 제거하고, 이어서 SOI층을 다시 연마하여 박막화하고, 결정 결함을 적게 하는 것이 필수이다. 그런데, 이와 같은 SOI층을 다시 연마하여 박막화하는 공정은 번잡할 뿐만 아니라, SOI층의 두께 불균일이 발생하는 원인이 된다. 또한, 고도즈량에서의 이온 주입을 행하기 때문에, 남은 SOI층에는 결정 결함이 잔존한다.
따라서, 본 발명의 목적은 결정 결함이 적고, 두께가 얇고, 나아가 두께 불균일이 작은 SOI층을 가지는 반도체 기판의 제조 방법, 및 상기 SOI 구조를 가지는 반도체 기판의 제조 방법을 적용한 반도체 장치의 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명의 제1 양태에 관한 SOI 구조를 가지는 반도체 기판의 제조 방법은,
(A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
(B) 매입 연마 스톱층 위쪽의 반도체 기판 부분을 패터닝함으로써 매입 연마 스톱층에 달하는 홈부를 형성하고, 이에 따라 반도체층을 매입 연마 스톱층 위에 형성하는 공정과,
(C) 반도체층 및 매입 연마 스톱층 위에 절연층을 형성하는 공정과,
(D) 반도체 기판과 지지 기판을 절연층을 통해 서로 접합하는 공정과,
(E) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정, 및
(F) 매입 연마 스톱층을 제거하여 상기 반도체층을 노출시키는 공정
으로 이루어지고,
반도체층의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 양태에 관한 SOI 구조를 가지는 반도체 기판의 제조 방법은,
(A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
(B) 이 반도체 기판 위에 절연층을 형성하는 공정과,
(C) 반도체 기판과 지지 기판을 이 절연층을 통해 서로 접합하는 공정과,
(D) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정, 및
(E) 매입 연마 스톱층을 제거하여 반도체 기판의 잔부를 노출시키는 공정
으로 이루어지고,
반도체 기판 잔부의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법은,
(A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
(B) 매입 연마 스톱층 위쪽의 반도체 기판 부분을 패터닝함으로써, 매입 연마 스톱층에 달하는 홈부를 형성하고, 따라서 반도체층을 매입 연마 스톱층 위에 형성하는 공정과,
(C) 반도체층 및 매입 연마 스톱층 위에 절연층을 형성하는 공정과,
(D) 반도체 기판과 지지 기판을 절연층을 통해 서로 접합하는 공정과,
(E) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정과,
(F) 매입 연마 스톱층을 제거하여 상기 반도체층을 노출시키는 공정과,
(G) 이 반도체층의 잔부에 반도체 장치를 형성하는 공정
으로 이루어지고,
반도체층의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법은,
(A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
(B) 이 반도체 기판 위에 절연층을 형성하는 공정과,
(C) 반도체 기판과 지지 기판을 이 절연층을 통해 서로 접합하는 공정과,
(D) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정과,
(E) 매입 연마 스톱층을 제거하여 반도체 기판의 잔부를 노출시키는 공정과,
(F) 이 반도체 기판의 잔부에 반도체 장치를 형성하는 공정
으로 이루어지고,
반도체 기판 잔부의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 한다.
상기 목적을 달성하기 위한 본 발명의 제3 양태에 관한 반도체 장치의 제조 방법은,
(A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
(B) 매입 연마 스톱층 위쪽의 반도체 기판 부분을 패터닝함으로써 매입 연마 스톱층에 달하는 홈부를 형성하고, 이에 따라 반도체층을 매입 연마 스톱층 위에 형성하는 공정과,
(C) 이 반도체층의 표면에 절연막을 형성하는 공정과,
(D) 이 절연막 위에 반도체 장치의 구성 요소의 일부를 형성하는 공정과,
(E) 전면에 층간막(層間膜)을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하는 공정과,
(F) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정과,
(G) 매입 연마 스톱층을 제거하여 상기 반도체층을 노출시키는 공정과,
(H) 이 반도체층에 반도체 장치의 나머지 구성 요소를 형성하는 공정
으로 이루어지고,
반도체층의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 한다.
상기 목적을 달성하기 위한 본 발명의 제4 양태에 관한 반도체 장치의 제조 방법은,
(A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
(B) 이 반도체 기판의 표면에 절연막을 형성하는 공정과,
(C) 이 절연막 위에 반도체 장치의 구성 요소의 일부를 형성하는 공정과,
(D) 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하는 공정과,
(E) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정과,
(F) 매입 연마 스톱층을 제거하여 반도체 기판의 잔부를 노출시키는 공정과,
(G) 이 반도체 기판의 잔부에 반도체 장치의 나머지 구성 요소를 형성하는 공정
으로 이루어지고,
반도체 기판 잔부의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 한다.
본 발명의 제1 또는 제2 양태에 관한 SOI 구조를 가지는 반도체 기판의 제조 방법, 또는 본 발명의 제1 내지 제4 양태에 관한 반도체 제조 방법(이하, 이들을 총칭하여 단지, 본발명이라고 하는 경우가 있음)에서는, 매입 연마 스톱층의 두께를 5×10-9m 내지 1×10-8m로 하는 것이 바람직하다.
본 발명에서는, 반도체 기판 내부에 매입 연마 스톱층을 형성하기 위해 반도체 기판에 이온 주입을 행할 때의 이온의 가속 에너지를 10keV 내지 100keV로 하고, 이온의 도즈량을 1×1016cm-2 내지 1×1017cm-2로 하는 것이 바람직하다. 이온 주입은 1회로 행할 뿐만 아니라, 복수회로 나누어 행해도 된다.
본 발명에서는 반도체 기판에 이온 주입하는 이온은, 산소 이온에 한정되지 않고, 오존 이온, 질소 이온 또는 게르마늄 이온으로 할 수 있다.
또, 본 발명의 제1 양태에 관한 SOI 구조를 가지는 반도체 기판의 제조 방법에서의 공정(C), 제2 양태에 관한 SOI 구조를 가지는 반도체 기판의 제조 방법에서의 공정(B), 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에서의 공정(C), 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에서의 공정(B)은 전면에 화학적 기상 성장법(CVD법)으로 SiO2층을 형성하는 공정으로 이루어지는 것이 바람직하다. 경우에 따라서는 절연층을 형성한 후, 이 절연층의 위에 폴리크리스탈린 실리콘층을 CVD법으로 퇴적시켜, 반도체 기판과 지지 기판을 절연층 및 폴리크리스탈린 실리콘층을 통해 서로 접합해도 된다.
본 발명의 제3 양태에 관한 반도체 장치의 제조 방법에서의 공정(C), 또는 본 발명의 제4 양태에 관한 반도체 장치의 제조 방법에서의 공정(B)에서는, 열산화법에 의해 반도체층 표면에 절연막을 형성하고, 또는 열산화법 및 열질화법에 의해 반도체층 표면에 절연막을 형성하는 것이 바람직하다. 또, 본 발명의 제3 양태에 관한 반도체 장치의 제조 방법에서의 공정(E), 또는 본 발명의 제4 양태에 관한 반 도체 장치의 제조 방법에서의 공정(D)에서는, 층간막으로서 CVD법으로 형성된 SiO2막, CVD법으로 형성된 SiO2막과 폴리크리스탈린 실리콘막의 2층 구조를 들 수 있다. 또한, 본 발명의 제3 또는 제4 양태에 관한 반도체 장치의 제조 방법에서는, 반도체 장치 구성 요소의 일부로서, 버텀 게이트(bottom gate) 구조를 형성하기 위한 게이트 전극, 더블 게이트(double gate) 구조(채널 형성 영역의 상하가 2개의 게이트 전극에 의해 끼워진 X-MOS형 트랜지스터 구조)를 형성하기 위한 게이트 전극, 매입 커패시터 또는 배선을 들 수 있다. 반도체 장치의 나머지 구성 요소로서, 소스/드레인 영역, 게이트 전극을 들 수 있다. 또, "절연막 위에 반도체 장치 구성 요소의 일부를 형성한다"고 하는 개념에는, 반도체층을 포함하는 절연막 위에 반도체 장치를 형성하는 개념도 포함하고, 이 경우, 반도체 장치의 나머지 구성 요소로서, 다른 반도체 장치를 들 수 있다. 즉, 이 경우에는, 대향한 2개의 반도체 장치가 예를 들면, 반도체층의 2개의 주면(主面)을 포함하는 반도체층에 형성된다.
본 발명에서는 반도체 기판 내부에 매입 연마 스톱층을 형성한 후, 이온 주입에 의해 발생한 반도체 기판의 결정 결함의 회복을 위해, 열처리를 실시하는 것이 바람직하다.
본 발명에서는, 반도체 기판으로서 실리콘 반도체 기판을 들 수 있다. 반도체 기판의 연삭 방법으로서는 다이아몬드 지석을 사용한 기계적 연삭을 들 수 있다. 절연층을 구성하는 재료로서는, SiO2 이외에도, SiN, SiON을 들 수 있다. 또, 반도체 기판의 연마 방법으로서는, 예를 들면, 에틸렌디아민(ethylenediamine) 수 화물(水和物)[H2N(CH2)NH2·H2O]을 사용한 화학적/기계적 연마법(CMP법)을 들 수 있다. 또한, 매입 연마 스톱층의 제거 방법으로서, 불산수용액(弗酸水溶液)에 의한 습식(濕式) 에칭법, 열인산용액(熱燐酸溶液)에 의한 습식 에칭법, 과산화 수소수에 의한 습식 에칭법을 들 수 있다.
종래의 SIMOX법에서는, 매입 절연층에는 전기적인 절연 기능을 부여할 필요가 있으므로, 균일하게 "파이프" 등이 존재하지 않는 매입 절연층을 형성하지 않으면 안된다. 한편, 본 발명에서는 종래의 SIMOX법과 달리, 연마 시의 스톱층으로서 기능하는 매입 연마 스톱층을 형성하면 되고, 나아가, 이 매입 연마 스톱층은 최종적으로 제거된다. 따라서, 경우에 따라서는 매입 연마 스톱층을 반도체 기판의 내부에 줄무늬형으로 형성해도 된다.
본 발명에서는 반도체 기판에 이온 주입을 행함으로써 반도체 기판 내부에 매입 연마 스톱층을 형성하므로, 반도체 기판의 표면으로부터의 매입 연마 스톱층의 깊이를 높은 정밀도로 제어할 수 있어, 높은 두께 정밀도를 가지는 반도체층 또는 반도체 기판의 잔부를 형성할 수 있다. 또, 2×10-9m 내지 1×10-8m라고 하는 매우 얇은 매입 연마 스톱층이 형성되므로, 이온 주입에 의해 매입 연마 스톱층을 형성할 때, 반도체 기판에 다량의 결정 결함이 발생하는 것을 억제할 수 있어, 반도체층 또는 반도체 기판의 잔부를 고품질로 유지할 수 있다. 또, 반도체층의 두께를 2×10-8m 내지 1×10-7m로 함으로써, MOS형 트랜지스터의 소스/드레인 영역을 SOI층의 두께 방향 전체에 걸쳐 형성할 수 있다.
실시예 1
실시예 1은 본 발명의 제1 양태에 관한 SOI 구조를 가지는 반도체 기판의 제조 방법, 및 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에 관한 것이다. 실시예 1에서는, 실리콘 반도체 기판에 산소 이온을 이온 주입함으로써 SiO2로 이루어지는 매입 연마 스톱층을 형성한다. 반도체층에는 MOS형 트랜지스터로 이루어지는 반도체 장치를 형성한다. 실리콘 반도체 기판 등의 개략적인 일부 단면도인 도 1 (A), 1 (B), 1 (C), 2 (A), 2 (B), 3 (A), 3 (B) 및 4를 참조하여, 실시예 1을 설명한다.
[공정-100]
먼저, 실리콘 반도체 기판(10)에 산소 이온의 이온 주입을 행한다. 이온 주입의 조건을 다음의 표 1에 예시한다.
이온 종(種) 산소 이온
가속 에너지 20keV
도즈량 1×1017cm-2
반도체 기판 온도 500∼600℃
이온 주입 후, 예를 들면, 실리콘 반도체 기판(10)을 1300℃ 전후의 Ar/O2 분위기 중에서 6시간 정도 열처리를 행함으로써, 실리콘 반도체 기판(10)에의 이온 주입에 의해 발생한 결정 결함의 회복을 도모한다. 이에 따라, 실리콘 반도체 기판(10)의 내부에, 실리콘 반도체 기판(10)의 표면으로부터 평균 깊이 43nm의 위 치로부터 아래쪽으로 향해 두께 약 100nm의 SiO2로 이루어지는 매입 연마 스톱층(11)을 형성할 수 있다(도 1 (A) 참조).
[공정-110]
다음에, 공지된 리소그래피 기술 및 드라이 에칭 기술에 따라, 매입 연마 스톱층(11) 위쪽의 반도체 기판(10)의 부분을 패터닝함으로써, 매입 연마 스톱층(11)에 달하는 홈부(12)를 형성한다. 이에 따라, 반도체층(10A)을 매입 연마 스톱층(11) 위에 형성할 수 있다(도 1 (B) 참조).
[공정-120]
그 후, 반도체층(10A) 및 매입 연마 스톱층(11) 위에 SiO2로 이루어지는 두께 약 0.6㎛의 절연층(20)을 CVD법으로 형성한다. 이어서, 필수는 아니지만, 절연층(20) 위에 CVD법으로 폴리크리스탈린 실리콘층(21)을 형성한 후, 폴리크리스탈린 실리콘층(21)의 표면을 평탄화한다(도 1 (C) 참조).
[공정-130]
그리고, 실리콘 반도체 기판으로 이루어지는 지지 기판(30)과 실리콘 반도체 기판(10)을 절연층(20) 및 폴리크리스탈린 실리콘층(21)을 통해 접합한다. 접합 조건으로서 산소 가스 분위기, 1100℃, 30분을 예시할 수 있다. 이렇게 하여, 도 2 (A)에 나타낸 구조를 얻을 수 있다.
[공정-140]
이어서, 실리콘 반도체 기판(10)을 이면으로부터 연삭, 연마하여 매입 연마 스톱층(11)을 노출시킨다. 구체적으로는, 반도체층(10A)에 연삭 손상이 남지 않도록, 홈부(12)의 바닥부(12A) 위쪽에 실리콘 반도체 기판이 수㎛ 남을 때까지, 먼저 다이아몬드 지석을 사용하여 실리콘 반도체 기판(10)을 이면으로부터 기계적으로 연삭한다(도 2 (B) 참조). 그 후, 매입 연마 스톱층(11)이 노출될 때까지, 에틸렌디아민 수화물을 사용한 화학적/계적 연마법(CMP법)으로 실리콘 반도체 기판(10)을 선택적으로 연마한다(도 3 (A) 참조). 매입 연마 스톱층(11)이 연마 스톱층으로서 기능하고, 그 이상의 연마는 진행하지 않는다. 매입 연마 스톱층(11)이 줄무늬형으로 형성되어 있어도, 마찬가지로 매입 연마 스톱층(11)이 노출된 시점에서 매입 연마 스톱층(11)이 연마 스톱층으로서 기능하고, 그 이상의 연마는 진행하지 않는다.
[공정-150]
그 후, 불산수용액에 의한 습식 에칭법에 의해 SiO2로 이루어지는 매입 연마 스톱층(11)을 제거하고, 반도체층(10A) 및 홈부(12)의 바닥부(12A)를 노출시킨다(도 3 (B) 참조). 이 공정에서 홈부(12) 내의 절연층(20)이 약간 에칭되는 경우도 있지만, 실용 상 문제는 발생하지 않는다. 이렇게 하여, 절연층(20)에 에워쌓인 반도체층(10A)(두께 43nm)이 SOI층으로서 남는다. 그리고, 실리콘 반도체 기판(10)에 형성된 홈부(12)는 절연층(20)이 매입된 상태이며, 소자 분리 영역으로서 기능한다. 이상의 공정에 의해, SOI 구조를 가지는 반도체 기판을 제조할 수 있다.
[공정-160]
그 후, 종래의 방법에 의해 반도체층(10A)에 MOS형 트랜지스터로 이루어지는 반도체 장치를 형성한다. 즉, 반도체층(10A)의 표면을 열산화함으로써 게이트 절연막(40)을 형성한 후, 예를 들면, 폴리사이드 구조를 가지는 게이트 전극(41)을 형성한다. 그리고, LDD 구조를 형성하기 위해, 반도체층(10A)에 저농도 불순물 영역을 형성하기 위한 이온 주입을 행한 후, 게이트 전극(41)의 측벽에 게이트 사이드월(42)을 형성한다. 이어서, 반도체층(10A)에 이온 주입을 행하여, 반도체층(10A)의 두께 방향 전체에 걸쳐 고농도 불순물 영역을 형성하고, 이온 주입한 불순물의 활성화 어닐 처리를 행함으로써, 반도체층(10A)에 소스/드레인 영역(43) 및 채널 형성 영역(44)을 형성한다(도 4 참조). 그 후, 전면에 층간 절연층을 형성하고, 필요에 따라 소스/드레인 영역(43) 위쪽의 층간 절연층에 개구부를 형성하고, 이 개구부 내를 포함하는 층간 절연층 위에 배선 재료층을 형성하고, 이 배선 재료층을 패터닝함으로써 배선을 형성한다. 이렇게 하여, 실시예 1의 반도체 장치를 반도체층(10A)에 형성할 수 있다.
매입 연마 스톱층을 형성하기 위해, 산소 이외에도 오존 이온을 사용해도 된다. 또는, 질소 이온이나 게르마늄 이온을 사용할 수도 있다. 질소 이온 또는 게르마늄 이온을 사용하는 경우의 이온 주입 조건을 다음의 표 2 및 표 3에 예시한다. 또, 결정 결함의 회복을 도모하기 위해 열처리를 행한 후의 매입 연마 스톱층의 조성을 표 2 및 표 3에 나타냈다. SiN으로 이루어지는 매입 연마 스톱층을 제거하는 데는 예를 들면, 열인산용액에 의한 습식 에칭법을 채용하면 되고, Si-Ge로 이루어지는 매입 연마 스톱층을 제거하기 위해서는, 예를 들면, 과산화 수소수에 의한 습식 에칭법을 채용하면 된다. 매입 연마 스톱층의 실리콘 반도체 기판의 표면으로부 터의 평균 깊이는, 상기 평균 깊이의 위치로부터 아래쪽으로 향해 매입 연마 스톱층이 형성되는 것을 의미한다.
이온 종 질소 이온
가속 에너지 20keV
도즈량 1×1017cm-2
반도체 기판 온도 500∼600℃
매입 연마 스톱층의 실리콘 반도체 기판의 표면으로부터의 평균 깊이 43nm
매입 연마 스톱층 조성 SiN
이온 종 게르마늄 이온
가속 에너지 50keV
도즈량 1×1017cm-2
반도체 기판 온도 500∼600℃
매입 연마 스톱층의 실리콘 반도체 기판의 표면으로부터의 평균 깊이 33nm
매입 연마 스톱층 조성 Si-Ge
실시예 2
실시예 2는 본 발명의 제3 양태에 관한 반도체 장치의 제조 방법에 관한 것이다. 실시예 2에서도, 실리콘 반도체 기판에 산소 이온을 이온 주입함으로써 SiO2로 이루어지는 매입 연마 스톱층을 형성한다. 실시예 2에서는, 반도체 장치 구성 요소의 일부를 버텀 게이트 구조를 형성하기 위한 게이트 전극으로 하고, 반도체 장치의 나머지 구성 요소를 버텀 게이트 구조를 가지는 MOS형 트랜지스터를 위한 소스/드레인 영역으로 했다. 다음에, 실리콘 반도체 기판 등의 개략적인 일부 단면도인 도 5 (A), 5 (B), 6 (A), 6 (B), 7 (A) 및 7 (B)를 참조하여, 실시예 2를 설명한다.
[공정-200]
먼저, 실시예 1의 공정-100과 동일하게 하여, 실리콘 반도체 기판(10)에 산소 이온의 이온 주입을 행하고, 열처리를 행함으로써, 실리콘 반도체 기판(10) 내부에, 실리콘 반도체 기판(10)의 표면으로부터 평균 깊이 43nm의 위치로부터 아래쪽으로 향해 두께 약 100nm의 SiO2로 이루어지는 매입 연마 스톱층(11)을 형성할 수 있다.
[공정-210]
다음에, 공지된 리소그래피 기술 및 드라이 에칭 기술에 따라, 매입 연마 스톱층(11) 위쪽의 반도체 기판(10) 부분을 패터닝함으로써, 매입 연마 스톱층(11)에 달하는 홈부(12)를 형성한다. 이에 따라, 반도체층(10A)을 매입 연마 스톱층(11) 위에 형성할 수 있다.
[공정-220]
그 후, 열산화법으로 반도체층(10A)의 표면에 절연막(50)을 형성한다. 그리고, 절연막(50) 위에 반도체 장치 구성 요소의 일부인 게이트 전극(51)을 형성한다(도 5 (A) 참조). 구체적으로는, 예를 들면, 불순물을 함유하는 폴리크리스탈린 실리콘층을 전면에 퇴적시킨 후, 이러한 폴리크리스탈린 실리콘층을 패터닝 함으로써 게이트 전극(51)을 형성할 수 있다.
[공정-230]
이어서, 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 층간막을 통해 서로 접합한다. 구체적으로는, 공지된 CVD법에 따라, SiO2층으로 이루어지는 절연층(20), 폴리크리스탈린 실리콘층(21)을 차례로 전면에 퇴적시킨 후, 폴리크리스탈린 실리콘층(21)을 평탄화한다(도 5 (B) 참조). 그 후, 실시예 1의 [공정-130]과 동일하게 하여, 실리콘 반도체 기판으로 이루어지는 지지 기판(30)과 실리콘 반도체 기판(10)을 절연층(20) 및 폴리크리스탈린 실리콘층(21)을 통해 서로 접합한다(도 6 (A) 참조).
[공정-240]
그 후, 실시예 1의 공정-140과 동일하게 하여, 실리콘 반도체 기판(10)을 이면으로부터 연삭, 연마하여 매입 연마 스톱층(11)을 노출시킨다(도 6 (B) 참조).
[공정-250]
그리고, 불산수용액에 의한 습식 에칭법에 의해, SiO2로 이루어지는 매입 연마 스톱층(11)을 제거하여 반도체층(10A)을 노출시킨다(도 7 (A) 참조). 이렇게 하여, 절연층(20)에 에어싸인 반도체층(10A)(두께 43nm)이 SOI층으로서 남는다.
[공정-260]
그 후, 반도체층(10A)에 버텀 게이트 형식의 MOS형 트랜지스터로 이루어지는 반도체 장치를 형성하기 위해, 공지된 방법에 따라 반도체층(10A)에 이온 주입을 행하여, 반도체층(10A)의 두께 방향 전체에 걸쳐 고농도 불순물 영역을 형성하고, 이온 주입한 불순물의 활성화 어닐 처리를 행한다. 이렇게 하여, 반도체층(10A)에 소스/드레인 영역(53) 및 채널 형성 영역(54)(반도체 장치의 나머지 구성 요소에 상당함)을 형성한다(도 7 (B) 참조). 그 후, 전면에 층간 절연층을 형성하고, 필요에 따라 소스/드레인 영역(53) 위쪽의 층간 절연층에 개구부를 형성하고, 이 개구부 내를 포함하는 층간 절연층 위에 배선 재료층을 형성하고, 이 배선 재료층을 패터닝함으로써 배선을 형성한다. 이와 같이 하여, 실시예 2의 반도체 장치를 형성할 수 있다.
실시예 3
실시예 3은 본 발명의 제2 양태에 관한 SOI 구조를 가지는 반도체 기판의 제조 방법, 및 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에 관한 것이다. 실시예 3에서도, 실리콘 반도체 기판에 산소 이온을 이온 주입함으로써 SiO2로 이루어지는 매입 연마 스톱층을 형성한다. 절연층 위에 남은 반도체 기판의 잔부에는 MOS형 트랜지스터로 이루어지는 반도체 장치를 형성한다. 다음에, 실리콘 반도체 기판 등의 개략적인 일부 단면도인 도 8 (A), 8 (B), 9 (A), 9 (B), 10 (A), 10 (B) 및 11을 참조하여, 실시예 3을 설명한다.
[공정-300]
먼저, 실시예 1의 공정-100과 동일하게 하여, 실리콘 반도체 기판(10)에 산소 이온의 이온 주입을 행하고, 열처리를 행함으로써, 실리콘 반도체 기판(10) 내 부에 실리콘 반도체 기판(10)의 표면으로부터 평균 깊이 43nm의 위치로부터 아래쪽으로 향해 두께 약 100nm의 SiO2로 이루어지는 매입 연마 스톱층(11)을 형성할 수 있다(도 8 (A) 참조).
[공정-310]
그 후, 실리콘 반도체 기판(10) 상에 SiO2로 이루어지는 두께 약 0.6㎛의 절연층(20)을 CVD법으로 형성한다. 이어서, 필수는 아니지만, 절연층(20) 위에 폴리크리스탈린 실리콘층(21)을 형성한 후, 폴리크리스탈린 실리콘층(21)의 표면을 평탄화한다(도 8 (B) 참조).
[공정-320]
그리고, 실시예1의 공정-130과 동일하게 하여, 실리콘 반도체 기판으로 이루어지는 지지 기판(30)과 실리콘 반도체 기판(10)을 절연층(20) 및 폴리크리스탈린 실리콘층(21)을 통해 서로 접합한다(도 9 (A) 참조).
[공정-330]
이어서, 실리콘 반도체 기판(10)을 이면으로부터 연삭, 연마하여 매입 연마 스톱층(11)을 노출시킨다. 구체적으로는, 실리콘 반도체 기판(10)에 연삭 손상이 남지 않도록, 매입 연마 스톱층(11) 위쪽에 실리콘 반도체 기판(10)이 수㎛ 남을 때까지, 먼저 다이아몬드 지석을 사용하여 실리콘 반도체 기판(10)을 이면으로부터 기계적으로 연삭한다(도 9 (B) 참조). 그 후, 매입 연마 스톱층(11)이 노출될 때까지 에틸렌디아민 수화물을 사용한 화학적/기계적 연마법(CMP법)으로 실리콘 반도체 기판(10)을 선택적으로 연마한다(도 10 (A) 참조). 매입 연마 스톱층(11)이 연마 스톱층으로서 기능하고, 그 이상의 연마는 진행하지 않는다. 매입 연마 스톱층(11)이 줄무늬형으로 형성되어 있어도, 마찬가지로, 매입 연마 스톱층(11)이 노출된 시점에서 매입 연마 스톱층(11)이 연마 스톱층으로서 기능하고, 그 이상의 연마는 진행하지 않는다.
[공정-340]
그 후, 불산수용액에 의한 습식 에칭법에 의해 SiO2로 이루어지는 매입 연마 스톱층(11)을 제거하고, 실리콘 반도체 기판(10)의 잔부인 반도체층(10A)을 노출시킨다(도 10 (B) 참조). 이렇게 하여, 절연층(20) 상에 형성된 반도체 기판의 잔부(두께 43nm의 반도체층(10A))이 SOI층으로서 절연층(20) 상에 남는다. 이상의 공정에 의해, SOI 구조를 가지는 반도체 기판을 제조할 수 있다.
[공정-350]
그 후, 실시예 1의 공정-160과 동일하게 하여, 반도체 기판의 잔부인 반도체층(10A)에 MOS형 트랜지스터로 이루어지는 반도체 장치를 형성한다. 즉, 반도체층(10A)에 소자 분리 영역을 형성하고, 반도체층(10A)의 표면을 열산화함으로써 게이트 절연막(40)을 형성한 후, 예를 들면, 폴리사이드 구조를 가지는 게이트 전극(41)을 형성한다. 그리고, LDD 구조를 형성하기 위해, 반도체층(10A)에 저농도 불순물 영역을 형성하기 위한 이온 주입을 행한 후, 게이트 전극(41)의 측벽에 게이트 사이드월(42)을 형성한다. 이어서, 반도체층(10A)에 이온 주입을 행하 여, 반도체층(10A)의 두께 방향 전체에 걸쳐 고농도 불순물 영역을 형성하고, 이온 주입한 불순물의 활성화 어닐 처리를 행함으로써, 반도체층(10A)에 소스/드레인 영역(43) 및 채널 형성 영역(44)을 형성한다(도 11 참조). 그 후, 전면에 층간 절연층을 형성하고, 필요에 따라 소스/드레인 영역(43) 위쪽의 층간 절연층에 개구부를 형성하고, 이 개구부 내를 포함하는 층간 절연층 위에 배선 재료층을 형성하고, 이 배선 재료층을 패터닝함으로써 배선을 형성한다. 이렇게 하여, 반도체 장치가 형성된다.
실시예 4
실시예 4는 본 발명의 제4 양태에 관한 반도체 장치의 제조 방법에 관한 것이다. 실시예 4에서도, 실리콘 반도체 기판에 산소 이온을 이온 주입함으로써 SiO2로 이루어지는 매입 연마 스톱층을 형성한다. 실시예 4에서는, 실시예 2와 마찬가지로, 반도체 장치 구성 요소의 일부를 버텀 게이트 구조를 형성하기 위한 게이트 전극으로 하고, 반도체 장치의 나머지 구성 요소를 버텀 게이트 구조를 가지는 MOS형 트랜지스터를 위한 소스/드레인 영역으로 했다. 다음에, 실리콘 반도체 기판 등의 개략적인 일부 단면도인 도 12 (A), 12 (B), 12 (C), 13 (A), 13 (B), 14 (A) 및 14 (B)를 참조하여 실시예 4를 설명한다.
[공정-400]
먼저, 실시예 1의 공정-100과 동일하게 하여, 실리콘 반도체 기판(10)에 산소 이온의 이온 주입을 행하고, 열처리를 행함으로써, 실리콘 반도체 기판(10) 내 부에 실리콘 반도체 기판(10)의 표면으로부터 평균 깊이 43nm의 위치로부터 아래쪽으로 향해 두께 약 100nm의 SiO2로 이루어지는 매입 연마 스톱층(11)을 형성할 수 있다.
[공정-410]
그 후, 열산화법으로 실리콘 반도체 기판(10)의 표면에 절연막(50)을 형성한다(도 12 (A) 참조). 그리고, 절연막(50) 위에 반도체 장치 구성 요소의 일부인 게이트 전극(51)을 형성한다(도 12 (B) 참조). 구체적으로는, 예를 들면, 불순물을 함유하는 폴리크리스탈린 실리콘층을 전면에 퇴적시킨 후, 이 폴리크리스탈린 실리콘층을 패터닝함으로써, 게이트 전극(51)을 형성할 수 있다.
[공정-420]
이어서, 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 층간막을 통해 서로 접합한다. 구체적으로는, 공지된 CVD법에 따라, SiO2층으로 이루어지는 절연층(20), 폴리크리스탈린 실리콘층(21)을 차례로 전면에 퇴적시킨 후, 폴리크리스탈린 실리콘층(21)을 평탄화한다(도 12 (C) 참조). 그 후, 실시예 1의 공정-130과 동일하게 하여, 실리콘 반도체 기판으로 이루어지는 지지 기판(30)과 실리콘 반도체 기판(10)을 절연층(20) 및 폴리크리스탈린 실리콘층(21)을 통해 서로 접합한다(도 13 (A) 참조).
[공정-430]
그 후, 실시예 1의 공정-140과 동일하게 하여, 실리콘 반도체 기판(10)을 이 면으로부터 연삭, 연마하여 매입 연마 스톱층(11)을 노출시킨다(도 13 (B) 참조).
[공정-440]
그리고, 불산수용액에 의한 습식 에칭법에 의해, SiO2로 이루어지는 매입 연마 스톱층(11)을 제거하여 반도체 기판의 잔부인 반도체층(10A)을 노출시킨다(도 14 (A) 참조). 이렇게 하여, 절연층(20) 위에 형성된 반도체 기판의 잔부(두께 43nm의 반도체층(10A))이 SOI층으로서 절연층(20) 위에 남는다.
[공정-450]
그 후, 소자 분리 영역을 형성하고, 반도체층(10A)에 버텀 게이트 구조를 가지는 MOS형 트랜지스터로 이루어지는 반도체 장치를 형성하기 위해, 종래의 방법에 따라 반도체층(10A)에 이온 주입을 행하여, 반도체층(10A)의 두께 방향 전체에 걸쳐 고농도 불순물 영역을 형성하고, 이온 주입한 불순물의 활성화 어닐 처리를 행한다. 이렇게 하여, 반도체층(10A)에 소스/드레인 영역(53) 및 채널 형성 영역(54)(반도체 장치의 나머지 구성 요소에 상당함)을 형성한다(도 14 (B) 참조). 그 후, 전면에 층간 절연층을 형성하고, 필요에 따라 소스/드레인 영역(53) 위쪽의 층간 절연층에 개구부를 형성하고, 이 개구부 내를 포함하는 층간 절연층 위에 배선 재료층을 형성하고, 이 배선 재료층을 패터닝함으로써 배선을 형성한다. 이와 같이 하여, 반도체 장치를 형성할 수 있다.
이상, 본 발명을 실시예에 따라 설명했지만, 본 발명은 이들에 한정되는 것이 아니다. 실시예 2 내지 4에서도, 산소 이온 대신에, 오존 이온, 질소 이온 또는 게르마늄 이온을 이온 주입함으로써 매입 연마 스톱층을 형성해도 된다. 실시예에서 설명한 각종의 조건, 두께 데이터, 반도체 장치의 구조는 예시이고, 적당히 설계 변경할 수 있다.
본 발명에서는, 반도체 기판의 표면으로부터의 매입 연마 스톱층의 깊이를 높은 정밀도로 제어할 수 있어, 높은 두께 정밀도를 가지는 반도체층 또는 반도체 기판의 잔부를 용이하게 형성할 수 있으므로, 반도체 장치에서의 미세 가공을 용이하게 행할 수 있다. 또, 매우 얇은 두께를 가지는 매입 연마 스톱층을 형성하므로, 이온 주입에 의해 매입 연마 스톱층을 형성할 때, 반도체 기판에 다량의 결정 결함이 발생하는 것을 억제할 수 있는 결과, 반도체 장치의 동작 불량 발생을 방지할 수 있어, 높은 신뢰성을 가지는 반도체 장치를 제조할 수 있다. 또한, 반도체층의 두께를 규정함으로써, 예를 들면, MOS형 트랜지스터의 소스/드레인 영역을 SOI층의 두께 방향 전체에 걸쳐 형성할 수 있다. 그 결과, 저전원 전압 하에서의 고속 동작을 가능하게 하고, 나아가, 높은 신뢰성을 가지는 반도체 장치를 높은 수율로 제조할 수 있다.

Claims (20)

  1. (A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입(埋入) 연마 스톱층을 형성하는 공정과,
    (B) 매입 연마 스톱층 위쪽의 반도체 기판 부분을 패터닝함으로써 매입 연마 스톱층에 달하는 홈부를 형성하고, 이에 따라 반도체층을 매입 연마 스톱층 위에 형성하는 공정과,
    (C) 반도체층 및 매입 연마 스톱층 위에 절연층을 형성하는 공정과,
    (D) 반도체 기판과 지지 기판을 절연층을 통해 서로 접합하는 공정과,
    (E) 반도체 기판을 이면(裏面)으로부터 연삭(硏削), 연마(硏磨)하여 매입 연마 스톱층을 노출시키는 공정, 및
    (F) 매입 연마 스톱층을 제거하여 상기 반도체층을 노출시키는 공정
    으로 이루어지고,
    반도체층의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 하는 SOI(silicon-on -insulator) 구조를 가지는 반도체 기판의 제조 방법.
  2. 제1항에 있어서,
    반도체 기판의 내부에 매입 연마 스톱층을 형성하기 위해, 반도체 기판에 이 온 주입을 행할 때의 이온의 가속 에너지를 10keV 내지 100keV로 하고, 이온의 도즈량을 1×1016cm-2 내지 1×1017cm-2로 하는 SOI 구조를 가지는 반도체 기판의 제조 방법.
  3. 제1항에 있어서,
    반도체 기판에 이온 주입하는 이온은 산소 이온, 오존 이온, 질소 이온 및 게르마늄 이온으로 이루어지는 그룹으로부터 선택된 이온인 SOI 구조를 가지는 반도체 기판의 제조 방법.
  4. 제1항에 있어서,
    공정 (C)는, 전면(全面)에 화학적 기상 성장법(chemical vapor deposition mrthod)으로 SiO2층을 형성하는 공정인 SOI 구조를 가지는 반도체 기판의 제조 방법.
  5. (A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
    (B) 매입 연마 스톱층 위쪽의 반도체 기판 부분을 패터닝함으로써 매입 연마 스톱층에 달하는 홈부를 형성하고, 이에 따라 반도체층을 매입 연마 스톱층 위에 형성하는 공정과,
    (C) 반도체 층 및 매입 연마 스톱층 위에 절연층을 형성하는 공정과,
    (D) 반도체 기판과 지지 기판을 절연층을 통해 서로 접합하는 공정과,
    (E) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정과,
    (F) 매입 연마 스톱층을 제거하여 상기 반도체층을 노출시키는 공정과,
    (G) 상기 반도체층에 반도체 장치를 형성하는 공정
    으로 이루어지고,
    반도체층의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    반도체 기판의 내부에 매입 연마 스톱층을 형성하기 위해, 반도체 기판에 이온 주입을 행할 때의 이온의 가속 에너지를 10keV 내지 100keV로 하고, 이온의 도즈량을 1×1016cm-2 내지 1×1017cm-2로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    반도체 기판에 이온 주입하는 이온은 산소 이온, 오존 이온, 질소 이온 및 게르마늄 이온으로 이루어지는 그룹으로부터 선택된 이온인 반도체 장치의 제조 방법.
  8. (A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
    (B) 매입 연마 스톱층 위쪽의 반도체 기판 부분을 패터닝함으로써 매입 연마 스톱층에 달하는 홈부를 형성하고, 이에 따라 반도체층을 매입 연마 스톱층 위에 형성하는 공정과,
    (C) 상기 반도체층의 표면에 절연막을 형성하는 공정과,
    (D) 상기 절연막 위에 반도체 장치 구성 요소의 일부를 형성하는 공정과,
    (E) 전면에 층간막(層間膜)을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하는 공정과,
    (F) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정과,
    (G) 매입 연마 스톱층을 제거하여 상기 반도체층을 노출시키는 공정과,
    (H) 상기 반도체층에 반도체 장치의 나머지 구성 요소를 형성하는 공정
    으로 이루어지고,
    반도체층의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    반도체 기판의 내부에 매입 연마 스톱층을 형성하기 위해, 반도체 기판에 이온 주입을 행할 때의 이온의 가속 에너지를 10keV 내지 100keV로 하고, 이온의 도즈량을 1×1016cm-2 내지 1×1017cm-2로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    반도체 기판에 이온 주입하는 이온은 산소 이온, 오존 이온, 질소 이온 및 게르마늄 이온으로 이루어지는 그룹으로부터 선택된 이온인 반도체 장치의 제조 방법.
  11. (A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
    (B) 상기 반도체 기판 위에 절연층을 형성하는 공정과,
    (C) 반도체 기판과 지지 기판을 상기 절연층을 통해 서로 접합하는 공정과,
    (D) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정, 및
    (E) 매입 연마 스톱층을 제거하여 반도체 기판의 잔부(殘部)를 노출시키는 공정
    으로 이루어지고,
    반도체 기판 잔부의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱 층의 두께를 2×10-9m 내지 1×10-8m로 하는 SOI 구조를 가지는 반도체 기판의 제조 방법.
  12. 제11항에 있어서,
    반도체 기판의 내부에 매입 연마 스톱층을 형성하기 위해, 반도체 기판에 이온 주입을 행할 때의 이온의 가속 에너지를 10keV 내지 100keV로 하고, 이온의 도즈량을 1×1016cm-2 내지 1×1017cm-2로 하는 SOI 구조를 가지는 반도체 기판의 제조 방법.
  13. 제11항에 있어서,
    반도체 기판에 이온 주입하는 이온은 산소 이온, 오존 이온, 질소 이온 및 게르마늄 이온으로 이루어지는 그룹으로부터 선택된 이온인 SOI 구조를 가지는 반도체 기판의 제조 방법.
  14. 제11항에 있어서,
    공정 (B)는, 전면에 화학적 기상 성장법으로 SiO2층을 형성하는 공정인 SOI 구조를 가지는 반도체 기판의 제조 방법.
  15. (A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연 마 스톱층을 형성하는 공정과,
    (B) 상기 반도체 기판 위에 절연층을 형성하는 공정과,
    (C) 반도체 기판과 지지 기판을 상기 절연층을 통해 서로 접합하는 공정과,
    (D) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정과,
    (E) 매입 연마 스톱층을 제거하여 반도체 기판의 잔부를 노출시키는 공정과,
    (F) 상기 반도체 기판의 잔부에 반도체 장치를 형성하는 공정
    으로 이루어지고,
    반도체 기판 잔부의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    반도체 기판의 내부에 매입 연마 스톱층을 형성하기 위해, 반도체 기판에 이온 주입을 행할 때의 이온의 가속 에너지를 10keV 내지 100keV로 하고, 이온의 도즈량을 1×1016cm-2 내지 1×1017cm-2로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    반도체 기판에 이온 주입하는 이온은 산소 이온, 오존 이온, 질소 이온 및 게르마늄 이온으로 이루어지는 그룹으로부터 선택된 이온인 반도체 장치의 제조 방 법.
  18. (A) 반도체 기판에 이온 주입을 행함으로써, 반도체 기판의 내부에 매입 연마 스톱층을 형성하는 공정과,
    (B) 상기 반도체 기판의 표면에 절연막을 형성하는 공정과,
    (C) 상기 절연막 위에 반도체 장치 구성 요소의 일부를 형성하는 공정과,
    (D) 전면에 층간막을 형성한 후, 반도체 기판과 지지 기판을 이 층간막을 통해 서로 접합하는 공정과,
    (E) 반도체 기판을 이면으로부터 연삭, 연마하여 매입 연마 스톱층을 노출시키는 공정과,
    (F) 매입 연마 스톱층을 제거하여 반도체 기판의 잔부를 노출시키는 공정, 및
    (G) 상기 반도체 기판의 잔부에 반도체 장치의 나머지 구성 요소를 형성하는 공정
    으로 이루어지고,
    반도체 기판 잔부의 두께를 2×10-8m 내지 1×10-7m로 하고, 매입 연마 스톱층의 두께를 2×10-9m 내지 1×10-8m로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    반도체 기판의 내부에 매입 연마 스톱층을 형성하기 위해, 반도체 기판에 이온 주입을 행할 때의 이온의 가속 에너지를 10keV 내지 100keV로 하고, 이온의 도즈량을 1×1016cm-2 내지 1×1017cm-2로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    반도체 기판에 이온 주입하는 이온은 산소 이온, 오존 이온, 질소 이온 및 게르마늄 이온으로 이루어지는 그룹으로부터 선택된 이온인 반도체 장치의 제조 방법.
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