JPH11163125A - Ｓｏｉ基板及びｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板及びｓｏｉ基板の製造方法Info
- Publication number
- JPH11163125A JPH11163125A JP32987197A JP32987197A JPH11163125A JP H11163125 A JPH11163125 A JP H11163125A JP 32987197 A JP32987197 A JP 32987197A JP 32987197 A JP32987197 A JP 32987197A JP H11163125 A JPH11163125 A JP H11163125A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- soi substrate
- silicon oxide
- silicon
- voltage element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】高耐圧素子と低耐圧素子を混在させる場合、低
耐圧素子の電極の寄生容量を小さくし、低耐圧素子を高
性能化できるＳＯＩ基板を提供する。 【解決手段】シリコン単結晶基板上にシリコン酸化膜が
形成され、そのシリコン酸化膜上にシリコン単結晶層が
形成されたＳＯＩ基板において、シリコン酸化膜上のシ
リコン層の全部または一部に埋め込みシリコン酸化膜層
を形成する。 【効果】低耐圧素子の電極の接合深さに応じた埋め込み
シリコン酸化膜層を設けることで、電極での寄生容量を
小さくし、低耐圧素子を高性能化できる。
耐圧素子の電極の寄生容量を小さくし、低耐圧素子を高
性能化できるＳＯＩ基板を提供する。 【解決手段】シリコン単結晶基板上にシリコン酸化膜が
形成され、そのシリコン酸化膜上にシリコン単結晶層が
形成されたＳＯＩ基板において、シリコン酸化膜上のシ
リコン層の全部または一部に埋め込みシリコン酸化膜層
を形成する。 【効果】低耐圧素子の電極の接合深さに応じた埋め込み
シリコン酸化膜層を設けることで、電極での寄生容量を
小さくし、低耐圧素子を高性能化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン基板及び
その製造方法に関するもので、特にＳＯＩ（Silicon on
Insulator）基板とその製造方法に関する。
その製造方法に関するもので、特にＳＯＩ（Silicon on
Insulator）基板とその製造方法に関する。
【０００２】
【従来の技術】近年、パワーＩＣは低コスト化の要求に
より高集積化が進んでいる。その中でも、ＳＯＩ基板を
用いたパワーＩＣは、素子形成領域をシリコン溝で分離
するトレンチ分離技術により大幅に高集積化できる。パ
ワーＩＣに用いるＳＯＩ基板は、高耐圧を必要とするこ
とから通常、シリコン酸化膜上のシリコン層の厚さが低
耐圧素子の電極の接合深さに比べてはるかに厚いものを
用いる。
より高集積化が進んでいる。その中でも、ＳＯＩ基板を
用いたパワーＩＣは、素子形成領域をシリコン溝で分離
するトレンチ分離技術により大幅に高集積化できる。パ
ワーＩＣに用いるＳＯＩ基板は、高耐圧を必要とするこ
とから通常、シリコン酸化膜上のシリコン層の厚さが低
耐圧素子の電極の接合深さに比べてはるかに厚いものを
用いる。
【０００３】
【発明が解決しようとする課題】しかし、上記ＳＯＩ基
板では、パワーＩＣにおける論理回路部等を構成する低
耐圧素子を高性能化しようとしたとき、電極の接合での
寄生容量が問題となり、高性能化に限界が生じる。通
常、低耐圧素子だけで成り立っているＬＳＩ等では電極
の接合底部を直接シリコン酸化膜層と接触させることに
より、寄生容量を大幅に低減し、高性能化を図ってい
る。
板では、パワーＩＣにおける論理回路部等を構成する低
耐圧素子を高性能化しようとしたとき、電極の接合での
寄生容量が問題となり、高性能化に限界が生じる。通
常、低耐圧素子だけで成り立っているＬＳＩ等では電極
の接合底部を直接シリコン酸化膜層と接触させることに
より、寄生容量を大幅に低減し、高性能化を図ってい
る。
【０００４】そこで、本発明は上記問題点を解決するた
めＳＯＩ基板において、低耐圧素子形成領域に埋め込み
酸化膜を導入することで、低耐圧素子の性能向上も図れ
るＳＯＩ基板およびその製造方法を提供することを目的
とする。
めＳＯＩ基板において、低耐圧素子形成領域に埋め込み
酸化膜を導入することで、低耐圧素子の性能向上も図れ
るＳＯＩ基板およびその製造方法を提供することを目的
とする。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
め、本発明のＳＯＩ基板およびＳＯＩ基板の製造方法
は、従来技術により作成されたＳＯＩ基板に、イオン注
入法により選択的に埋め込み酸化膜を形成することを特
徴とする。
め、本発明のＳＯＩ基板およびＳＯＩ基板の製造方法
は、従来技術により作成されたＳＯＩ基板に、イオン注
入法により選択的に埋め込み酸化膜を形成することを特
徴とする。
【０００６】本発明は、上記したような構成によって低
耐圧素子形成領域にその電極の接合深さに応じた深さに
埋め込み酸化膜を形成することで、低耐圧素子の接合容
量を低減することを可能とする。
耐圧素子形成領域にその電極の接合深さに応じた深さに
埋め込み酸化膜を形成することで、低耐圧素子の接合容
量を低減することを可能とする。
【０００７】
【発明の実施の形態】図１は、本発明の第一実施例であ
るＳＯＩ基板の断面構造を示すものである。シリコン単
結晶１１上の全面にシリコン酸化膜１２が形成され、そ
の上にシリコン単結晶１３がある。このシリコン単結晶
１３中にシリコン埋め込み酸化膜１４が存在することを
特徴とする。
るＳＯＩ基板の断面構造を示すものである。シリコン単
結晶１１上の全面にシリコン酸化膜１２が形成され、そ
の上にシリコン単結晶１３がある。このシリコン単結晶
１３中にシリコン埋め込み酸化膜１４が存在することを
特徴とする。
【０００８】図２は、本発明の第一実施例であるＳＯＩ
基板の製造工程を示す断面図である。従来技術としてあ
る貼り合わせ法により形成された貼り合わせＳＯＩ基板
または高濃度酸素イオン注入と熱処理、すなわちいわゆ
るＳＩＭＯＸ法により形成されたＳＯＩ基板のシリコン
酸化膜上のシリコン単結晶１３上に、通常のホトリソグ
ラフィー工程により、任意の部分にレジストマスク２１
を形成する(図２(ａ））。次に図２（ｂ）に示すよう
に、酸素イオンをたとえばエネルギー１８０ｋｅＶ，ド
ーズ量７×１０１７ｃｍ−２で注入する。ここで、レジ
ストマスクを除去したのち１３００℃で６時間の高温熱
処理を施し、均一な埋め込み酸化膜１４を形成するとと
もに、イオン注入により形成された結晶欠陥を除去す
る。
基板の製造工程を示す断面図である。従来技術としてあ
る貼り合わせ法により形成された貼り合わせＳＯＩ基板
または高濃度酸素イオン注入と熱処理、すなわちいわゆ
るＳＩＭＯＸ法により形成されたＳＯＩ基板のシリコン
酸化膜上のシリコン単結晶１３上に、通常のホトリソグ
ラフィー工程により、任意の部分にレジストマスク２１
を形成する(図２(ａ））。次に図２（ｂ）に示すよう
に、酸素イオンをたとえばエネルギー１８０ｋｅＶ，ド
ーズ量７×１０１７ｃｍ−２で注入する。ここで、レジ
ストマスクを除去したのち１３００℃で６時間の高温熱
処理を施し、均一な埋め込み酸化膜１４を形成するとと
もに、イオン注入により形成された結晶欠陥を除去す
る。
【０００９】また、図２（ｃ）に示すようにシリコン酸
化膜上のシリコン単結晶膜の全面にシリコン酸化膜を熱
成長法またはＣＶＤ法等により形成し、ホトリソグラフ
ィー及びドライエッチング工程により図２（ｄ）に示す
ように任意の領域にイオン注入の際のマスクを形成し、
本発明のＳＯＩ基板を製造することもできる。
化膜上のシリコン単結晶膜の全面にシリコン酸化膜を熱
成長法またはＣＶＤ法等により形成し、ホトリソグラフ
ィー及びドライエッチング工程により図２（ｄ）に示す
ように任意の領域にイオン注入の際のマスクを形成し、
本発明のＳＯＩ基板を製造することもできる。
【００１０】図３に本発明のＳＯＩ基板上に形成した高
耐圧素子としてパワーDMOSFET を低耐圧の素子としてnM
OSFET を形成した断面図を示す。素子分離領域は、トレ
ンチ分離により形成する。高耐圧素子のDMOSFET は、拡
散層を深くすることにより耐圧を確保するため、厚いシ
リコン層を必要とする。これに対して、低耐圧素子とし
て示したnMOSFET は、ソース電極３１及びドレイン電極
３２の底部がともに埋め込みシリコン酸化膜１４に接し
ているため寄生容量が小さくなり高性能化が図れる。
耐圧素子としてパワーDMOSFET を低耐圧の素子としてnM
OSFET を形成した断面図を示す。素子分離領域は、トレ
ンチ分離により形成する。高耐圧素子のDMOSFET は、拡
散層を深くすることにより耐圧を確保するため、厚いシ
リコン層を必要とする。これに対して、低耐圧素子とし
て示したnMOSFET は、ソース電極３１及びドレイン電極
３２の底部がともに埋め込みシリコン酸化膜１４に接し
ているため寄生容量が小さくなり高性能化が図れる。
【００１１】
【発明の効果】以上のように、本発明は低耐圧素子用に
電極の深さに応じた埋め込み酸化膜を設けることで、寄
生容量を小さくすることができ、高耐圧素子と混在させ
た場合でも低耐圧素子を高性能化することができる。
電極の深さに応じた埋め込み酸化膜を設けることで、寄
生容量を小さくすることができ、高耐圧素子と混在させ
た場合でも低耐圧素子を高性能化することができる。
【図１】本発明の第一の実施例におけるＳＯＩ基板の断
面構造図。
面構造図。
【図２】本発明の第二の実施例におけるＳＯＩ基板の製
造工程断面図。
造工程断面図。
【図３】本発明の第三の実施例における高耐圧素子と低
耐圧素子を本発明のＳＯＩ基板上に形成した断面構造
図。
耐圧素子を本発明のＳＯＩ基板上に形成した断面構造
図。
【符号の説明】 １１…シリコン単結晶基板、１２，１４…埋め込みシリ
コン酸化膜、１３…シリコン単結晶基板またはシリコン
単結晶膜、２１…レジスト、２２…酸素イオン、２３…
シリコン酸化膜、３１…素子分離用埋め込みシリコン酸
化膜、３２…ゲート電極、３３…ソース電極、３４…ド
レイン電極。
コン酸化膜、１３…シリコン単結晶基板またはシリコン
単結晶膜、２１…レジスト、２２…酸素イオン、２３…
シリコン酸化膜、３１…素子分離用埋め込みシリコン酸
化膜、３２…ゲート電極、３３…ソース電極、３４…ド
レイン電極。
Claims (2)
- 【請求項１】シリコン単結晶基板上にシリコン酸化膜が
形成され、そのシリコン酸化膜上にシリコン単結晶層が
形成されたＳＯＩ基板において、シリコン酸化膜上のシ
リコン層の全部または一部に埋め込みシリコン酸化膜層
が存在していることを特徴とするＳＯＩ基板。 - 【請求項２】ＳＯＩ基板において、シリコン層表面の所
望の領域にマスク材を部分的に配置する工程と、前記マ
スク材をマスクとして前記ＳＯＩ基板のシリコン層に酸
素イオンを注入して埋め込み酸化膜を形成する工程と、
前記マスク材を除去する工程と、前記酸素イオン注入の
後に熱処理を行うことを有するＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32987197A JPH11163125A (ja) | 1997-12-01 | 1997-12-01 | Ｓｏｉ基板及びｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32987197A JPH11163125A (ja) | 1997-12-01 | 1997-12-01 | Ｓｏｉ基板及びｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163125A true JPH11163125A (ja) | 1999-06-18 |
Family
ID=18226181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32987197A Withdrawn JPH11163125A (ja) | 1997-12-01 | 1997-12-01 | Ｓｏｉ基板及びｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163125A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1246248A2 (en) * | 2001-03-30 | 2002-10-02 | Kabushiki Kaisha Toshiba | SOI semiconductor wafer and semiconductor device formed therein |
| JP2003197882A (ja) * | 2001-09-12 | 2003-07-11 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| JP4584437B2 (ja) * | 2000-10-19 | 2010-11-24 | 白土 猛英 | 半導体装置及びその製造方法 |
-
1997
- 1997-12-01 JP JP32987197A patent/JPH11163125A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4584437B2 (ja) * | 2000-10-19 | 2010-11-24 | 白土 猛英 | 半導体装置及びその製造方法 |
| EP1246248A2 (en) * | 2001-03-30 | 2002-10-02 | Kabushiki Kaisha Toshiba | SOI semiconductor wafer and semiconductor device formed therein |
| US6593627B2 (en) | 2001-03-30 | 2003-07-15 | Kabushiki Kaisha Toshiba | SOI semiconductor wafer having different thickness active layers and semiconductor device formed therein |
| JP2003197882A (ja) * | 2001-09-12 | 2003-07-11 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3080914B2 (ja) | 半導体ウェーハ製造方法 | |
| TW569426B (en) | Semiconductor device and method of manufacturing same | |
| JP3012673B2 (ja) | 半導体装置の製造方法 | |
| JP2003037254A (ja) | エッチング阻止膜を有するｓｏｉ基板、その製造方法、その上に製作されたｓｏｉ集積回路及びそれを用いてｓｏｉ集積回路を製作する方法 | |
| JP2003332540A (ja) | 半導体基板の製造方法、半導体装置の製造方法、および半導体基板、半導体装置 | |
| KR100366923B1 (ko) | 에스오아이 기판 및 이의 제조방법 | |
| JPH0521706A (ja) | 半導体装置及びその製造方法 | |
| JP3852068B2 (ja) | 電子及び正孔の移動度を向上させることができるｃｍｏｓ素子の製造方法 | |
| JP2958695B2 (ja) | 半導体素子の製造方法 | |
| US6548369B1 (en) | Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox | |
| JPH10209453A (ja) | 半導体装置およびその製造方法 | |
| KR20000023239A (ko) | Ｓｏｉ 구조를 가지는 반도체 기판의 제조 방법 및 반도체장치의 제조 방법 | |
| JPH11163125A (ja) | Ｓｏｉ基板及びｓｏｉ基板の製造方法 | |
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JPH08167646A (ja) | Ｓｉｍｏｘ基板、ｓｉｍｏｘ基板の製造方法及び半導体装置の製造方法 | |
| KR100264728B1 (ko) | 반도체 소자의 제조방법 | |
| JPH04115511A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH1050860A (ja) | 半導体装置およびその製造方法 | |
| JPS6247151A (ja) | 相互接続部を基板に形成する方法 | |
| JP3275274B2 (ja) | 電界効果トランジスタ | |
| KR100298202B1 (ko) | 에스오아이 소자 및 그 제조방법 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JPH036040A (ja) | 半導体装置の製造方法 | |
| JPS5940563A (ja) | 半導体装置の製造方法 | |
| JPH1187530A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040816 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040816 |
|
| RD01 | Notification of change of attorney |
Effective date: 20060417 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060718 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060801 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060911 |